JP3866913B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、強誘電体をキャパシタセルとして用いる強誘電体メモリ（ＦｅＲＡＭ）を具備する半導体装置に関する。より具体的には、本発明はいわゆる１トランジスタ１キャパシタ（１Ｔ１Ｃ）タイプの強誘電体メモリのセンスアンプに供給する基準電圧を発生する技術に関する。
【０００２】
【従来の技術】
図１は、従来の強誘電体メモリの一構成例を示す回路図である。ｎ本のビット線ＢＬ１〜ＢＬｎ（ｎは任意の整数）には、１Ｔ１Ｃタイプのメモリセル１０、及びトランスファ・トランジスタ１８を介してセンスアンプ（Ｓ／Ａ）１６が接続されている。各メモリセル１０は、トランジスタ１１とセル・キャパシタ１２とからなる。リファレンス・ビット線ＢＬｒｅｆには、トランジスタ１４とキャパシタ１５とからなるリファレンスセル１３が接続されている。また、リファレンス・ビット線ＢＬｒｅｆには、トランスファ・トランジスタ１９を介して基準電圧生成回路１７が接続されている。各ビット線ＢＬ１〜ＢＬｎには、１つのセンスアンプ１６が設けられている（シングル・センスアンプ方式）。
【０００３】
１Ｔ１Ｃタイプのメモリセルを用いた場合、データ“１”を読出した時のビット線電圧とデータ“０”読出した時のビット線電圧、又はビット線電圧を増幅した電位との間に基準電圧Ｖｒｅｆを設定する。このように設定された基準電圧Ｖｒｅｆを読出したビット線電圧又はそれを増幅した電位と比較することで、データ“１”、データ“０”を検出する。基準電圧Ｖｒｅｆは、リファレンスセル１３と基準電圧生成回路１７とで生成される。基準電圧Ｖｒｅｆは、データ“１”が読出された時のビット線電圧と、データ“０”が読出された時のビット線電圧との間の電圧であり、例えばデータ“１”が読出された時のビット線電圧とデータ“１”が読出された時のビット線電圧の平均電圧である。なお、図中、ＣＰはキャパシタ１２と１５のキャパシタ・プレートに接続されるセルプレート線である。
【０００４】
図２は、図１の回路構成のデータ読出し動作を示す波形図である。（Ａ）はデータ“１”（ハイレベル・データ：Ｈデータ）を読出す時の動作を示し、（Ｂ）はデータ“０”（ローレベル・データ：Ｌデータ）を読出す時の動作を示す。図２から分るように、読出しデータの電位と基準電圧Ｖｒｅｆとを比較してＨデータかＬデータかを判別する。
【０００５】
【発明が解決しようとする課題】
ここで、レファレンスセル１３のキャパシタ１５は、酸化膜キャパシタ又は強誘電体で構成される。メモリセル１０のセル・キャパシタ１２は、現在のところ、分極量が分極反転回数により減少していく。従って、基準電圧Ｖｒｅｆ生成用として酸化膜キャパシタを用いると、セル・キャパシタ１２の分極量の減少をトレースすることができない。他方、基準電圧Ｖｒｅｆ生成用としてセル・キャパシタを用いると、同一ビット線のメモリセルへのアクセス時には、１つ又は１組のリファレンスセルが使われる（図１の構成は１つのリファレンスセル１３）ため、メモリセル１０よりもレファレンスセル１５のアクセス回数が多くなってリファレンスセル１５の分極量が先に減少してしまう。この結果、メモリセル１０の実際の分極量と同じだけ分極量が減少した基準電圧Ｖｒｅｆを発生することが困難である。この結果、実用となる書き換え回数が、２Ｔ２Ｃ（２トランジスタ、２キャパシタ）タイプのメモリセルよりも少ないという問題点がある。
【０００６】
また、２Ｔ２Ｃタイプのメモリセルを用いた回路構成では、１つのデータに対して、常に相補の情報が２つのメモリセルに書込まれ、読出される。よって、２つのメモリセルのキャパシタは、同一回数のアクセスが保証される。従って、分極量の減少に対して２つのメモリセルは同一特性を示す。また、相補電圧をそのまま比較するので基準電圧Ｖｒｅｆを必要とせず、また基準電圧Ｖｒｅｆを使用する場合の比較マージンに比べ２倍の比較マージン（ＨデータとＬデータとの電位差）が取れる。この結果、十分に実用になる書き換え回数が保証できる。しかしながら、２Ｔ２Ｃタイプのメモリセルを用いた構成は、１Ｔ１Ｃタイプの場合に比べ２倍のチップ面積が必要となり、高集積化には問題がある。
【０００７】
従って、本発明は上記従来技術の問題点を解決し、チップ面積を増大させることなく、より多くの書き換え回数を保証できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するための本発明は、同時に駆動されるｎ＋１本のビット線と、前記ビット線と交差する複数のワード線と、前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされる１トランジスタ１キャパシタ構成のメモリセルと、ｎ＋１本の前記ビット線にそれぞれ接続されたセンスアンプと、ｎ＋１本の前記ビット線を並列アクセスした時の前記ビット線電圧のうち、最大電圧と最小電圧の平均電圧を生成し、これを基準電圧として各前記センスアンプに出力する基準電圧発生回路とを具備し、前記ワード線によりアクセスされるｎ＋１個の前記メモリセルが、データ“１”とデータ“０”とを混在して格納するように、データを書込むことを特徴とする半導体装置である。
【０００９】
基準電圧は、ｎ＋１本のビット線電圧から生成される。ｎ＋１本のビット線は並列にアクセスされる（同時に駆動される）ので、メモリセルが強誘電体メモリなどのように、書込み回数に応じて特性が変化（強誘電体メモリでは分極量の減少）の度合いがすべてのメモリセルで等しくなる。このようなメモリセルから読出されたデータに応じたｎ＋１本のビット線電圧から基準電圧を生成するので、基準電圧はメモリセルの劣化を反映したものとなり、実用上十分な書き換え回数を補償することができる。
【００１０】
また、基準電圧発生回路の回路規模は大きくなく、チップ面積を増大させることはない。
【００１１】
【発明の実施の形態】
図３は、本発明の第１の実施の形態による半導体装置の主要部を示すブロック図である。第１の実施の形態は、基準電圧発生回路２４を設けたことを特徴とする。図１に示すリファレンスセル１３を具備しない。また、ｎ本のビット線ＢＬ１〜ＢＬｎに加え、ｎ＋１番目のビット線ＢＬｎ＋１を設けた点も従来技術とは異なる。ビット線ＢＬｎ＋１の役割については、後述する。
【００１２】
メモリセル２０はマトリクス状に配列され、それぞれ対応するビット線ＢＬ１〜ＢＬｎ＋１、ワード線ＷＬ１、ＷＬ２、…、及びキャパシタ・プレート線ＣＰ１、ＣＰ２、…に接続されている。各メモリセル２０は、図４に示すように、セル・トランジスタ２１と強誘電体で形成されるセル・キャパシタ２２とからなる１Ｔ１Ｃタイプのメモリセルである。センスアンプ（Ｓ／Ａ）２３は、図４に示すトランスファ・トランジスタ２６を介してビット線ＢＬ１〜ＢＬｎ＋１に接続されている。トランスファ・トランジスタ２６には、クロック信号ｃｋ１が供給されている。アドレスバッファ２５は、アドレス信号で指示される１つのワード線を選択・駆動する。データの読出し又は書き込み時には、アドレス信号に従い、図示を省略するキャパシタ・プレート線駆動回路が対応するキャパシタ・プレート線を選択・駆動する。同一のワード線に接続されるｎ個のメモリセルは同時に選択される（並列アクセス方式）ので、常に同一のアクセス回数となり、分極量の減少は同一となる。
【００１３】
基準電圧発生回路２４は、ｎ＋１本のビット線ＢＬ１〜ＢＬｎ＋１に接続され、これらのうちの最大電圧と最小電圧を検出し、検出した最大電圧と最小電圧との間の中間電圧、好ましくはこれらの和の１／２の電圧（平均電圧）を求め、この平均電圧を基準電圧Ｖｒｅｆとして各センスアンプ２３に出力するものである。前述したように、同一のワード線に接続されるｎ＋１個のメモリセルは同一のアクセス回数となるので、分極量の減少は同一となる。従って、ビット線ＢＬ１〜ＢＬｎ＋１のうちの最大電圧と最小電圧から生成された基準電圧Ｖｒｅｆは、メモリセル２０の分極量を反映したものとなる。従って、２Ｔ２Ｃタイプど同様の書き換え回数を保証できる。
【００１４】
図５は、基準電圧発生回路２４の一構成例を示す図で、同図（Ａ）はビット線ＢＬ１〜ＢＬｎ＋１の最大電圧を検出する回路、（Ｂ）はビット線ＢＬ１〜ＢＬｎ＋１の最小電圧を検出する回路、（Ｃ）は最大電圧と最小電圧との平均電圧を発生する回路である。
【００１５】
図（Ａ）において、ビット線ＢＬ１〜ＢＬｎ＋１毎にＮチャネル電界効果トランジスタ（例えばＭＯＳトランジスタ：以下、ＮＭＯＳトランジスタという）が設けられ、ドレインは電源電圧ＶＤＤに接続され、ソースは共通に接続されかつＮＭＯＳトランジスタ２８のゲートとドレインに接続されている。ＮＭＯＳトランジスタ２８のソースはグランドＶＳＳに接続されている。ビット線ＢＬ１〜ＢＬｎ＋１の夫々は、対応するＮＭＯＳトランジスタ２７のゲートに接続されている。ＮＭＯＳトランジスタ２７のソース（ＮＭＯＳトランジスタ２８のドレイン）は、ビット線ＢＬ１〜ＢＬｎ＋１のうちの最大電圧からＮＭＯＳトランジスタ２７のしきい値電圧Ｖｔｈを引いた電位（ここでは、Ｈデータとする）となる。
【００１６】
図５（Ｂ）において、ビット線ＢＬ１〜ＢＬｎ＋１毎にＰチャネル電界効果トランジスタ（例えばＭＯＳトランジスタ：以下、ＰＭＯＳトランジスタという）が設けられ、ソースはＰＭＯＳトランジスタ３０のドレイン及びゲートに接続され、ドレインはグランドＶＳＳに接続されている。ＰＭＯＳトランジスタ３０のソースは、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ２９のドレインは、グランドＶＳＳに接続されている。ビット線ＢＬ１〜ＢＬｎ＋１の夫々は、対応するＰＭＯＳトランジスタ２９のゲートに接続されている。ＰＭＯＳトランジスタ２９のソース（ＰＭＯＳトランジスタ３０のドレイン）は、ビット線ＢＬ１〜ＢＬｎ＋１のうちの最小電圧からＰＭＯＳトランジスタ２９のしきい値電圧Ｖｔｈを加えた電位（ここでは、Ｌデータとする）となる。
【００１７】
図５（Ｃ）において、平均電圧を発生する回路（平均電圧発生回路）は、カレントミラー回路を構成するＰＭＯＳトランジスタ３１、３２、及びＮＭＯＳトランジスタ３３、３４、３５を具備する。図５（Ａ）の回路が出力するＨデータはＮＭＯＳトランジスタ３３のゲートに与えられ、図５（Ｂ）の回路が出力するＬデータはＮＭＯＳトランジスタ３４のゲートに与えられる。Ｈデータ及びＬデータに応じてカレントミラー回路のＰＭＯＳトランジスタ３１に流れる電流の大きさが決まり、その平均の電流がカレントミラー回路のＰＭＯＳトランジスタ３２に流れる。これにより、ＰＭＯＳトランジスタ３２のドレインとダイオード接続されたＮＭＯＳトランジスタ３５のドレインとの接続ノードから、最大電圧と最小電圧の平均電圧、つまり基準電圧Ｖｒｅｆが出力される。
【００１８】
図６は、図３及び図４に示されるセンスアンプ２３の一構成例を示す回路図である。センスアンプ２３は、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ６及びサンプリング・キャパシタＣ１、Ｃ２を含んで構成されている。初期状態では、ＰＭＯＳトランジスタＰ１、Ｐ３及びＮＭＯＳトランジスタＮ３、Ｎ４はそれぞれオフしている。センスアンプ２３を駆動する際には、センスアンプ駆動信号ＰＬ１及びＰＬ２をそれぞれＬレベル及びＨレベルに設定する。入力ａ（ビット線電圧）と入力ｑａ（基準電圧Ｖｒｅｆ）に入力された信号はクロックｃｋ１に同期してＮＭＯＳトランジスタＮ５、Ｎ６が導通することによりサンプリングされ、それぞれサンプリング・キャパシタＣ１、Ｃ２に蓄積される。サンプリング・キャパシタＣ１、Ｃ２に保持された電位の差によりＰＭＯＳトランジスタＰ２、Ｐ４のオン・オフが決定され、センスアンプ２３の状態が決まる。引き続きＰＭＯＳトランジスタＰ１、Ｐ３ＮＭＯＳトランジスタＮ３、Ｎ４をそれぞれオンすることにより、センスした状態がＶＤＤ−ＶＳＳの最大振幅へと増幅される。
【００１９】
ここで、ビット線ＢＬｎ＋１は、同一ワード線に接続されるｎ＋１個のメモリセル２０のセルには必ずデータ“０”を格納するものとデータ“１”を格納するものとがそれぞれ１つ以上含まれるようにして、基準電圧発生回路２４が最大電圧と最小電圧とから基準電圧を発生できるようにしている。これにより、たとえビット線ＢＬ１〜ＢＬｎに読出されたデータのすべてが“０”であっても、ビット線ＢＬｎ＋１に読出されるデータは“１”となるので、図５（Ａ）に示す最大電圧検出回路は必ず最大電圧−ＶｔｈのＨデータを出力できる。同様に、たとえビット線ＢＬ１〜ＢＬｎに読出されたデータのすべてが“０”であっても、ビット線ＢＬｎ＋１に読出されるデータは“０”となるので、図５（Ａ）に示す最小電圧検出回路は必ず最小電圧＋ＶｔｈのＬデータを出力できる。よって、ビット線ＢＬ１〜ＢＬｎに読出されるデータの値にかかわらず、基準電圧発生回路２４は基準電圧Ｖｒｅｆを生成することができる。
【００２０】
後述するように、ビット線ＢＬ１〜ＢＬｎに書き込まれたデータのすべてが“０”の場合には、ビット線ＢＬｎ＋１に接続されるメモリセル２０にデータ“１”が書込まれ、ビット線ＢＬ１〜ＢＬｎに書き込まれたデータのすべてが“１”の場合には、ビット線ＢＬｎ＋１に接続されるメモリセル２０にデータ“１”が書込まれる。
【００２１】
次に、本発明の第２の実施の形態を説明する。
【００２２】
図７及び図８はそれぞれ、本発明の第２の実施の形態による半導体装置の構成を示すブロック図及び回路図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。第２の実施の形態は、ビット線ＢＬ１〜ＢＬｎ＋１毎に１対のセンスアンプ２３Ｌ及び２３Ｒを設け（ツインセンスアンプ方式）、これらに基準電圧発生回路３６が出力するＬ側基準電圧（第１の基準電圧）Ｖｒｅｆ−Ｌ及びＨ側基準電圧（第２の基準電圧）Ｖｒｅｆ−Ｈを供給する構成である。基準電圧発生回路３６は、図５（Ａ）と（Ｂ）の回路を具備して構成される。Ｌ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈはそれぞれ、図５（Ｂ）及び（Ａ）に示すＬデータ及びＨデータである。
【００２３】
センスアンプ２３ＬはＬ側基準電圧Ｖｒｅｆ−Ｌとビット線上のメモリセルからの読出し電圧とを比較し、センスアンプ２３ＲはＨ側基準電圧Ｖｒｅｆ−Ｈと読出し電圧とを比較する。センスアンプ２３Ｌ及び２３Ｒはそれぞれ、図６に示す回路構成を有している。そして、読出し電圧と基準電圧との電圧差の大きい方のセンスアンプがより強く増幅動作を行い、先に動作を終了する。他方のセンスアンプの入力電圧の差はぼぼゼロである。この場合には、このセンスアンプの出力はＨデータとＬデータの中間にある電位となる。そして、２つのセンスアンプ２３Ｒ、２３Ｌの出力値に基づき、最終的に当該ビット線電圧はＨレベルかＬレベルかが判定される。
【００２４】
図９は、図７及び図８に示す本発明の第２の実施の形態において、ビット線ＢＬ１〜ＢＬｎに接続されたメモリセル２０に書込まれるｎビットの書込みデータの冗長データ（１ビット）をビット線ＢＬｎ＋１に接続されたメモリセル２０に書込む構成を示す図である。
【００２５】
論理合成回路３７は、ビット線ＢＬ１〜ＢＬｎに接続されたメモリセル２０に書込まれるｎビットの書込みデータの冗長データをビット線ＢＬｎ＋１に接続されたメモリセル２０に書込む回路である。ｎビットの書込みデータがすべて“０”の場合には、論理合成回路３７はその反転データ“１”をビット線ＢＬｎ＋１及びトランスファ・トランジスタ２６を介してメモリセル２０に書込む。また、ｎビットの書込みデータがすべて“１”の場合には、論理合成回路３７はその反転データ“０”をビット線ＢＬｎ＋１及びトランスファ・トランジスタ２６を介してメモリセル２０に書込む。これにより、ｎ＋１ビットのデータの中には必ず“０”と“１”が含まれるようになり、基準電圧発生回路３６はデータの値にかかわらず、Ｌ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈを生成することができる。
【００２６】
この論理合成回路３７は、図３及び図４に示す本発明の第１の実施の形態にも同様に適用できる。
【００２７】
図１０は、論理合成回路３７の４つの構成例を示す回路図である。図１０（Ａ）はＸＯＲ（排他的論理和）タイプで、７つのＸＯＲゲート３８〜４１、４３、４４、４６及びインバータ４１、４２、４５を図示するように接続して構成される論理合成回路３７を示す。図中、０〜７はそれぞれビット線ＢＬ１〜ＢＬｎ上の書込みデータを示す。図１０（Ｂ）はＮＯＲタイプで、８入力のＮＯＲゲート４７で構成される論理合成回路３７を示す。図１０（Ｃ）はＮＡＮＤゲートタイプで、８入力のＮＡＮＤゲート４８で構成される論理合成回路３７を示す。図１０（Ｄ）はインバータタイプで、ビット線ＢＬ１〜ＢＬｎの任意の１ビットｉを反転するインバータ４９を含む論理合成回路３７を含む。
以上、要約すると、本発明の第２の実施の形態による半導体装置は、同時に駆動されるｎ＋１本のビット線ＢＬ１〜ＢＬｎ＋１に接続された１トランジスタ１キャパシタ構成のメモリセルと、ｎ＋１本のビット線にそれぞれ接続された１対のセンスアンプ２３Ｌ、２３Ｒと、ｎ＋１本のビット線を並列アクセスした時のビット線電圧のうち、最大電圧と最小電圧又はこれに応じた電圧をそれぞれ第１及び第２の基準電圧Ｖｒｅｆ−Ｌ、Ｖｒｅｆ−Ｈとして各１対のセンスアンプに出力する基準電圧発生回路３６とを具備する。そして、１対のセンスアンプ２３Ｌ、２３Ｒの一方のセンスアンプは第１の基準電圧Ｖｒｅｆ−Ｌと対応するビット線の電圧を比較し、他方のセンスアンプは第２の基準電圧Ｖｒｅｆ−Ｈと対応するビット線の電圧を比較し、こられの比較結果により当該ビット線の電圧を判定する。
【００２８】
図１１は、本発明の第３の実施の形態による半導体装置を示すブロックである。また、図１２は図１１に示す半導体装置の回路図である。本発明の第３の実施の形態は、Ｌ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈを、１ビット分の２Ｔ２Ｃセルを用いて生成する構成である。
【００２９】
図１１において、ｎ本のビット線ＢＬ１〜ＢＬｎに加え、ビット線ＢＬ１とペアになるビット線ｑＢＬ１が新たに設けられている。ビット線対ＢＬ１、ｑＢＬ１には、各ワード線毎に、セル２０と２０ｑとからなる２Ｔ２Ｃセル５０が設けられている。図１２に示すように、セル２０はセル・トランジスタ２１とセル・キャパシタ２２とからなる。また、メモリセル２０ｑはセル・トランジスタ２１とセル・キャパシタ２２とからなる。メモリセル２０のセル・キャパシタ２２がＬデータを保持している場合には、これと相補関係にあるメモリセル２０ｑのセル・キャパシタ２２ｂはＨデータを保持している。従って、読出し時には常に、ビット線ＢＬ１及びｑＢＬ１にはそれぞれ相補関係のデータ（一方がＬデータで他方がＨデータ）が読出される。なお、図１２ではメモリセル２０がＬデータを保持し、メモリセル２０ｑがＨデータを保持している場合を示す。
【００３０】
このようにして読出されたＬデータ及びＨデータが、各センスアンプ２３Ｌ及び２３ＲのＬ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈとなる。ビット線ＢＬ１とｑＢＬ１上の読出しデータは相補関係にあり、ビット線ＢＬ２〜ＢＬｎ上の読出しデータの値に依存しない。よって、本発明の第３の実施の形態は、第１及び第２の実施の形態で使用されているビット線ＢＬｎ＋１及び論理合成回路３７を必要としない。
【００３１】
図１２に示すように、ビット線ＢＬ１はＰＭＯＳトランジスタ５５、５６からなるＰチャネル・ソースフォロワーを介してセンスアンプ５１に接続され、ビット線ｑＢＬ１はＰＭＯＳトランジスタ５７、５８からなるＰチャネル・ソースフォロワーを介してセンスアンプ５１に接続されている。センス部５２は、図６に示すＰＭＯＳトランジスタＰ１〜Ｐ４とＮＭＯＳトランジスタＮ１〜Ｎ４とからなる。これらのＰチャネル・ソースフォロワーはプリアンプ（バッファアンプ）として作用する。
【００３２】
センスアンプ２３ＬはＰＭＯＳトランジスタ５９、６０からなるＰチャネル・ソースフォロワーを介してビット線ｑＢＬ１に接続され、ＰＭＯＳトランジスタ６１、６２からなるＰチャネル・ソースフォロワー及びＮＭＯＳトランジスタ６３を介してビット線ＢＬ２に接続されている。センスアンプ２３ＲはＰＭＯＳトランジスタ６４、６５からなるＰチャネル・ソースフォロワーを介してビット線ＢＬ１に接続され、ＰＭＯＳトランジスタ６１、６２からなるＰチャネル・ソースフォロワー及びＮＭＯＳトランジスタ６３を介してビット線ＢＬ２に接続されている。センス部５３及び５４はそれぞれ、図６に示すＰＭＯＳトランジスタＰ１〜Ｐ４とＮＭＯＳトランジスタＮ１〜Ｎ４とからなる。
【００３３】
なお、図１２では、ビット線ＢＬ１の読出しデータに応じた基準電圧をｒｅｆとして示し、ビット線ｑＢＬ１の読出しデータに応じた基準電圧をｑｒｅｆとして示している。
【００３４】
次に、図１３を参照して図１２に示す回路の動作を説明する。
【００３５】
まず、各メモリセル２０、２０ｑからデータを読出すためクロックｃｋ１、ｃｋａｃをオンさせる。クロックｃｋ１、ｃｋａｃは半導体装置内部のタイミング・コントローラ６６（図１１）で生成される。次に、キャパシタ・プレート線ＣＰ（図１１のＣＰ１、ＣＰ２、…のいずれか）を電源電圧ＶＤＤまで立ち上げ、各セル・キャパシタ２２、２２ｂに格納されたＨデータ、Ｌデータで、図１２に示すサンプリング・キャパシタＲＥＦ４、ＲＥＦ５、Ｌ４、Ｌ５、Ｒ４、Ｒ５をチャージアップする。
【００３６】
このチャージアップ動作の詳細は次の通りである。基準電圧を発生する２Ｔ２Ｃセル５０のメモリセル２０、２０ｑにそれぞれＬデータ（データ“０”）とＨデータ（データ“Ｈ”）が書込まれているとする。クロックｃｋ１によりＮＭＯＳトランジスタ２６がオンすると、ビット線ＢＬ１、ｑＢＬ１にはそれぞれＬデータ、Ｈデータが読出される。ＬデータはＰＭＯＳトランジスタ５６及び６５を介し、Ｖｔｈ分レベルシフトされた電圧がＬ側基準電圧Ｖｒｅｆ−Ｌとして、センスアンプ５１、２３Ｒに与えられる。また、ビット線ｑＢＬ１上のＨデータも同様にＰＭＯＳトランジスタ５８、６０を介しＶｔｈ分レベルシフトされた電圧がＨ側基準電圧Ｖｒｅｆ−Ｈとして、センスアンプ５１、２３Ｌに与えられる。
【００３７】
勿論、図１２には図示されていないが、ビット線ＢＬ３〜ＢＬｎに接続されているセンスアンプ２３Ｌ、２３Ｒにも上記２つの基準電圧が供給される。
【００３８】
Ｌ側基準電圧ｒｅｆにより、センスアンプ２３Ｒのサンプリング・キャパシタＲ４はＮＭＯＳトランジスタＳＲ４を介してＬ側基準電圧を保持し、Ｈ側基準電圧ｑｒｅｆによりセンスアンプ２３Ｌのサンプリング・キャパシタＬ４はＮＭＯＳトランジスタＳＬ４を介してＨ側基準電圧を保持する。また、センスアンプ５１のサンプリング・キャパシタＲＥＦ４はＮＭＯＳトランジスタＮ５を介してＬ側基準電圧を保持し、サンプリング・キャパシタＲＥＦ５はＮＭＯＳトランジスタＮ６を介してＨ側基準電圧を保持する。更に、センスアンプ２３Ｒ、２３Ｌのサンプリング・キャパシタＲ５、Ｌ５は、ＮＭＯＳトランジスタＳＲ５、ＳＬ５に与えられるクロックｃｋａｃをオンさせた時に、ビット線ＢＬ２に読出された電圧にＰＭＯＳトランジスタ６２のＶｔｈ分レベルシフトした電圧が保持される。
【００３９】
図１３（Ａ）は、ビット線ＢＬ２に接続されたメモリセル２０からＨデータが読出された場合のセンスアンプ５１、２３Ｌ、２３Ｒの動作を示す波形図である。
【００４０】
クロックｃｋ１とｃｋａｃをオフからオンにし、キャパシタプレートＣＰの電位を上げる、ビット線ＢＬ２にメモリセル２０からＨデータが読出され、サンプリング・キャパシタＬ５、Ｒ５の電位が上昇して行く。他方、キャパシタプレートＣＰの電位を上げ、Ｌデータが読み出されるビット線ＢＬ１の電位をレベルシフトした電位のサンプリング・キャパシタＲ４は比較的ゆっくり立ち上がるのに対し、Ｈデータが読み出されるビット線ｑＢＬ１の電位をレベルシフトした電圧のサンプリング・キャパシタＬ４は急速に立ち上がる。
【００４１】
次に、クロックｃｋ１をオフし、ｃｋａｃをオンにしたままセンスアンプの電源（図６のＰ１とＰ３及びＮ３とＮ４）をオンし、センスアンプ２３Ｒはサンプリング・キャパシタＲ４とＲ５の電位差をセンスし、センスアンプ２３Ｌはサンプリング・キャパシタＬ４とＬ５の電位差をセンスする。図１３（Ａ）に示すように、サンプリング・キャパシタＲ４とＲ５の電位差は、Ｌ４とＬ５の電位差よりも大きい。よって、センスアンプ２３Ｒはセンスアンプ２３Ｌよりも速く強く増幅動作をする。その結果、センスアンプ２３Ｒのサンプリング・キャパシタＲ５の読出しレベルＨがＨレベル（ＶＤＤ）へ増幅され、Ｒ４のＬレベルがグランドレベルＶＳＳへ増幅される。また、センスアンプ２３Ｌのサンプリング・キャパシタＬ５はＨレベル（ＶＤＤ）へ増幅されることにより、サンプリング・キャパシタＬ４はＶＳＳレベルへと遷移する。
【００４２】
このようにして、センスアンプ２３Ｒ、２３Ｌの入力電位差によるセンス動作の差により、セル読出し論理が確定する。そして、クロックｃｋａｃをオフすることで、各ノードの電位が確定する。
【００４３】
図１３（Ｂ）は、ビット線ＢＬ２に接続されたメモリセル２０からＬデータが読出された場合のセンスアンプ５１、２３Ｌ、２３Ｒの動作を示す波形図である。キャパシタプレートＣＰの電位を上げると、ビット線ＢＬ２に読出されたＬデータにより、サンプリング・キャパシタＬ５、Ｒ５の電位はゆっくりと上昇し始める。
【００４４】
センスアンプ２３Ｒはサンプリング・キャパシタＲ４とＲ５の電位差をセンスし、センスアンプ２３Ｌはサンプリング・キャパシタＬ４とＬ５の電位差をセンスする。後者の電位差の方が大きいので、センスアンプ２３Ｌはセンスアンプ２３Ｒよりも速く強く増幅する。この結果、センスアンプ２３Ｒのサンプリング・キャパシタＲ４の電位はＶＤＤへと遷移する。
【００４５】
以上の通り、本発明の第３の実施の形態による半導体装置は、同時に駆動されるｎ＋１本のビット線ＢＬ１、ｑＢＬ１、ＢＬ２〜ＢＬｎのうちｎ−１本のビット線ＢＬ２〜ＢＬｎに接続された１トランジスタ１キャパシタ構成のメモリセル２０と、残りの２本のビット線ＢＬ１、ｑＢＬ１に接続された２トランジスタ２キャパシタ構成のメモリセル５０と、前記ｎ−１本のビット線にそれぞれ接続された１対のセンスアンプ２３Ｌ、２３Ｒと、前記２本のビット線に接続された単一のセンスアンプ５１とを有し、前記１対のセンスアンプの各々は、前記２本のビット線電圧ｒｅｆ、ｑｒｅｆ又はこれに応じた電圧（ＰＭＯＳソースフォロワーを通した後の電圧）をそれぞれ基準電圧とするものである。
【００４６】
図１４は、本発明の第４の実施の形態による半導体装置の構成を示すブロック図である。本実施の形態は、図３及び図４に示すシングルセンスアンプ方式の構成において、基準電圧発生回路２４に代えて２Ｔ２Ｃセル５０Ａ及び平均電力出力回路６７を用いることを特徴とするものである。
【００４７】
２Ｔ２Ｃセル５０Ａは、２つのセル２０ａ、２０ｂからなる。ビット線ＢＬ１に接続されるセル２０ａのセルキャパシタ２２ａは、Ｌデータを固定的に保持しており、ビット線ｑＢＬ１に接続される２０ｂのセルキャパシタ２２ｂは、Ｈデータを固定的に保持している。平均電圧出力回路６７は、図５（Ｃ）に示す回路構成である。ビット線ＢＬ１はＮＭＯＳトランジスタ３４のゲートに接続され、ビット線ｑＢＬ１はＮＭＯＳトランジスタ３３のゲートに接続されている。平均電圧出力回路６７は、ＬデータとＨデータの平均電圧を基準電圧Ｖｒｅｆとして出力する。この基準電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ６９と７０からなるＰチャネル・ソースフォロワー６８を介して、各ビット線ＢＬ２〜ＢＬｎ＋１のセンスアンプ２３に供給される。
【００４８】
プリアンプ６８は省略しても良い。つまり、平均電圧発生回路６７が出力する基準電圧Ｖｒｅｆを各センスアンプ２３に直接出力することとしても良い。
【００４９】
図３及び図４に示す構成に比べ、回路構成が簡単で少ないチップ面積で済むという効果がある。
【００５０】
以上、本発明の第４の実施例による半導体装置は、同時に駆動されるｎ本のビット線ＢＬ２〜ＢＬｎ＋１に接続された１トランジスタ１キャパシタ構成の第１のメモリセル２０と、前記ｎ本のビット線と同時に駆動される２本のビット線ＢＬ１、ｑＢＬ１にそれぞれ接続され、相補データを格納する１トランジスタ１キャパシタ構成の第２のメモリセル２０ａ、２０ｂと、前記ｎ本のビット線にそれぞれ接続されたセンスアンプ２３と、前記２本のビット線に読出される相補データの平均電圧を生成し、これを基準電圧として各センスアンプに出力する基準電圧発生回路６７とを具備するものである。
【００５１】
以上、本発明の実施の形態を説明した。本発明は、半導体記憶装置（メモリチップ）のみならず、半導体メモリを含む様々な半導体装置を含むものである。また、第１ないし第４の実施の形態は強誘電体メモリを用いた構成であったが、たのメモリでも同様に実現できるものであり、本発明に含まれる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、１Ｔ１Ｃセルを用いてチップ面積を増大させることなく、より多くの書き換え回数を保証できる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の回路図である。
【図２】図１に示す従来の半導体装置の動作を示す波形図である。
【図３】本発明の第１の実施の形態による半導体装置のブロック図である。
【図４】図３に示す本発明の第１の実施の形態による半導体装置の回路図である。
【図５】図３及び図４に示される基準電圧発生回路の構成例の回路図である。
【図６】図３及び図４に示されるセンスアンプの一構成例の回路図である。
【図７】本発明の第２の実施の形態による半導体装置のブロック図である。
【図８】図７に示す本発明の第２の実施の形態による半導体装置の回路図である。
【図９】本発明の第２の実施の形態による半導体装置において、ｎ＋１ビット中にデータ“１”と“０”を混在させる構成を示すブロック図である。
【図１０】図９に示す論理合成回路の構成例の回路図である。
【図１１】本発明の第３の実施の形態による半導体装置のブロック図である。
【図１２】図１１に示す本発明の第３の実施の形態による半導体装置の回路図である。
【図１３】図１１及び図１２に示す本発明の第３の実施の形態による半導体装置の動作を示す波形図である。
【図１４】本発明の第４の実施の形態による半導体装置のブロック図である。
【符号の説明】
２０ メモリセル
２１ セル・トランジスタ
２２ セル・キャパシタ
２３ センスアンプ
２４ 基準電圧発生回路
３６ 基準電圧発生回路
【発明の属する技術分野】
本発明は半導体装置に関し、特に、強誘電体をキャパシタセルとして用いる強誘電体メモリ（ＦｅＲＡＭ）を具備する半導体装置に関する。より具体的には、本発明はいわゆる１トランジスタ１キャパシタ（１Ｔ１Ｃ）タイプの強誘電体メモリのセンスアンプに供給する基準電圧を発生する技術に関する。
【０００２】
【従来の技術】
図１は、従来の強誘電体メモリの一構成例を示す回路図である。ｎ本のビット線ＢＬ１〜ＢＬｎ（ｎは任意の整数）には、１Ｔ１Ｃタイプのメモリセル１０、及びトランスファ・トランジスタ１８を介してセンスアンプ（Ｓ／Ａ）１６が接続されている。各メモリセル１０は、トランジスタ１１とセル・キャパシタ１２とからなる。リファレンス・ビット線ＢＬｒｅｆには、トランジスタ１４とキャパシタ１５とからなるリファレンスセル１３が接続されている。また、リファレンス・ビット線ＢＬｒｅｆには、トランスファ・トランジスタ１９を介して基準電圧生成回路１７が接続されている。各ビット線ＢＬ１〜ＢＬｎには、１つのセンスアンプ１６が設けられている（シングル・センスアンプ方式）。
【０００３】
１Ｔ１Ｃタイプのメモリセルを用いた場合、データ“１”を読出した時のビット線電圧とデータ“０”読出した時のビット線電圧、又はビット線電圧を増幅した電位との間に基準電圧Ｖｒｅｆを設定する。このように設定された基準電圧Ｖｒｅｆを読出したビット線電圧又はそれを増幅した電位と比較することで、データ“１”、データ“０”を検出する。基準電圧Ｖｒｅｆは、リファレンスセル１３と基準電圧生成回路１７とで生成される。基準電圧Ｖｒｅｆは、データ“１”が読出された時のビット線電圧と、データ“０”が読出された時のビット線電圧との間の電圧であり、例えばデータ“１”が読出された時のビット線電圧とデータ“１”が読出された時のビット線電圧の平均電圧である。なお、図中、ＣＰはキャパシタ１２と１５のキャパシタ・プレートに接続されるセルプレート線である。
【０００４】
図２は、図１の回路構成のデータ読出し動作を示す波形図である。（Ａ）はデータ“１”（ハイレベル・データ：Ｈデータ）を読出す時の動作を示し、（Ｂ）はデータ“０”（ローレベル・データ：Ｌデータ）を読出す時の動作を示す。図２から分るように、読出しデータの電位と基準電圧Ｖｒｅｆとを比較してＨデータかＬデータかを判別する。
【０００５】
【発明が解決しようとする課題】
ここで、レファレンスセル１３のキャパシタ１５は、酸化膜キャパシタ又は強誘電体で構成される。メモリセル１０のセル・キャパシタ１２は、現在のところ、分極量が分極反転回数により減少していく。従って、基準電圧Ｖｒｅｆ生成用として酸化膜キャパシタを用いると、セル・キャパシタ１２の分極量の減少をトレースすることができない。他方、基準電圧Ｖｒｅｆ生成用としてセル・キャパシタを用いると、同一ビット線のメモリセルへのアクセス時には、１つ又は１組のリファレンスセルが使われる（図１の構成は１つのリファレンスセル１３）ため、メモリセル１０よりもレファレンスセル１５のアクセス回数が多くなってリファレンスセル１５の分極量が先に減少してしまう。この結果、メモリセル１０の実際の分極量と同じだけ分極量が減少した基準電圧Ｖｒｅｆを発生することが困難である。この結果、実用となる書き換え回数が、２Ｔ２Ｃ（２トランジスタ、２キャパシタ）タイプのメモリセルよりも少ないという問題点がある。
【０００６】
また、２Ｔ２Ｃタイプのメモリセルを用いた回路構成では、１つのデータに対して、常に相補の情報が２つのメモリセルに書込まれ、読出される。よって、２つのメモリセルのキャパシタは、同一回数のアクセスが保証される。従って、分極量の減少に対して２つのメモリセルは同一特性を示す。また、相補電圧をそのまま比較するので基準電圧Ｖｒｅｆを必要とせず、また基準電圧Ｖｒｅｆを使用する場合の比較マージンに比べ２倍の比較マージン（ＨデータとＬデータとの電位差）が取れる。この結果、十分に実用になる書き換え回数が保証できる。しかしながら、２Ｔ２Ｃタイプのメモリセルを用いた構成は、１Ｔ１Ｃタイプの場合に比べ２倍のチップ面積が必要となり、高集積化には問題がある。
【０００７】
従って、本発明は上記従来技術の問題点を解決し、チップ面積を増大させることなく、より多くの書き換え回数を保証できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するための本発明は、同時に駆動されるｎ＋１本のビット線と、前記ビット線と交差する複数のワード線と、前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされる１トランジスタ１キャパシタ構成のメモリセルと、ｎ＋１本の前記ビット線にそれぞれ接続されたセンスアンプと、ｎ＋１本の前記ビット線を並列アクセスした時の前記ビット線電圧のうち、最大電圧と最小電圧の平均電圧を生成し、これを基準電圧として各前記センスアンプに出力する基準電圧発生回路とを具備し、前記ワード線によりアクセスされるｎ＋１個の前記メモリセルが、データ“１”とデータ“０”とを混在して格納するように、データを書込むことを特徴とする半導体装置である。
【０００９】
基準電圧は、ｎ＋１本のビット線電圧から生成される。ｎ＋１本のビット線は並列にアクセスされる（同時に駆動される）ので、メモリセルが強誘電体メモリなどのように、書込み回数に応じて特性が変化（強誘電体メモリでは分極量の減少）の度合いがすべてのメモリセルで等しくなる。このようなメモリセルから読出されたデータに応じたｎ＋１本のビット線電圧から基準電圧を生成するので、基準電圧はメモリセルの劣化を反映したものとなり、実用上十分な書き換え回数を補償することができる。
【００１０】
また、基準電圧発生回路の回路規模は大きくなく、チップ面積を増大させることはない。
【００１１】
【発明の実施の形態】
図３は、本発明の第１の実施の形態による半導体装置の主要部を示すブロック図である。第１の実施の形態は、基準電圧発生回路２４を設けたことを特徴とする。図１に示すリファレンスセル１３を具備しない。また、ｎ本のビット線ＢＬ１〜ＢＬｎに加え、ｎ＋１番目のビット線ＢＬｎ＋１を設けた点も従来技術とは異なる。ビット線ＢＬｎ＋１の役割については、後述する。
【００１２】
メモリセル２０はマトリクス状に配列され、それぞれ対応するビット線ＢＬ１〜ＢＬｎ＋１、ワード線ＷＬ１、ＷＬ２、…、及びキャパシタ・プレート線ＣＰ１、ＣＰ２、…に接続されている。各メモリセル２０は、図４に示すように、セル・トランジスタ２１と強誘電体で形成されるセル・キャパシタ２２とからなる１Ｔ１Ｃタイプのメモリセルである。センスアンプ（Ｓ／Ａ）２３は、図４に示すトランスファ・トランジスタ２６を介してビット線ＢＬ１〜ＢＬｎ＋１に接続されている。トランスファ・トランジスタ２６には、クロック信号ｃｋ１が供給されている。アドレスバッファ２５は、アドレス信号で指示される１つのワード線を選択・駆動する。データの読出し又は書き込み時には、アドレス信号に従い、図示を省略するキャパシタ・プレート線駆動回路が対応するキャパシタ・プレート線を選択・駆動する。同一のワード線に接続されるｎ個のメモリセルは同時に選択される（並列アクセス方式）ので、常に同一のアクセス回数となり、分極量の減少は同一となる。
【００１３】
基準電圧発生回路２４は、ｎ＋１本のビット線ＢＬ１〜ＢＬｎ＋１に接続され、これらのうちの最大電圧と最小電圧を検出し、検出した最大電圧と最小電圧との間の中間電圧、好ましくはこれらの和の１／２の電圧（平均電圧）を求め、この平均電圧を基準電圧Ｖｒｅｆとして各センスアンプ２３に出力するものである。前述したように、同一のワード線に接続されるｎ＋１個のメモリセルは同一のアクセス回数となるので、分極量の減少は同一となる。従って、ビット線ＢＬ１〜ＢＬｎ＋１のうちの最大電圧と最小電圧から生成された基準電圧Ｖｒｅｆは、メモリセル２０の分極量を反映したものとなる。従って、２Ｔ２Ｃタイプど同様の書き換え回数を保証できる。
【００１４】
図５は、基準電圧発生回路２４の一構成例を示す図で、同図（Ａ）はビット線ＢＬ１〜ＢＬｎ＋１の最大電圧を検出する回路、（Ｂ）はビット線ＢＬ１〜ＢＬｎ＋１の最小電圧を検出する回路、（Ｃ）は最大電圧と最小電圧との平均電圧を発生する回路である。
【００１５】
図（Ａ）において、ビット線ＢＬ１〜ＢＬｎ＋１毎にＮチャネル電界効果トランジスタ（例えばＭＯＳトランジスタ：以下、ＮＭＯＳトランジスタという）が設けられ、ドレインは電源電圧ＶＤＤに接続され、ソースは共通に接続されかつＮＭＯＳトランジスタ２８のゲートとドレインに接続されている。ＮＭＯＳトランジスタ２８のソースはグランドＶＳＳに接続されている。ビット線ＢＬ１〜ＢＬｎ＋１の夫々は、対応するＮＭＯＳトランジスタ２７のゲートに接続されている。ＮＭＯＳトランジスタ２７のソース（ＮＭＯＳトランジスタ２８のドレイン）は、ビット線ＢＬ１〜ＢＬｎ＋１のうちの最大電圧からＮＭＯＳトランジスタ２７のしきい値電圧Ｖｔｈを引いた電位（ここでは、Ｈデータとする）となる。
【００１６】
図５（Ｂ）において、ビット線ＢＬ１〜ＢＬｎ＋１毎にＰチャネル電界効果トランジスタ（例えばＭＯＳトランジスタ：以下、ＰＭＯＳトランジスタという）が設けられ、ソースはＰＭＯＳトランジスタ３０のドレイン及びゲートに接続され、ドレインはグランドＶＳＳに接続されている。ＰＭＯＳトランジスタ３０のソースは、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ２９のドレインは、グランドＶＳＳに接続されている。ビット線ＢＬ１〜ＢＬｎ＋１の夫々は、対応するＰＭＯＳトランジスタ２９のゲートに接続されている。ＰＭＯＳトランジスタ２９のソース（ＰＭＯＳトランジスタ３０のドレイン）は、ビット線ＢＬ１〜ＢＬｎ＋１のうちの最小電圧からＰＭＯＳトランジスタ２９のしきい値電圧Ｖｔｈを加えた電位（ここでは、Ｌデータとする）となる。
【００１７】
図５（Ｃ）において、平均電圧を発生する回路（平均電圧発生回路）は、カレントミラー回路を構成するＰＭＯＳトランジスタ３１、３２、及びＮＭＯＳトランジスタ３３、３４、３５を具備する。図５（Ａ）の回路が出力するＨデータはＮＭＯＳトランジスタ３３のゲートに与えられ、図５（Ｂ）の回路が出力するＬデータはＮＭＯＳトランジスタ３４のゲートに与えられる。Ｈデータ及びＬデータに応じてカレントミラー回路のＰＭＯＳトランジスタ３１に流れる電流の大きさが決まり、その平均の電流がカレントミラー回路のＰＭＯＳトランジスタ３２に流れる。これにより、ＰＭＯＳトランジスタ３２のドレインとダイオード接続されたＮＭＯＳトランジスタ３５のドレインとの接続ノードから、最大電圧と最小電圧の平均電圧、つまり基準電圧Ｖｒｅｆが出力される。
【００１８】
図６は、図３及び図４に示されるセンスアンプ２３の一構成例を示す回路図である。センスアンプ２３は、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ６及びサンプリング・キャパシタＣ１、Ｃ２を含んで構成されている。初期状態では、ＰＭＯＳトランジスタＰ１、Ｐ３及びＮＭＯＳトランジスタＮ３、Ｎ４はそれぞれオフしている。センスアンプ２３を駆動する際には、センスアンプ駆動信号ＰＬ１及びＰＬ２をそれぞれＬレベル及びＨレベルに設定する。入力ａ（ビット線電圧）と入力ｑａ（基準電圧Ｖｒｅｆ）に入力された信号はクロックｃｋ１に同期してＮＭＯＳトランジスタＮ５、Ｎ６が導通することによりサンプリングされ、それぞれサンプリング・キャパシタＣ１、Ｃ２に蓄積される。サンプリング・キャパシタＣ１、Ｃ２に保持された電位の差によりＰＭＯＳトランジスタＰ２、Ｐ４のオン・オフが決定され、センスアンプ２３の状態が決まる。引き続きＰＭＯＳトランジスタＰ１、Ｐ３ＮＭＯＳトランジスタＮ３、Ｎ４をそれぞれオンすることにより、センスした状態がＶＤＤ−ＶＳＳの最大振幅へと増幅される。
【００１９】
ここで、ビット線ＢＬｎ＋１は、同一ワード線に接続されるｎ＋１個のメモリセル２０のセルには必ずデータ“０”を格納するものとデータ“１”を格納するものとがそれぞれ１つ以上含まれるようにして、基準電圧発生回路２４が最大電圧と最小電圧とから基準電圧を発生できるようにしている。これにより、たとえビット線ＢＬ１〜ＢＬｎに読出されたデータのすべてが“０”であっても、ビット線ＢＬｎ＋１に読出されるデータは“１”となるので、図５（Ａ）に示す最大電圧検出回路は必ず最大電圧−ＶｔｈのＨデータを出力できる。同様に、たとえビット線ＢＬ１〜ＢＬｎに読出されたデータのすべてが“０”であっても、ビット線ＢＬｎ＋１に読出されるデータは“０”となるので、図５（Ａ）に示す最小電圧検出回路は必ず最小電圧＋ＶｔｈのＬデータを出力できる。よって、ビット線ＢＬ１〜ＢＬｎに読出されるデータの値にかかわらず、基準電圧発生回路２４は基準電圧Ｖｒｅｆを生成することができる。
【００２０】
後述するように、ビット線ＢＬ１〜ＢＬｎに書き込まれたデータのすべてが“０”の場合には、ビット線ＢＬｎ＋１に接続されるメモリセル２０にデータ“１”が書込まれ、ビット線ＢＬ１〜ＢＬｎに書き込まれたデータのすべてが“１”の場合には、ビット線ＢＬｎ＋１に接続されるメモリセル２０にデータ“１”が書込まれる。
【００２１】
次に、本発明の第２の実施の形態を説明する。
【００２２】
図７及び図８はそれぞれ、本発明の第２の実施の形態による半導体装置の構成を示すブロック図及び回路図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。第２の実施の形態は、ビット線ＢＬ１〜ＢＬｎ＋１毎に１対のセンスアンプ２３Ｌ及び２３Ｒを設け（ツインセンスアンプ方式）、これらに基準電圧発生回路３６が出力するＬ側基準電圧（第１の基準電圧）Ｖｒｅｆ−Ｌ及びＨ側基準電圧（第２の基準電圧）Ｖｒｅｆ−Ｈを供給する構成である。基準電圧発生回路３６は、図５（Ａ）と（Ｂ）の回路を具備して構成される。Ｌ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈはそれぞれ、図５（Ｂ）及び（Ａ）に示すＬデータ及びＨデータである。
【００２３】
センスアンプ２３ＬはＬ側基準電圧Ｖｒｅｆ−Ｌとビット線上のメモリセルからの読出し電圧とを比較し、センスアンプ２３ＲはＨ側基準電圧Ｖｒｅｆ−Ｈと読出し電圧とを比較する。センスアンプ２３Ｌ及び２３Ｒはそれぞれ、図６に示す回路構成を有している。そして、読出し電圧と基準電圧との電圧差の大きい方のセンスアンプがより強く増幅動作を行い、先に動作を終了する。他方のセンスアンプの入力電圧の差はぼぼゼロである。この場合には、このセンスアンプの出力はＨデータとＬデータの中間にある電位となる。そして、２つのセンスアンプ２３Ｒ、２３Ｌの出力値に基づき、最終的に当該ビット線電圧はＨレベルかＬレベルかが判定される。
【００２４】
図９は、図７及び図８に示す本発明の第２の実施の形態において、ビット線ＢＬ１〜ＢＬｎに接続されたメモリセル２０に書込まれるｎビットの書込みデータの冗長データ（１ビット）をビット線ＢＬｎ＋１に接続されたメモリセル２０に書込む構成を示す図である。
【００２５】
論理合成回路３７は、ビット線ＢＬ１〜ＢＬｎに接続されたメモリセル２０に書込まれるｎビットの書込みデータの冗長データをビット線ＢＬｎ＋１に接続されたメモリセル２０に書込む回路である。ｎビットの書込みデータがすべて“０”の場合には、論理合成回路３７はその反転データ“１”をビット線ＢＬｎ＋１及びトランスファ・トランジスタ２６を介してメモリセル２０に書込む。また、ｎビットの書込みデータがすべて“１”の場合には、論理合成回路３７はその反転データ“０”をビット線ＢＬｎ＋１及びトランスファ・トランジスタ２６を介してメモリセル２０に書込む。これにより、ｎ＋１ビットのデータの中には必ず“０”と“１”が含まれるようになり、基準電圧発生回路３６はデータの値にかかわらず、Ｌ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈを生成することができる。
【００２６】
この論理合成回路３７は、図３及び図４に示す本発明の第１の実施の形態にも同様に適用できる。
【００２７】
図１０は、論理合成回路３７の４つの構成例を示す回路図である。図１０（Ａ）はＸＯＲ（排他的論理和）タイプで、７つのＸＯＲゲート３８〜４１、４３、４４、４６及びインバータ４１、４２、４５を図示するように接続して構成される論理合成回路３７を示す。図中、０〜７はそれぞれビット線ＢＬ１〜ＢＬｎ上の書込みデータを示す。図１０（Ｂ）はＮＯＲタイプで、８入力のＮＯＲゲート４７で構成される論理合成回路３７を示す。図１０（Ｃ）はＮＡＮＤゲートタイプで、８入力のＮＡＮＤゲート４８で構成される論理合成回路３７を示す。図１０（Ｄ）はインバータタイプで、ビット線ＢＬ１〜ＢＬｎの任意の１ビットｉを反転するインバータ４９を含む論理合成回路３７を含む。
以上、要約すると、本発明の第２の実施の形態による半導体装置は、同時に駆動されるｎ＋１本のビット線ＢＬ１〜ＢＬｎ＋１に接続された１トランジスタ１キャパシタ構成のメモリセルと、ｎ＋１本のビット線にそれぞれ接続された１対のセンスアンプ２３Ｌ、２３Ｒと、ｎ＋１本のビット線を並列アクセスした時のビット線電圧のうち、最大電圧と最小電圧又はこれに応じた電圧をそれぞれ第１及び第２の基準電圧Ｖｒｅｆ−Ｌ、Ｖｒｅｆ−Ｈとして各１対のセンスアンプに出力する基準電圧発生回路３６とを具備する。そして、１対のセンスアンプ２３Ｌ、２３Ｒの一方のセンスアンプは第１の基準電圧Ｖｒｅｆ−Ｌと対応するビット線の電圧を比較し、他方のセンスアンプは第２の基準電圧Ｖｒｅｆ−Ｈと対応するビット線の電圧を比較し、こられの比較結果により当該ビット線の電圧を判定する。
【００２８】
図１１は、本発明の第３の実施の形態による半導体装置を示すブロックである。また、図１２は図１１に示す半導体装置の回路図である。本発明の第３の実施の形態は、Ｌ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈを、１ビット分の２Ｔ２Ｃセルを用いて生成する構成である。
【００２９】
図１１において、ｎ本のビット線ＢＬ１〜ＢＬｎに加え、ビット線ＢＬ１とペアになるビット線ｑＢＬ１が新たに設けられている。ビット線対ＢＬ１、ｑＢＬ１には、各ワード線毎に、セル２０と２０ｑとからなる２Ｔ２Ｃセル５０が設けられている。図１２に示すように、セル２０はセル・トランジスタ２１とセル・キャパシタ２２とからなる。また、メモリセル２０ｑはセル・トランジスタ２１とセル・キャパシタ２２とからなる。メモリセル２０のセル・キャパシタ２２がＬデータを保持している場合には、これと相補関係にあるメモリセル２０ｑのセル・キャパシタ２２ｂはＨデータを保持している。従って、読出し時には常に、ビット線ＢＬ１及びｑＢＬ１にはそれぞれ相補関係のデータ（一方がＬデータで他方がＨデータ）が読出される。なお、図１２ではメモリセル２０がＬデータを保持し、メモリセル２０ｑがＨデータを保持している場合を示す。
【００３０】
このようにして読出されたＬデータ及びＨデータが、各センスアンプ２３Ｌ及び２３ＲのＬ側基準電圧Ｖｒｅｆ−Ｌ及びＨ側基準電圧Ｖｒｅｆ−Ｈとなる。ビット線ＢＬ１とｑＢＬ１上の読出しデータは相補関係にあり、ビット線ＢＬ２〜ＢＬｎ上の読出しデータの値に依存しない。よって、本発明の第３の実施の形態は、第１及び第２の実施の形態で使用されているビット線ＢＬｎ＋１及び論理合成回路３７を必要としない。
【００３１】
図１２に示すように、ビット線ＢＬ１はＰＭＯＳトランジスタ５５、５６からなるＰチャネル・ソースフォロワーを介してセンスアンプ５１に接続され、ビット線ｑＢＬ１はＰＭＯＳトランジスタ５７、５８からなるＰチャネル・ソースフォロワーを介してセンスアンプ５１に接続されている。センス部５２は、図６に示すＰＭＯＳトランジスタＰ１〜Ｐ４とＮＭＯＳトランジスタＮ１〜Ｎ４とからなる。これらのＰチャネル・ソースフォロワーはプリアンプ（バッファアンプ）として作用する。
【００３２】
センスアンプ２３ＬはＰＭＯＳトランジスタ５９、６０からなるＰチャネル・ソースフォロワーを介してビット線ｑＢＬ１に接続され、ＰＭＯＳトランジスタ６１、６２からなるＰチャネル・ソースフォロワー及びＮＭＯＳトランジスタ６３を介してビット線ＢＬ２に接続されている。センスアンプ２３ＲはＰＭＯＳトランジスタ６４、６５からなるＰチャネル・ソースフォロワーを介してビット線ＢＬ１に接続され、ＰＭＯＳトランジスタ６１、６２からなるＰチャネル・ソースフォロワー及びＮＭＯＳトランジスタ６３を介してビット線ＢＬ２に接続されている。センス部５３及び５４はそれぞれ、図６に示すＰＭＯＳトランジスタＰ１〜Ｐ４とＮＭＯＳトランジスタＮ１〜Ｎ４とからなる。
【００３３】
なお、図１２では、ビット線ＢＬ１の読出しデータに応じた基準電圧をｒｅｆとして示し、ビット線ｑＢＬ１の読出しデータに応じた基準電圧をｑｒｅｆとして示している。
【００３４】
次に、図１３を参照して図１２に示す回路の動作を説明する。
【００３５】
まず、各メモリセル２０、２０ｑからデータを読出すためクロックｃｋ１、ｃｋａｃをオンさせる。クロックｃｋ１、ｃｋａｃは半導体装置内部のタイミング・コントローラ６６（図１１）で生成される。次に、キャパシタ・プレート線ＣＰ（図１１のＣＰ１、ＣＰ２、…のいずれか）を電源電圧ＶＤＤまで立ち上げ、各セル・キャパシタ２２、２２ｂに格納されたＨデータ、Ｌデータで、図１２に示すサンプリング・キャパシタＲＥＦ４、ＲＥＦ５、Ｌ４、Ｌ５、Ｒ４、Ｒ５をチャージアップする。
【００３６】
このチャージアップ動作の詳細は次の通りである。基準電圧を発生する２Ｔ２Ｃセル５０のメモリセル２０、２０ｑにそれぞれＬデータ（データ“０”）とＨデータ（データ“Ｈ”）が書込まれているとする。クロックｃｋ１によりＮＭＯＳトランジスタ２６がオンすると、ビット線ＢＬ１、ｑＢＬ１にはそれぞれＬデータ、Ｈデータが読出される。ＬデータはＰＭＯＳトランジスタ５６及び６５を介し、Ｖｔｈ分レベルシフトされた電圧がＬ側基準電圧Ｖｒｅｆ−Ｌとして、センスアンプ５１、２３Ｒに与えられる。また、ビット線ｑＢＬ１上のＨデータも同様にＰＭＯＳトランジスタ５８、６０を介しＶｔｈ分レベルシフトされた電圧がＨ側基準電圧Ｖｒｅｆ−Ｈとして、センスアンプ５１、２３Ｌに与えられる。
【００３７】
勿論、図１２には図示されていないが、ビット線ＢＬ３〜ＢＬｎに接続されているセンスアンプ２３Ｌ、２３Ｒにも上記２つの基準電圧が供給される。
【００３８】
Ｌ側基準電圧ｒｅｆにより、センスアンプ２３Ｒのサンプリング・キャパシタＲ４はＮＭＯＳトランジスタＳＲ４を介してＬ側基準電圧を保持し、Ｈ側基準電圧ｑｒｅｆによりセンスアンプ２３Ｌのサンプリング・キャパシタＬ４はＮＭＯＳトランジスタＳＬ４を介してＨ側基準電圧を保持する。また、センスアンプ５１のサンプリング・キャパシタＲＥＦ４はＮＭＯＳトランジスタＮ５を介してＬ側基準電圧を保持し、サンプリング・キャパシタＲＥＦ５はＮＭＯＳトランジスタＮ６を介してＨ側基準電圧を保持する。更に、センスアンプ２３Ｒ、２３Ｌのサンプリング・キャパシタＲ５、Ｌ５は、ＮＭＯＳトランジスタＳＲ５、ＳＬ５に与えられるクロックｃｋａｃをオンさせた時に、ビット線ＢＬ２に読出された電圧にＰＭＯＳトランジスタ６２のＶｔｈ分レベルシフトした電圧が保持される。
【００３９】
図１３（Ａ）は、ビット線ＢＬ２に接続されたメモリセル２０からＨデータが読出された場合のセンスアンプ５１、２３Ｌ、２３Ｒの動作を示す波形図である。
【００４０】
クロックｃｋ１とｃｋａｃをオフからオンにし、キャパシタプレートＣＰの電位を上げる、ビット線ＢＬ２にメモリセル２０からＨデータが読出され、サンプリング・キャパシタＬ５、Ｒ５の電位が上昇して行く。他方、キャパシタプレートＣＰの電位を上げ、Ｌデータが読み出されるビット線ＢＬ１の電位をレベルシフトした電位のサンプリング・キャパシタＲ４は比較的ゆっくり立ち上がるのに対し、Ｈデータが読み出されるビット線ｑＢＬ１の電位をレベルシフトした電圧のサンプリング・キャパシタＬ４は急速に立ち上がる。
【００４１】
次に、クロックｃｋ１をオフし、ｃｋａｃをオンにしたままセンスアンプの電源（図６のＰ１とＰ３及びＮ３とＮ４）をオンし、センスアンプ２３Ｒはサンプリング・キャパシタＲ４とＲ５の電位差をセンスし、センスアンプ２３Ｌはサンプリング・キャパシタＬ４とＬ５の電位差をセンスする。図１３（Ａ）に示すように、サンプリング・キャパシタＲ４とＲ５の電位差は、Ｌ４とＬ５の電位差よりも大きい。よって、センスアンプ２３Ｒはセンスアンプ２３Ｌよりも速く強く増幅動作をする。その結果、センスアンプ２３Ｒのサンプリング・キャパシタＲ５の読出しレベルＨがＨレベル（ＶＤＤ）へ増幅され、Ｒ４のＬレベルがグランドレベルＶＳＳへ増幅される。また、センスアンプ２３Ｌのサンプリング・キャパシタＬ５はＨレベル（ＶＤＤ）へ増幅されることにより、サンプリング・キャパシタＬ４はＶＳＳレベルへと遷移する。
【００４２】
このようにして、センスアンプ２３Ｒ、２３Ｌの入力電位差によるセンス動作の差により、セル読出し論理が確定する。そして、クロックｃｋａｃをオフすることで、各ノードの電位が確定する。
【００４３】
図１３（Ｂ）は、ビット線ＢＬ２に接続されたメモリセル２０からＬデータが読出された場合のセンスアンプ５１、２３Ｌ、２３Ｒの動作を示す波形図である。キャパシタプレートＣＰの電位を上げると、ビット線ＢＬ２に読出されたＬデータにより、サンプリング・キャパシタＬ５、Ｒ５の電位はゆっくりと上昇し始める。
【００４４】
センスアンプ２３Ｒはサンプリング・キャパシタＲ４とＲ５の電位差をセンスし、センスアンプ２３Ｌはサンプリング・キャパシタＬ４とＬ５の電位差をセンスする。後者の電位差の方が大きいので、センスアンプ２３Ｌはセンスアンプ２３Ｒよりも速く強く増幅する。この結果、センスアンプ２３Ｒのサンプリング・キャパシタＲ４の電位はＶＤＤへと遷移する。
【００４５】
以上の通り、本発明の第３の実施の形態による半導体装置は、同時に駆動されるｎ＋１本のビット線ＢＬ１、ｑＢＬ１、ＢＬ２〜ＢＬｎのうちｎ−１本のビット線ＢＬ２〜ＢＬｎに接続された１トランジスタ１キャパシタ構成のメモリセル２０と、残りの２本のビット線ＢＬ１、ｑＢＬ１に接続された２トランジスタ２キャパシタ構成のメモリセル５０と、前記ｎ−１本のビット線にそれぞれ接続された１対のセンスアンプ２３Ｌ、２３Ｒと、前記２本のビット線に接続された単一のセンスアンプ５１とを有し、前記１対のセンスアンプの各々は、前記２本のビット線電圧ｒｅｆ、ｑｒｅｆ又はこれに応じた電圧（ＰＭＯＳソースフォロワーを通した後の電圧）をそれぞれ基準電圧とするものである。
【００４６】
図１４は、本発明の第４の実施の形態による半導体装置の構成を示すブロック図である。本実施の形態は、図３及び図４に示すシングルセンスアンプ方式の構成において、基準電圧発生回路２４に代えて２Ｔ２Ｃセル５０Ａ及び平均電力出力回路６７を用いることを特徴とするものである。
【００４７】
２Ｔ２Ｃセル５０Ａは、２つのセル２０ａ、２０ｂからなる。ビット線ＢＬ１に接続されるセル２０ａのセルキャパシタ２２ａは、Ｌデータを固定的に保持しており、ビット線ｑＢＬ１に接続される２０ｂのセルキャパシタ２２ｂは、Ｈデータを固定的に保持している。平均電圧出力回路６７は、図５（Ｃ）に示す回路構成である。ビット線ＢＬ１はＮＭＯＳトランジスタ３４のゲートに接続され、ビット線ｑＢＬ１はＮＭＯＳトランジスタ３３のゲートに接続されている。平均電圧出力回路６７は、ＬデータとＨデータの平均電圧を基準電圧Ｖｒｅｆとして出力する。この基準電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ６９と７０からなるＰチャネル・ソースフォロワー６８を介して、各ビット線ＢＬ２〜ＢＬｎ＋１のセンスアンプ２３に供給される。
【００４８】
プリアンプ６８は省略しても良い。つまり、平均電圧発生回路６７が出力する基準電圧Ｖｒｅｆを各センスアンプ２３に直接出力することとしても良い。
【００４９】
図３及び図４に示す構成に比べ、回路構成が簡単で少ないチップ面積で済むという効果がある。
【００５０】
以上、本発明の第４の実施例による半導体装置は、同時に駆動されるｎ本のビット線ＢＬ２〜ＢＬｎ＋１に接続された１トランジスタ１キャパシタ構成の第１のメモリセル２０と、前記ｎ本のビット線と同時に駆動される２本のビット線ＢＬ１、ｑＢＬ１にそれぞれ接続され、相補データを格納する１トランジスタ１キャパシタ構成の第２のメモリセル２０ａ、２０ｂと、前記ｎ本のビット線にそれぞれ接続されたセンスアンプ２３と、前記２本のビット線に読出される相補データの平均電圧を生成し、これを基準電圧として各センスアンプに出力する基準電圧発生回路６７とを具備するものである。
【００５１】
以上、本発明の実施の形態を説明した。本発明は、半導体記憶装置（メモリチップ）のみならず、半導体メモリを含む様々な半導体装置を含むものである。また、第１ないし第４の実施の形態は強誘電体メモリを用いた構成であったが、たのメモリでも同様に実現できるものであり、本発明に含まれる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、１Ｔ１Ｃセルを用いてチップ面積を増大させることなく、より多くの書き換え回数を保証できる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の回路図である。
【図２】図１に示す従来の半導体装置の動作を示す波形図である。
【図３】本発明の第１の実施の形態による半導体装置のブロック図である。
【図４】図３に示す本発明の第１の実施の形態による半導体装置の回路図である。
【図５】図３及び図４に示される基準電圧発生回路の構成例の回路図である。
【図６】図３及び図４に示されるセンスアンプの一構成例の回路図である。
【図７】本発明の第２の実施の形態による半導体装置のブロック図である。
【図８】図７に示す本発明の第２の実施の形態による半導体装置の回路図である。
【図９】本発明の第２の実施の形態による半導体装置において、ｎ＋１ビット中にデータ“１”と“０”を混在させる構成を示すブロック図である。
【図１０】図９に示す論理合成回路の構成例の回路図である。
【図１１】本発明の第３の実施の形態による半導体装置のブロック図である。
【図１２】図１１に示す本発明の第３の実施の形態による半導体装置の回路図である。
【図１３】図１１及び図１２に示す本発明の第３の実施の形態による半導体装置の動作を示す波形図である。
【図１４】本発明の第４の実施の形態による半導体装置のブロック図である。
【符号の説明】
２０ メモリセル
２１ セル・トランジスタ
２２ セル・キャパシタ
２３ センスアンプ
２４ 基準電圧発生回路
３６ 基準電圧発生回路
Claims (7)
- 同時に駆動されるｎ＋１本のビット線と、
前記ビット線と交差する複数のワード線と、
前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされる１トランジスタ１キャパシタ構成のメモリセルと、
ｎ＋１本の前記ビット線にそれぞれ接続されたセンスアンプと、
ｎ＋１本の前記ビット線を並列アクセスした時の前記ビット線電圧のうち、最大電圧と最小電圧の平均電圧を生成し、これを基準電圧として各前記センスアンプに出力する基準電圧発生回路とを具備し、
前記ワード線によりアクセスされるｎ＋１個の前記メモリセルが、データ“１”とデータ“０”とを混在して格納するように、データを書込むことを特徴とする半導体装置。 - 同時に駆動されるｎ＋１本のビット線と、
前記ビット線と交差する複数のワード線と、
前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされる１トランジスタ１キャパシタ構成のメモリセルと、
ｎ＋１本の前記ビット線にそれぞれ接続された１対のセンスアンプと、
ｎ＋１本の前記ビット線を並列アクセスした時の前記ビット線電圧のうち、最大電圧と最小電圧又はこれに応じた電圧をそれぞれ第１及び第２の基準電圧として各１対の前記センスアンプに出力する基準電圧発生回路とを具備し、
前記ワード線によりアクセスされるｎ＋１個の前記メモリセルが、データ“１”とデータ“０”とを混在して格納するように、データを書込むことを特徴とする半導体装置。 - １対の前記センスアンプの一方の前記センスアンプは前記第１の基準電圧と対応する前記ビット線の電圧を比較し、他方の前記センスアンプは前記第２の基準電圧と対応する前記ビット線の電圧を比較し、こられの比較結果により当該ビット線の電圧を判定することを特徴とする請求項２記載の半導体装置。
- 前記データの書込みは、ｎ＋１ビット中にデータ“１”とデータ“０”が混在するように、ｎ＋１番目のビット線に接続されたメモリセルにデータを書込む論理合成回路によりなされることを特徴とする請求項１、２又は３記載の半導体装置。
- 論理合成回路は、ｎ本のビットのデータから、ｎ＋１番目のビット線に接続されたメモリセルに書込むデータの値を決定することを特徴とする請求項４記載の半導体装置。
- 同時に駆動されるｎ＋１本のビット線と、
前記ビット線と交差する複数のワード線と、
前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされるメモリセルとを有する半導体装置において、
ｎ−１本の前記ビット線に接続する前記メモリセルが、１トランジスタ１キャパシタ構成のメモリセルからなり、
残りの２本のビット線に接続する前記メモリセルが、２トランジスタ２キャパシタ構成のメモリセルからなり、
前記ｎ−１本のビット線にそれぞれ接続された１対のセンスアンプと、
前記２本のビット線に接続された単一のセンスアンプとを有し、
前記１対のセンスアンプの各々は、前記２本のビット線電圧又はこれに応じた電圧をそれぞれ基準電圧とし、
前記２トランジスタ２キャパシタ構成のメモリセルは相補関係にあるデータを格納し、
前記ワード線のアクセスに基づいて前記ｎ−１個の１対のセンスアンプと前記単一のセンスアンプとからデータが出力されることを特徴とする半導体装置。 - 前記論理合成回路は、所定の論理ゲートからなることを特徴とする請求項４記載の半導体装置。
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