JP4305960B2 - 強誘電体メモリ装置 - Google Patents

Description

本発明は、強誘電体メモリ装置に関する。

従来の強誘電体メモリとして、特開２００２−１５７８７６号公報（特許文献１）に開示されたものがある。上記従来の強誘電体メモリでは、基準電圧を生成するための１ビット分の２Ｔ２Ｃセルに接続されたビット線が、ＰＭＯＳトランジスタからなるＰチャネル・ソースフォロワーのレベルシフト回路を介してセンスアンプに接続されており、センスアンプは、レベルシフト回路を通した後の電圧を基準電圧としている（第３の実施の形態参照）。
特開２００２−１５７８７６号公報

しかしながら、上記従来の強誘電体メモリは、レベルシフト回路を通した後の電圧を基準電圧としているので、読み出しマージンが小さくなってしまうという問題が生じていた。また、上記従来の強誘電体メモリでは、レベルシフト回路を、基準電圧を生成するためのセルが接続されたビット線だけではなく、本来、レベルシフト回路を必要としない他のビット線にも接続しなければならないので、レイアウト面積が増大するという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するため、本発明の一形態によれば、複数の第１のビット線と、各第１のビット線に接続され、第１のデータ又は第２のデータを記憶する複数の第１のメモリセルと、複数の第１のビット線のそれぞれに接続されており、複数の第１のメモリセルからデータが読み出されたときに、当該データに基づく読出電圧を生成する複数の第１の読出電圧生成部と、第２のビット線と、第２のビット線に接続され、第１のデータを記憶する第２のメモリセルと、第２のビット線に接続されており、第２のメモリセルからデータが読み出されたときに、当該データに基づく読出電圧を生成する第２の読出電圧生成部と、第２の読出電圧生成部に接続された第１の基準電圧生成部と、各第１の読出電圧生成部と第１の基準電圧生成部とに接続された複数の第１のセンスアンプと、を備え、各読出電圧生成部は、ソースに第１の電圧が供給された第１のｎ型ＭＯＳトランジスタと、第１のｎ型ＭＯＳトランジスタのドレインを、第１の電圧よりも高い正電圧である第２の電圧にプリチャージする第１のプリチャージ部と、メモリセルに記憶されたデータが各ビット線に読み出されたときに、当該ビット線の電圧に基づいて第１のｎ型ＭＯＳトランジスタのソースとドレインとの間のチャネル抵抗を制御して、第２の電圧にプリチャージされたドレインの電圧を低下させて、読出電圧を生成するトランジスタ制御部と、ドレインの電圧の低下に基づいて、ビット線の電圧を低下させる電圧制御部と、を有し、第１の基準電圧生成部は、第２の読出電圧生成部よりも電圧供給能力が高く、第２の読出電圧生成部が生成した読出電圧を受け取り、当該読出電圧と略同電圧である第１の基準電圧を生成し、複数の第１のセンスアンプは、対応する第１の読出電圧生成部が生成した読出電圧と第１の基準電圧とを比較して、第１のメモリセルに記憶されたデータを判定することを特徴とする強誘電体メモリ装置を提供する。

上記形態によれば、複数の第１のメモリセルからデータが読み出されると、複数の第１のビット線の電圧は当該データに基づいて変化し、各トランジスタ制御部は、当該第１のビット線の電圧に基づいて、各第１の読出電圧生成部に設けられた第１のｎ型ＭＯＳトランジスタをオンし、さらにそのオン抵抗（チャネル抵抗）を制御することとなる。そして、各第１のｎ型ＭＯＳトランジスタがオンすると、第２の電圧にプリチャージされたドレイン電圧が低下し、各第１の読出電圧生成部は、低下したドレイン電圧を、当該第１のメモリセルに記憶されたデータの読出電圧として出力することとなる。

他方、第２のメモリセルからデータが読み出されると、同様に、第２の読出電圧生成部は、当該データに基づいて低下した第２のｎ型ＭＯＳトランジスタのドレイン電圧を、当該第２のメモリセルに記憶されたデータの読出電圧として出力することとなる。第２の読出電圧生成部から読出電圧が出力されると、第１の基準電圧生成部は、かかる読出電圧と略同電圧である第１の基準電圧を生成する。ここで、第１の基準電圧生成部は、第２の読出電圧生成部よりも電圧供給能力が高いので、第２の読出電圧生成部の電圧供給能力が低くとも、第１の基準電圧は、その電圧値をほとんど変化させずに、複数の第１のセンスアンプに供給されることとなる。

以上のとおり、上記形態によれば、電圧供給能力が高い第１の基準電圧生成部を備えるので、電圧供給能力が低い第２の読出電圧生成部が出力した読出電圧の電圧値をほとんど変化させずに、複数の第１のセンスアンプに供給することができるので、読み出し動作の安定した強誘電体メモリ装置を提供することができる。また、上記形態によれば、電圧供給能力が高い第１の基準電圧生成部を、第２の読出電圧生成部に対してのみ設ければよいので、強誘電体メモリ装置のチップ面積の増大を抑えることができる。

また、上記形態によれば、第１のｎ型ＭＯＳトランジスタのオン抵抗は、ビット線の電圧の微小な変化によっても大きく変化する。従って、上記形態によれば、極めて簡易な構成で、第１のｎ型ＭＯＳトランジスタのドレイン電圧の低下量を、メモリセルに記憶されたデータに基づいて、大きく異ならせることができるので、回路規模やチップ面積が小さく、読み出しマージンが大きい強誘電体メモリ装置を提供することができる。

また、上記形態によれば、電圧制御部がビット線の電圧の上昇を抑えるので、メモリセルにかかる電圧を高くすることができる。従って、上記形態によれば、読み出しマージンをさらに大きくすることができる。

上記強誘電体メモリ装置は、第３のビット線と、第３のビット線に接続され、第２のデータを記憶する第３のメモリセルと、第３のビット線に接続されており、第３のメモリセルから読み出されたデータに基づく読み出し電圧を生成する第３の読出電圧生成部と、第３の読出電圧生成部よりも電圧供給能力が高く、第３の読出電圧生成部が生成した読出電圧と略同電圧である第２の基準電圧を生成する第２の基準電圧生成部と、各第１の読出電圧生成部に接続されており、各第１の読出電圧生成部が生成した読出電圧と第２の基準電圧とを比較する複数の第２のセンスアンプと、をさらに備え、各第１のビット線に接続された第１のセンスアンプ及び第２のセンスアンプは、当該第１のセンスアンプの比較結果と当該第２のセンスアンプの比較結果とに基づいて、各第１のメモリセルから読み出されたデータを判定してもよい。

上記強誘電体メモリ装置は、第２の読出電圧生成部と第１の基準電圧生成部とに接続されており、第２の読出電圧生成部が生成した読出電圧を第１の基準電圧生成部に供給する第１の配線と、第３の読出電圧生成部と第２の基準電圧生成部とに接続されており、第３の読出電圧生成部が生成した読出電圧を第２の基準電圧生成部に供給する第２の配線と、第１の配線と第２の配線との間に設けられた容量素子と、をさらに備えてもよい。

上記強誘電体メモリ装置は、第１の基準電圧生成部は、負帰還がかけられた第１のオペアンプであって、第２の読出電圧生成部が生成した読出電圧を入力として受け取り、第１の基準電圧を出力し、第２の基準電圧生成部は、負帰還がかけられた第２のオペアンプであって、第２の読出電圧生成部が生成した読出電圧を入力として受け取り、第２の基準電圧を出力してもよい。

上記強誘電体メモリ装置は、第１のオペアンプの出力と複数の第１のセンスアンプとに接続された第１の基準電圧線と、第２のオペアンプの出力と複数の第２のセンスアンプとに接続された第２の基準電圧線と、第１の基準電圧線及び第２の基準電圧線を第１の電圧にプリチャージする第２のプリチャージ部と、をさらに備え、第１の基準電圧生成部及び第２の基準電圧生成部は、第１の電圧にプリチャージされた第１の基準電圧線及び第２の基準電圧線に、それぞれ第１の基準電圧及び第２の基準電圧を供給してもよい。

上記強誘電体メモリ装置において、トランジスタ制御部は、第１のｎ型ＭＯＳトランジスタのゲートを所定の正電圧にプリチャージする第３のプリチャージ部と、ビット線とゲートとの間に設けられた第１のキャパシタと、を有してもよい。

上記強誘電体メモリ装置において、第２のプリチャージ部は、ゲートを、第１のｎ型ＭＯＳトランジスタの閾値電圧にプリチャージしてもよい。

上記強誘電体メモリ装置において、電圧制御部は、第１のｎ型ＭＯＳトランジスタのドレインとビット線との間に設けられた第２のキャパシタを有してもよい。

上記強誘電体メモリ装置において、第１の電圧は、接地電圧であってもよい。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の第１実施形態に係る強誘電体メモリ装置を示す図である。強誘電体メモリ装置は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、ｎ型ＭＯＳトランジスタ１４０と、読出電圧生成部１５０と、オペアンプ１７０と、センスアンプ１８０と、出力バッファ１９０とを備えて構成される。

また、強誘電体メモリ装置は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、複数の第１のビット線の一例であるｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎと、第２のビット線の一例であるダミービット線ＤＢＬと、ｎ本のデータ線ＤＬ１〜ｎと、ダミーデータ線ＤＬＲと、ｎ個のスイッチ１８２とｎ個のスイッチ１８４とを備えて構成される。

メモリセルアレイ１１０は、アレイ状に配置されたｍ×ｎ個のメモリセルＭＣを有する。メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。

ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎのいずれかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬ１〜ｍの電圧に基づいて、強誘電体キャパシタＣの一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続するか否かを切り換える。

強誘電体キャパシタＣは、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されており、その一方端と他方端との電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出する。本実施形態において、強誘電体キャパシタＣは、一方端の電位に対して、他方端の電位が、その抗電圧より高くなった場合に“１”を記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合に“０”を記憶する。

ワード線制御部１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御部１２０は、強誘電体メモリ装置の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線ＷＬの電位を、他のワード線ＷＬの電位より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセルＭＣを選択する。

プレート線制御部１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御部１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電位を、他のプレート線ＰＬの電位より高くして、当該所定のプレート線ＰＬを選択する。そして、プレート線制御部１３０は、当該所定のプレート線ＰＬを選択する。

ｎ型ＭＯＳトランジスタ１４０は、ソースが接地されており、ドレインがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。また、ｎ型ＭＯＳトランジスタ１４０は、ゲートに信号ＢＬＥＱが供給されており、信号ＢＬＥＱの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを接地するか否かを切り換える。

読出電圧生成部１５０は、第１のキャパシタの一例であるキャパシタ１５２と、ｎ型ＭＯＳトランジスタ１５４及び１５６と、ｐ型ＭＯＳトランジスタ１５８と、第２のキャパシタの一例であるキャパシタ１６０とを有して構成される。読出電圧生成部１５０は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに対応してそれぞれ設けられており、メモリセルＭＣからデータが読み出されたときのダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を増幅して出力する。

キャパシタ１５２は、その一方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されており、他方端がｎ型ＭＯＳトランジスタ１５４のゲートに接続されている。そして、キャパシタ１５２は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧の変化に基づいて、ｎ型ＭＯＳトランジスタ１５４のゲート電圧を変化させる。

ｎ型ＭＯＳトランジスタ１５４は、ソースが接地されており、ドレインが読出電圧生成部１５０の出力に接続されている。そして、ｎ型ＭＯＳトランジスタ１５４は、そのゲート電圧に基づいてオン又はオフする。さらに、ｎ型ＭＯＳトランジスタ１５４は、オン時には、ゲート電圧に基づいて、ソース・ドレイン間のチャネル抵抗を制御して、そのドレイン電圧を、ビット線ＢＬ１〜ｎ及びダミービット線ＤＢＬに読み出されたデータに基づく読出電圧として、スイッチ１８２を介してデータ線ＤＬ１〜ｎに、そして直接ダミーデータ線ＤＬＲに出力する。

ｎ型ＭＯＳトランジスタ１５６は、ソースがｎ型ＭＯＳトランジスタ１５４のゲートに接続されており、ドレインに、ｎ型ＭＯＳトランジスタ１５４の閾値電圧付近の電圧Ｖｔｈが供給されている。そして、ｎ型ＭＯＳトランジスタ１５６は、ゲートに供給される信号ＰＲＥの電圧に基づいて、ｎ型ＭＯＳトランジスタのゲートをその閾値電圧付近に充電する。

ｐ型ＭＯＳトランジスタ１５８は、ソースに第２の電圧の一例である、強誘電体メモリ装置の動作電圧ＶＣＣが供給されており、ドレインがｎ型ＭＯＳトランジスタ１５４のドレインに接続されている。そして、ｐ型ＭＯＳトランジスタ１５８は、ゲートに供給される信号／ＰＲＥ（信号ＰＲＥの反転信号）に基づいて、ｎ型ＭＯＳトランジスタ１５４のドレインをＶＣＣに充電する。本実施形態では、ｐ型ＭＯＳトランジスタ１５８によってｎ型ＭＯＳトランジスタ１５４のドレイン電圧をＶＣＣにプリチャージし、ｎ型ＭＯＳトランジスタ１５４によって当該ドレイン電圧をＶＣＣから０Ｖの間の電圧に低下させるので、読出電圧生成部１５０において使用する電圧の範囲を、強誘電体メモリ装置において使用する接地電圧からＶＣＣの範囲とすることができるので、高速かつ電圧制御が容易で、レベルシフト回路が不要な構成とすることができる。

キャパシタ１６０は、一方端がｎ型ＭＯＳトランジスタ１５４のドレインに接続されており、他方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。そして、キャパシタ１６０は、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を変化させる。

オペアンプ１７０は、正入力端、負入力端及び出力端を有しており、正入力端がダミーデータ線ＤＬＲに接続されており、負入力端が出力端に接続されている。すなわち、オペアンプ１７０は、負帰還がかけられており、正入力端に供給された読出電圧と略同じ電圧を、基準電圧Ｖｒｅｆとして、その出力端に接続された配線１７２に供給する。また、オペアンプ１７０は、読出電圧生成部１５０よりも、電圧供給能力が高くなるように構成される。なお、本実施形態において、基準電圧Ｖｒｅｆは、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが“０”である場合における読出電圧と、当該データが“１”である場合における読出電圧との間の電圧となるように設定されている。

センスアンプ１８０は、一方端及び他方端を有しており、一方端が、データ線ＤＬ１〜ｎに接続されるとともに、スイッチ１８２を介して読出電圧生成部１５０の出力に接続されている。また、センスアンプ１８０は、他方端がスイッチ１８４を介して配線１７２に接続されている。スイッチ１８２及び１８４は、例えば、ＭＯＳトランジスタや伝送ゲート等であり、信号ＳＷの論理値に応じてオン・オフし、センスアンプ１８０をデータ線ＤＬ１〜ｎ及び配線１７２に接続するか否かを切り換える。信号ＳＷは、センスアンプ１８０を動作させるか否かを制御する信号と同期した信号であってもよい。

すなわち、センスアンプ１８０は、スイッチ１８２及び１８４がオンしている期間に、一方端に各ビット線ＢＬ１〜ｎに読み出されたデータに基づく読出電圧が供給され、他方端には基準電圧Ｖｒｅｆが供給されている。そして、センスアンプ１８０は、スイッチ１８２及び１８４がオフしている期間に読出電圧と基準電圧Ｖｒｅｆとを比較して、その比較結果を出力バッファ１９０に供給する。具体的には、センスアンプ１８０は、読出電圧が基準電圧Ｖｒｅｆよりも高い場合、データ線ＤＬ１〜ｎの電圧をＶＣＣとし、読出電圧が基準電圧Ｖｒｅｆよりも低い場合、データ線ＤＬ１〜ｎの電圧を０Ｖとする。すなわち、センスアンプ１８０は、データ線ＤＬ１〜ｎの読出電圧が、基準電圧Ｖｒｅｆよりも高い場合、データ線ＤＬ１〜ｎの電圧をＶＣＣとして、メモリセルＭＣに記憶されたデータが“０”であると判定する一方、低い場合、データ線ＤＬ１〜ｎの電圧を０Ｖとして、当該データが“１”であると判定する。

出力バッファ１９０は、データ線ＤＬ１〜ｎが接続されており、センスアンプ１８０がデータ線ＤＬ１〜ｎにおいて増幅したデータを強誘電体メモリ装置の外部に出力する。

図２は、本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ１及びプレート線ＰＬ１を選択して、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを読み出す場合を例に、本実施形態の強誘電体メモリ装置の動作について説明する。

以下の例において各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置の動作電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。

まず、初期状態において、信号ＢＬＥＱはＨ論理を示しており、各ｎ型ＭＯＳトランジスタ１４０はオンし、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧は、接地電圧となる。そして、信号ＢＬＥＱがＬ論理となり、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは接地電圧にプリチャージされる。また、配線１７２は、ＶＣＣにプリチャージされている。また、初期状態において、スイッチ１８２及び１８４は、オンしており、センスアンプ１８０は、読出電圧生成部１５０のｎ型ＭＯＳトランジスタ１５４のドレイン、及び、配線１７２に接続されている。

また、初期状態において、信号ＰＲＥはＨ論理を示し、信号／ＰＲＥはＬ論理を示しており、ｎ型ＭＯＳトランジスタ１５６及びｐ型ＭＯＳトランジスタ１５８はオンし、ｎ型ＭＯＳトランジスタ１５４のゲート電圧は、閾値電圧Ｖｔｈとなり、ドレイン電圧はＶＣＣとなる。そして、信号ＰＲＥがＬ論理となり、信号／ＰＲＥがＨ論理となって、ｎ型ＭＯＳトランジスタ１５４のゲート及びドレインは、それぞれＶｔｈ及びＶＣＣにプリチャージされる。

次に、ワード線制御部１２０は、ワード線ＷＬ１の電圧を上昇させて、ワード線ＷＬ１に接続されたメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣは、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続される。

次に、プレート線制御部１３０は、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣには、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を基準として、ＶＣＣがかかる。

これにより、強誘電体キャパシタＣに記憶されたデータに応じて、当該強誘電体キャパシタＣから取り出された電荷が、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出されるので、各メモリセルＭＣに記憶されたデータに基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧が上昇する。具体的には、メモリセルＭＣに記憶されたデータが“１”である場合のビット線ＢＬ１〜ｎの電圧（図中点線）は、当該データが“０”である場合のビット線ＢＬ１〜ｎの電圧（図中実線）よりも高くなる。また、本実施形態において、ダミービット線ＤＢＬに接続されたメモリセルＭＣに設けられた強誘電体キャパシタＣの面積は、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに設けられた強誘電体キャパシタＣの面積よりも大きく、メモリセルＭＣに記憶されたデータが“１”である場合のダミービット線ＤＢＬの電圧は、ビット線ＢＬ１〜ｎの電圧よりも高くなり、当該データが“０”である場合のダミービット線ＤＢＬの電圧は、ビット線ＢＬ１〜ｎの電圧よりも低くなる。

メモリセルＭＣからデータが読み出されて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧、すなわち、キャパシタ１５２の一方端の電圧が上昇すると、キャパシタ１５２は、一方端の電圧に基づいて、他方端の電圧、すなわち、ｎ型ＭＯＳトランジスタ１５４のゲート電圧Ｖｇを上昇させる。

ｎ型ＭＯＳトランジスタ１５４のゲート電圧Ｖｇは閾値電圧であるＶｔｈにプリチャージされているので、キャパシタ１５２の一方端の電圧が上昇すると、ゲート電圧ＶｇはＶｔｈより高い電圧となり、ｎ型ＭＯＳトランジスタ１５４がオンする。

ｎ型ＭＯＳトランジスタ１５４がオンすると、そのドレインは、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗（オン抵抗）を介して、接地されたソースと接続される。また、ｎ型ＭＯＳトランジスタのチャネル抵抗の大きさは、ゲート電圧Ｖｇの大きさによって変化する。すなわち、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗の大きさは、メモリセルＭＣに記憶されたデータに応じて変化する。

従って、ｎ型ＭＯＳトランジスタ１５４のドレインに接続されたデータ線ＤＬ１〜ｎ及びダミーデータ線ＤＬＲの電圧は、メモリセルＭＣに記憶されたデータが“０”である場合に比して、当該データが“１”である場合の方が、大きく低下することとなる。すなわち、ｎ型ＭＯＳトランジスタ１５４は、ゲート電圧Ｖｇの微小な変化を、ドレイン電圧、すなわち、データ線ＤＬ１〜ｎ及びダミーデータ線ＤＬＲの電圧を変化させることによって大きく増幅することができる。

また、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧、すなわち、キャパシタ１６０の一方端の電圧が低下すると、キャパシタ１６０は、当該低下に基づいて、その他方端、すなわち、ビット線ＢＬ１〜ｎの電圧上昇を抑える。これにより、ビット線ＢＬ１〜ｎとプレート線ＰＬ１との電位差、すなわち、強誘電体キャパシタＣにかかる電圧を大きく保つことができるので、ビット線ＢＬ１〜ｎに放出される電荷量が増加させることができる。

また、ダミーデータ線ＤＬＲの電圧が変化すると、それに応じて、オペアンプ１７０の正入力端の電圧が変化する。

そして、本実施形態において、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣには“０”が記憶されている。そして、上述のとおり、当該強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣよりも大きく設定している。このため、当該強誘電体キャパシタＣからダミービット線ＤＢＬに放出される電荷量は、“０”が記憶された強誘電体キャパシタＣからビット線ＢＬ１〜ｎに放出される電荷量よりも多い。従って、オペアンプ１７０の正入力端に接続されたダミーデータ線ＤＬＲの電圧は、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが“０”である場合のデータ線ＤＬ１〜ｎの電圧（以下、「データ“０”のデータ線ＤＬ１〜ｎの読出電圧」という。）と、当該データが“１”である場合のデータ線ＤＬ１〜ｎの電圧（以下、「データ“１”のデータ線ＤＬ１〜ｎの読出電圧」という。）との間の電圧となり、負帰還がかけられたオペアンプ１７０は、ダミーデータ線ＤＬＲの電圧を、基準電圧Ｖｒｅｆとして出力端に接続された配線１７２に供給する。

そして、読出電圧及び基準電圧Ｖｒｅｆがそれぞれデータ線ＤＬ１〜ｎ及び配線１７２に供給されて一定時間が経過した後、信号ＳＷの論理値を変化させて、スイッチ１８２及び１８４をオフし、読出電圧生成部１５０及び配線１７２とセンスアンプ１８０とを切り離す。そして、センスアンプ１８０の動作を開始させると、センスアンプ１８０は、データ線ＤＬ１〜ｎに出力された読出電圧と、センスアンプ１８０の他方端に供給された基準電圧とを比較して、メモリセルＭＣに記憶されたデータを判定する。具体的には、センスアンプ１８０は、オンしたときに、読出電圧が基準電圧よりも高い場合、すなわち、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが“０”である場合、データ線ＤＬ１〜ｎの電圧をＶＣＣ付近まで上昇させ（図中実線）、当該データが“１”である場合、データ線ＤＬ１〜ｎの電圧を接地電圧付近まで低下させる（図中点線）。以上の動作により、本実施形態の強誘電体メモリ装置において、強誘電体キャパシタＣに記憶されたデータが読み出される。

本実施形態によれば、電圧供給能力が高いオペアンプ１７０を備えるので、電圧供給能力が低い読出電圧生成部１５０が出力した読出電圧の電圧値をほとんど変化させずに、複数のセンスアンプ１８０に供給することができるので、読み出し動作の安定した強誘電体メモリ装置を提供することができる。また、本実施形態によれば、電圧供給能力が高いオペアンプ１７０を、ダミーデータ線ＤＬＲに接続された読出電圧生成部１５０に対して設ければよいので、強誘電体メモリ装置のチップ面積の増大を抑えることができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、上記発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も上記発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

例えば、上記実施形態においては、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を大きくして“０”を記憶しているが、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を小さくして“１”を記憶してもよい。

図３は、強誘電体メモリ装置の第２実施形態を示す図である。以下において、第１実施形態と異なる点を中心に第２実施形態の強誘電体メモリ装置について説明する。なお、第１実施形態と同一の符号を付した構成については、第１実施形態と同様の機能を有する。

本実施形態の強誘電体メモリ装置は、２本のダミービット線ＤＢＬ１及び２と、２本のダミーデータ線ＤＤＬ１及び２と、容量素子１６２と、２つのオペアンプ１７０−１及び２と、各データ線ＤＬ１〜ｎに対して２つのセンスアンプ１８０−１及び２を備える点において、第１実施形態の強誘電体メモリ装置と異なる。

また、本実施形態において、ダミービット線ＤＢＬ１に接続されたメモリセルＭＣにはデータ“０”が記憶されており、ダミービット線ＤＢＬ２に接続されたメモリセルＭＣにはデータ“１”が記憶されている。さらに、本実施形態において、ダミービット線ＤＢＬ１及び２に接続された強誘電体キャパシタＣの面積は、ビット線ＢＬ１〜ｎに接続された強誘電体キャパシタＣの面積と略等しい。

容量素子１６２は、一方端がダミーデータ線ＤＤＬ１に接続されており、他方端がダミーデータ線ＤＤＬ２に接続されている。また、容量素子１６２が有する容量は、ダミーデータ線ＤＤＬ１とダミーデータ線ＤＤＬ２との間に存在する寄生容量よりも大きい。

オペアンプ１７０−１及び２は、メモリセルＭＣからデータが読み出されたときのダミーデータ線ＤＤＬ１及び２の電圧と略同じ電圧を、基準電圧Ｖｒｅｆ１及びＶｒｅｆ２として、それぞれ配線１７２及び１７４に供給する。また、配線１７２は、センスアンプ１８０−１の他方端に接続されており、配線１７４は、センスアンプ１８０−２の他方端に接続されている。すなわち、センスアンプ１８０−１は、基準電圧Ｖｒｅｆ１とデータ線ＤＬ１〜ｎの読出電圧とを比較し、センスアンプ１８０−２は、基準電圧Ｖｒｅｆ２とデータ線ＤＬ１〜ｎの読出電圧とを比較する。

図４は、本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。また、図５は、図４におけるダミーデータ線ＤＤＬ１、ダミーデータ線ＤＤＬ２、データ線ＤＬ１〜ｎ及び基準電圧Ｖｒｅｆ１、２の電圧の変化を対比して示した図である。図５において、データ“０”のデータ線ＤＬ１〜ｎの読出電圧（ＤＬ“０”）、データ“１”のデータ線ＤＬ１〜ｎの読出電圧（ＤＬ“１”）を実線で示し、ダミーデータ線ＤＤＬ１の電圧（ＤＤＬ１“１”）、ダミーデータ線ＤＤＬ２の電圧（ＤＤＬ２“０”）を点線で示し、基準電圧Ｖｒｅｆ１及び２の電圧を一点鎖線で示している。図３乃至図５を参照して、ワード線ＷＬ１及びプレート線ＰＬ１を選択して、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを読み出す場合を例に、第１実施形態と異なる点を中心に、本実施形態の強誘電体メモリ装置の動作について説明する。

ワード線ＷＬ１及びプレート線ＰＬ１の電圧が上昇し、メモリセルＭＣからデータが読み出されると、ダミービット線ＤＢＬ１及び２並びにビット線ＢＬ１〜ｎの電圧が上昇し、各メモリセルＭＣに記憶されたデータに応じて、ダミーデータ線ＤＤＬ１及び２並びにデータ線ＤＬ１〜ｎの電圧が低下する。

本例において、ダミービット線ＤＢＬ１に接続されたメモリセルＭＣにはデータ“０”が記憶されており、ダミービット線ＤＢＬ２に接続されたメモリセルＭＣにはデータ“１”が記憶されているので、各メモリセルＭＣからデータが読み出されると、図５に示すように、ダミーデータ線ＤＤＬ１に接続されたｎ型ＭＯＳトランジスタ１５４のドレイン電圧（ＤＤＬ１“０”）は、データ“０”のデータ線ＤＬ１〜ｎの読出電圧（ＤＬ“０”）と同様に低下し、ダミーデータ線ＤＤＬ２に接続されたｎ型ＭＯＳトランジスタ１５４のドレイン電圧（ＤＤＬ２“１”）は、データ“１”のデータ線ＤＬ１〜ｎの読出電圧（ＤＬ“１”）と同様に低下する。しかし、ダミーデータ線ＤＤＬ１とダミーデータ線ＤＤＬ２との間には容量素子１６２が設けられているので、ダミーデータ線ＤＤＬ１の電圧は、データ“０”のデータ線ＤＬ１〜ｎの読出電圧よりも低い電圧となり、ダミーデータ線ＤＤＬ２の電圧は、データ“１”のデータ線ＤＬ１〜ｎの読出電圧よりも高い電圧となる。そして、オペアンプ１７０−１及び２は、ダミーデータ線ＤＤＬ１及び２の電圧（ＤＤＬ１“０”及びＤＤＬ２“１”）を、それぞれ基準電圧Ｖｒｅｆ１及び２として、それぞれ配線１７２及び１７４に供給する。

センスアンプ１８０−１は、データ線ＤＬ１〜ｎに出力された読出電圧とデータ“０”に対応する基準電圧Ｖｒｅｆ１とを比較し、センスアンプ１８０−２は、当該読出電圧とデータ“１”に対応する基準電圧Ｖｒｅｆ２とを比較する。そして、データ“０”のデータ線ＤＬ１〜ｎの読出電圧は、基準電圧Ｖｒｅｆ１及び２より高くなるので、センスアンプ１８０−１及び２は、データ線ＤＬ１〜ｎの電圧をＶＣＣ付近まで上昇させる（図４中実線）。

一方、データ“１”のデータ線ＤＬ１〜ｎの読出電圧は、基準電圧Ｖｒｅｆ１及び２より低くなるので、センスアンプ１８０−１及び２は、データ線ＤＬ１〜ｎの電圧を０Ｖ付近まで低下させる（図４中点線）。以上の動作により、本実施形態の強誘電体メモリ装置において、強誘電体キャパシタＣに記憶されたデータが読み出される。

なお、本実施形態では、ダミーデータ線ＤＤＬ１とＤＤＬ２との間に容量素子１６２が接続されているが、容量素子１６２がなくても正常に動作する。

このとき、ビット線ＢＬ１〜ｎにデータ“０”が読み出された場合、基準電圧Ｖｒｅｆ１はデータ“０”のデータ線ＤＬ１〜ｎの読出電圧と等しくなるため、センスアンプ１８０−１の動作は一時的に不安定となる。しかし、基準電圧Ｖｒｅｆ２はデータ“０”のデータ線ＤＬ１〜ｎの読出電圧より低いので、センスアンプ１８０−２が動作すると、センスアンプ１８０−２はデータ線ＤＬ１〜ｎの電圧を上昇させる。データ線ＤＬ１〜ｎの電圧が上昇すると、データ線ＤＬ１〜ｎの読出電圧は基準電圧Ｖｒｅｆ１より高くなるため、センスアンプ１８０−１の動作が安定し、２つのセンスアンプはそろってデータ線ＤＬ１〜ｎの電圧をＶＣＣ付近まで上昇させる。

また、ビット線ＢＬ１〜ｎにデータ“０”が読み出された場合には、上記とは逆に、センスアンプ１８０−２が一時的に不安定となっている間に、センスアンプ１８０−１がデータ線ＤＬ１〜ｎの電圧を低下させるため、センスアンプ１８０−１及び２は、そろってデータ線ＤＬ１〜ｎの電圧を０Ｖ付近まで低下させることとなる。

一方、本実施形態では、ダミーデータ線ＤＤＬ１とＤＤＬ２との間に容量素子１６２が接続されているので、片方のセンスアンプの動作状態が一時的に不安定になることがなく、常に両方のセンスアンプが協力してデータ線ＤＬ１〜ｎの電圧を増幅することとなる。したがって、センスアンプ１８０−１及び１８０−２の読み出しマージンを向上させることができ、また、センス動作を高速化させることができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

例えば、上記実施形態においては、ダミービット線ＤＢＬ１に接続された強誘電体キャパシタには“０”を記憶し、ダミービット線ＤＢＬ２に接続された強誘電体キャパシタには“１”を記憶しているが、逆であってもよい。またダミービット線ＤＢＬ１に接続された強誘電体キャパシタに記憶するデータと、ダミービット線ＤＢＬ２に接続された強誘電体キャパシタに記憶するデータとをアクセスごと、あるいは不定期に入れ替えても良い。

なお、容量素子１６２は強誘電体キャパシタであってもよい。容量素子１６２を強誘電体キャパシタで形成すると、極めて小さな面積に容量素子１６２を配置できるため、チップ面積がさらに小さい強誘電体メモリ装置を実現することができる。

一般的に同一の半導体回路を配置する場合、自分自身のパターン構造のみでなく、その周りの回路パターン構造も同一にすることにより、それぞれの同一回路の微小なパターン形状差をなくして電気的特性誤差を抑えることができる。よって、ダミーデータ線ＤＤＬ１とＤＤＬ２との間にセンスアンプ１８０−１及び２と等しいダミーセンスアンプを配置することで、そのダミーセンスアンプ内の寄生容量を容量素子１６２としてもよい。この場合、新しく配置したダミーセンスアンプに隣接する回路、すなわち、ダミービット線ＤＢＬ１及び２に接続された読出電圧生成部１５０と、ＤＬ１に接続されたセンスアンプ１８０−１及び２の電気的特性誤差を減らすことができる。

また、ダミーデータ線ＤＤＬ１とＤＤＬ２との間に容量素子１６２を設けずに、他の手段によって基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を生成してもよい。例えば、容量素子１６２を設けずに、ダミービット線ＤＢＬ１に接続されるメモリセルＭＣの容量を、ダミービット線ＤＢＬ２に接続されるメモリセルＭＣの容量と異ならせることによって、基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を生成するようにしてもよい。

図６は、第２実施形態の他の例におけるデータ線ＤＬ１〜ｎの読出電圧並びに基準電圧Ｖｒｅｆ１及び２の変化を示す図である。配線１７２及び１７４は、図４で説明した例においてＶＣＣにプリチャージされていたが、本例においては、０Ｖにプリチャージされている。図６において、データ“０”のデータ線ＤＬ１〜ｎの読出電圧（ＤＬ“０”）、データ“１”のデータ線ＤＬ１〜ｎの読出電圧（ＤＬ“１”）を実線で示し、ダミーデータ線ＤＤＬ１の電圧（ＤＤＬ１“０”）、ダミーデータ線ＤＤＬ２の電圧（ＤＤＬ２“１”）を点線で、基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を一点鎖線で示している。

同図に示すように、配線１７２及び１７４を０Ｖにプリチャージした場合には、基準電圧Ｖｒｅｆ１及びＶｒｅｆ２の電圧がダミーデータ線ＤＤＬ１の電圧（ＤＤＬ１“０”）及びダミーデータ線ＤＤＬ２の電圧（ＤＤＬ２“１”）の電圧に追従するのに時間がかかる。そのため、その間、基準電圧Ｖｒｅｆ１とデータ“０”のデータ線ＤＬ１〜ｎの読出電圧との電位差、及び、基準電圧Ｖｒｅｆ２とデータ“１”のデータ線ＤＬ１〜ｎの読出電圧との電位差が広がるので、読み出しマージンをさらに向上させることができる。
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の第１実施形態に係る強誘電体メモリ装置を示す図である。 本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。 強誘電体メモリ装置の第２実施形態を示す図である。 本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。 図４におけるダミーデータ線ＤＤＬ１及びＤＤＬ２、参照電圧Ｖｒｅｆ１及びＶｒｅｆ２、並びに、データ線ＤＬ１〜ｎの電圧の変化を対比して示した図である。 第２実施形態の他の例におけるダミーデータ線ＤＤＬ１及びＤＤＬ２、データ線ＤＬ１〜ｎの読出電圧並びに基準電圧Ｖｒｅｆ１及び２の変化を示す図である。

符号の説明

１１０・・・メモリセルアレイ、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・ｎ型ＭＯＳトランジスタ、１５０・・・読出電圧生成部、１５２・・・キャパシタ、１５４・・・ｎ型ＭＯＳトランジスタ、１５６・・・ｎ型ＭＯＳトランジスタ、１５８・・・ｐ型ＭＯＳトランジスタ、１６０・・・キャパシタ、１６２・・・容量素子、１７０・・・オペアンプ、１７２、１７４・・・配線、１８０・・・センスアンプ、１９０・・・出力バッファ、ＢＬ１〜ｎ・・・ビット線、ＤＢＬ，ＤＢＬ１，ＤＢＬ２・・・ダミービット線、ＤＬ１〜ｎ・・・データ線、ＭＣ・・・メモリセル、ＰＬ１〜ｍ・・・プレート線、ＷＬ１〜ｍ・・・ワード線

Claims (10)

1. 複数の第１のビット線と、
   各第１のビット線に接続され、第１のデータ又は第２のデータを記憶する複数の第１のメモリセルと、
   前記複数の第１のビット線のそれぞれに接続されており、前記複数の第１のメモリセルからデータが読み出されたときに、当該データに基づく読出電圧を生成する複数の第１の読出電圧生成部と、
   第２のビット線と、
   前記第２のビット線に接続され、前記第１のデータを記憶する第２のメモリセルと、
   前記第２のビット線に接続されており、前記第２のメモリセルからデータが読み出されたときに、当該データに基づく読出電圧を生成する第２の読出電圧生成部と、
   前記第２の読出電圧生成部に接続された第１の基準電圧生成部と、
   各第１の読出電圧生成部と前記第１の基準電圧生成部とに接続された複数の第１のセンスアンプと、
   を備え、
   前記各読出電圧生成部は、
   ソースに第１の電圧が供給された第１のｎ型ＭＯＳトランジスタと、
   前記第１のｎ型ＭＯＳトランジスタのドレインを、前記第１の電圧よりも高い正電圧である第２の電圧にプリチャージする第１のプリチャージ部と、
   前記メモリセルに記憶されたデータが各ビット線に読み出されたときに、当該ビット線の電圧に基づいて前記第１のｎ型ＭＯＳトランジスタの前記ソースと前記ドレインとの間のチャネル抵抗を制御して、前記第２の電圧にプリチャージされた前記ドレインの電圧を低下させて、前記読出電圧を生成するトランジスタ制御部と、
   前記ドレインの電圧の低下に基づいて、前記ビット線の電圧を低下させる電圧制御部と、
   を有し、
   前記第１の基準電圧生成部は、前記第２の読出電圧生成部よりも電圧供給能力が高く、前記第２の読出電圧生成部が生成した読出電圧を受け取り、当該読出電圧と略同電圧である第１の基準電圧を生成し、
   前記複数の第１のセンスアンプは、対応する前記第１の読出電圧生成部が生成した読出電圧と前記第１の基準電圧とを比較して、第１のメモリセルに記憶されたデータを判定することを特徴とする強誘電体メモリ装置。
2. 前記第１の基準電圧生成部は、負帰還がかけられたオペアンプであって、前記第２の読出電圧生成部が生成した読出電圧を入力として受け取り、前記第１の基準電圧を出力することを特徴とする請求項１記載の強誘電体メモリ装置。
3. 第３のビット線と、
   前記第３のビット線に接続され、前記第２のデータを記憶する第３のメモリセルと、
   前記第３のビット線に接続されており、前記第３のメモリセルから読み出されたデータに基づく読み出し電圧を生成する第３の読出電圧生成部と、
   前記第３の読出電圧生成部よりも電圧供給能力が高く、前記第３の読出電圧生成部が生成した読出電圧と略同電圧である第２の基準電圧を生成する第２の基準電圧生成部と、
   各第１の読出電圧生成部に接続されており、各第１の読出電圧生成部が生成した読出電圧と前記第２の基準電圧とを比較する複数の第２のセンスアンプと、
   をさらに備え、
   各第１のビット線に接続された前記第１のセンスアンプ及び前記第２のセンスアンプは、当該第１のセンスアンプの比較結果と当該第２のセンスアンプの比較結果とに基づいて、各第１のメモリセルから読み出されたデータを判定する
   ことを特徴とする請求項１記載の強誘電体メモリ装置。
4. 前記第２の読出電圧生成部と前記第１の基準電圧生成部とに接続されており、前記第２の読出電圧生成部が生成した読出電圧を前記第１の基準電圧生成部に供給する第１の配線と、
   前記第３の読出電圧生成部と前記第２の基準電圧生成部とに接続されており、前記第３の読出電圧生成部が生成した読出電圧を前記第２の基準電圧生成部に供給する第２の配線と、
   前記第１の配線と前記第２の配線との間に設けられた容量素子と、
   をさらに備えたことを特徴とする請求項３記載の強誘電体メモリ装置。
5. 前記第１の基準電圧生成部は、負帰還がかけられた第１のオペアンプであって、前記第２の読出電圧生成部が生成した読出電圧を入力として受け取り、前記第１の基準電圧を出力し、
   前記第２の基準電圧生成部は、負帰還がかけられた第２のオペアンプであって、前記第２の読出電圧生成部が生成した読出電圧を入力として受け取り、前記第２の基準電圧を出力することを特徴とする請求項３又は４記載の強誘電体メモリ装置。
6. 前記第１のオペアンプの出力と前記複数の第１のセンスアンプとに接続された第１の基準電圧線と、
   前記第２のオペアンプの出力と前記複数の第２のセンスアンプとに接続された第２の基準電圧線と、
   前記第１の基準電圧線及び前記第２の基準電圧線を前記第１の電圧にプリチャージする第２のプリチャージ部と、
   をさらに備え、
   前記第１の基準電圧生成部及び前記第２の基準電圧生成部は、前記第１の電圧にプリチャージされた前記第１の基準電圧線及び前記第２の基準電圧線に、それぞれ前記第１の基準電圧及び前記第２の基準電圧を供給する
   ことを特徴とする請求項５記載の強誘電体メモリ装置。
7. 前記トランジスタ制御部は、
   前記第１のｎ型ＭＯＳトランジスタのゲートを所定の正電圧にプリチャージする第３のプリチャージ部と、
   前記ビット線と前記ゲートとの間に設けられた第１のキャパシタと、
   を有することを特徴とする請求項１から６のいずれか１項記載の強誘電体メモリ装置。
8. 前記第２のプリチャージ部は、前記ゲートを、前記第１のｎ型ＭＯＳトランジスタの閾値電圧にプリチャージすることを特徴とする請求項７記載の強誘電体メモリ装置。
9. 前記電圧制御部は、前記第１のｎ型ＭＯＳトランジスタのドレインと前記ビット線との間に設けられた第２のキャパシタを有することを特徴とする請求項１から８のいずれか１項記載の強誘電体メモリ装置。
10. 前記第１の電圧は、接地電圧であることを特徴とする請求項１から９のいずれか１項記載の強誘電体メモリ装置。
    
    

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