JP3728194B2 - 読み出し回路 - Google Patents
読み出し回路 Download PDFInfo
- Publication number
- JP3728194B2 JP3728194B2 JP2000291537A JP2000291537A JP3728194B2 JP 3728194 B2 JP3728194 B2 JP 3728194B2 JP 2000291537 A JP2000291537 A JP 2000291537A JP 2000291537 A JP2000291537 A JP 2000291537A JP 3728194 B2 JP3728194 B2 JP 3728194B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- potential
- voltage
- transistor
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 claims description 10
- 238000007599 discharging Methods 0.000 claims description 2
- 230000003321 amplification Effects 0.000 claims 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims 2
- 230000010287 polarization Effects 0.000 description 74
- 239000003990 capacitor Substances 0.000 description 24
- 101000648495 Homo sapiens Transportin-2 Proteins 0.000 description 20
- 102100028747 Transportin-2 Human genes 0.000 description 20
- 230000008859 change Effects 0.000 description 17
- 238000001514 detection method Methods 0.000 description 15
- 230000035945 sensitivity Effects 0.000 description 15
- 101150088456 TRN1 gene Proteins 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 6
- 230000036962 time dependent Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は，強誘電体メモリの読み出し回路に関する。
【０００２】
【従来の技術】
文献「ＦＲＡＭ ＩＣカード技術」（高須秀視，宅間俊則，発行元：サイエンスフォーラム，１９９９，ｐ．ｐ．３５‐４０）では，１Ｔ−１Ｃ型の強誘電体メモリ（ＦｅＲＡＭ）の基本動作について解説し，問題点を明らかにしている。参照電位発生セル（ダミーメモリセルとも称される。）は，データメモリセルに比べアクセス回数が多くなるため，劣化しやすく，分極反転時の電荷変化量が低下し参照電位が小さくなることが指摘されている。
【０００３】
【発明が解決しようとする課題】
上述のように，参照電位発生セルに１Ｔ−１Ｃ型のＦｅＲＡＭを用いた場合，参照電位発生セルは，データメモリセルに比べアクセス回数が多くなるため，劣化しやすく，分極反転時の電荷変化量が低下し，参照電位が小さくなる。このため，誤り読み出しが生じやすいという問題点があった。
【０００４】
また，上記文献では信頼性を向上させる方法として２Ｔ−２Ｃ型ＦｅＲＡＭも解説しているが，メモリセルアレイ面積が約２倍になるため，今後微細化を進めていくに従って使用されなくなるとしている。
【０００５】
本発明は，従来の読み出し回路が有する上記問題点に鑑みてなされたものであり，本発明の主目的は，参照電位発生セルに，小面積化の可能な１Ｔ−１Ｃ型ＦｅＲＡＭを用いつつ，参照電位発生セルの信頼性を向上させることの可能な，新規かつ改良された読み出し回路を提供することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，請求項１に記載のように，２値化された信号を信号増幅手段により増幅し，ビット線電位として読み出す読み出し回路において，前記信号増幅手段と前記ビット線との間に，前記ビット線に発生する第１の電位よりも低く，前記ビット線に発生する第２の電位よりも高いしきい値電圧を持ち，前記しきい値電圧よりも低いビット線電位の信号を任意の電位に設定し直す電位設定手段を備え，前記電位設定手段は，基板電位を任意に設定しうるトランジスタを含み，前記電位設定手段の動作点は，該トランジスタの基板電位により調節可能であることを特徴とする，読み出し回路が提供される。かかる構成によれば，プロセス終了後に強誘電体キャパシタの特性に合わせて動作点を合わせ込むことができる。このため，電位設定回路の動作点を使用時に任意に設定することが可能である。なお，請求項２に記載のように，前記電位設定手段は，前記低電位側の信号を０Ｖ近傍の電位に設定し直すようにすることも可能である。
【０００７】
かかる構成によれば，参照電位として一定の電位を使用できるため，安定な動作を実現することが可能である。また，参照電位として一定の電位を使用できるため，経時変化を少なくすることができる。さらに，参照電位線を低容量にすることができるため，読み出し時の消費電力を減らすことができる。
【０００９】
また，前記電位設定回路は，請求項３に記載のように，一のトランジスタと，前記一のトランジスタのゲートにたまった電荷を強制的に放電するための他のトランジスタを含むことが好ましい。かかる構成によれば，高速動作した場合でも，一のトランジスタのゲートにたまった電荷を強制的に放出し，電荷が残らないため，安定動作が可能になる。
【００１０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる読み出し回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態について，図１〜図３を参照しながら説明する。
本実施の形態にかかる１Ｔ−１Ｃ型ＦｅＲＡＭの記憶データの読み出し回路（以下，単に「読み出し回路」という。）１００は，図１に示したように，センスアンプ１１０とビット線ＢＬ１との間に０レベル設定回路１２０を備えたことを特徴としている。
【００１２】
０レベル設定回路１２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路１２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合に，ビット線ＢＬ１の電位を０Ｖに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００１３】
図２に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げてビット線ＢＬ１を０Ｖに充電する。
【００１４】
時刻ｔｌでイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。
【００１５】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態により，ビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍは，必ずＰ１かＰ０のどちらかの残留分極を有している。
【００１６】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００１７】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路１２０を駆動する。０レベル設定回路１２０は，「０」の情報，すなわちＰ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００１８】
０レベル設定回路１２０の動作について説明する。
０レベル設定回路１２０は，しきい値電圧Ｖｒ０を持つ。しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには読み出し時に分極が反転しない側，すなわちビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００１９】
０レベル設定回路１２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００２０】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路１２０により，予め０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００２１】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路１２０により０Ｖで一定であるので経時変化せず，安定である。
【００２２】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００２３】
時刻ｔ５で端子Ａとプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００２４】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００２５】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００２６】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬ１を立ち下げ，読み出しと再書き込み動作を完了する。
【００２７】
以上，詳細に説明したように，本実施の形態によれば，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００２８】
なお，本実施の形態の０レベル設定回路１２０は接地ラインを有するが，このラインは接地せずに任意の電圧を供給する端子として使用しても良い。この場合，「０」状態だった場合，０レベル設定回路１２０の接地ラインに印加した任意の電圧に，ビット線電位を設定することになる。
【００２９】
（第２の実施の形態）
本発明の第２の実施の形態について，図４〜図６を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図５に示した回路について説明する。０レベル設定回路２２０は，図５に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮにより構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。
【００３０】
０レベル設定回路２２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路２２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合にビット線電位を０Ｖに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００３１】
図２に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げて，ビット線ＢＬ１を０Ｖに充電する。
【００３２】
時刻ｔｌでイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。
【００３３】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態によりビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの残留分極を有している。
【００３４】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００３５】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路２２０を駆動する。０レベル設定回路２２０は，「０」の情報，すなわちＰ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００３６】
０レベル設定回路２２０の動作について説明する。
０レベル設定回路２２０は，図６に示すように，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。トランジスタＴＰＲのゲートにしきい値電圧Ｖｒ０より大きな電圧が印加された場合は，ソース・ドレイン間は電気的に開放され，トランジスタＴＲＮのゲートの電位が低いまま保持され，トランジスタＴＲＮのソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【００３７】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮのゲートに端子Ａの電位が印加され，トランジスタＴＲＮのソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【００３８】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには，読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００３９】
０レベル設定回路２２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００４０】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００４１】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路２２０により０Ｖで一定であるので経時変化せず，安定である。
【００４２】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００４３】
時刻ｔ５で端子Ａとプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００４４】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００４５】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００４６】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬ１を立ち下げ，読み出しと再書き込み動作を完了する。
【００４７】
以上，詳細に説明したように，本実施の形態によれば，０レベル設定回路２２０の構成を，図５に示すようにトランジスタ２個だけで構成しているので，デバイス面積を大きくすることがない。また，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００４８】
（第３の実施の形態）
本発明の第３の実施の形態について，図７〜図８を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図７に示した回路について説明する。０レベル設定回路３２０は，図７に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮにより構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。また，トランジスタＴＲＰの基板電位は，端子Ｂにより取り出し制御できるものとする。
【００４９】
０レベル設定回路３２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路３２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合に，ビット線電位を任意に設定した電圧Ｖｂｂに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００５０】
図８に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げてビット線ＢＬ１を０Ｖに充電する。
【００５１】
時刻ｔｌでイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。端子Ｂに任意の電圧Ｖｂｂを印加する。
【００５２】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態によりビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの残留分極を有している。
【００５３】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００５４】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路３２０を駆動する。０レベル設定回路３２０は，「０」の情報，すなわち，Ｐ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００５５】
０レベル設定回路３２０の動作について説明する。
０レベル設定回路３２０は，図６に示すように，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。トランジスタＴＲＰは，端子Ｂにより基板電位Ｖｂｂを任意に設定できる。従って，しきい値電圧Ｖｔｐを端子Ｂの電圧Ｖｂｂにより変化させ，しきい値電圧Ｖｒ０を調節する機能を持つ。この調節機能により，プロセス終了後に強誘電体キャパシタの特性に合わせてしきい値電圧（動作点）Ｖｒ０に合わせ込むことができる。
【００５６】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より大きな電圧が印加された場合は，ソース・ドレイン間は電気的に開放され，トランジスタＴＲＮのゲートの電位が低いまま保持され，トランジスタＴＲＮのソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮのゲートに端子Ａの電位が印加され，トランジスタＴＲＮのソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【００５７】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには，読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００５８】
０レベル設定回路の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００５９】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路３２０によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００６０】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路３２０により０Ｖで一定であるので経時変化せず，安定である。
【００６１】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００６２】
時刻ｔ５で端子Ａ，端子Ｂ及びプレート線ＰＬを０Ｖにする。図３に示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００６３】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３に示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００６４】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００６５】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬ１を立ち下げ，読み出しと再書き込み動作を完了する。
【００６６】
以上，詳細に説明したように，本実施の形態によれば，０レベル設定回路のしきい値電圧（動作点）をプロセス終了後に設定することが可能である。また，０レベル設定回路の構成を図７に示すようにトランジスタ２個だけで構成しているので，デバイス面積を大きくすることがない。さらに，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００６７】
（第４の実施の形態）
本発明の第４の実施の形態について，図９〜図１０を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図９に示した回路について説明する。０レベル設定回路４２０は，図９に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮ１，ＴＲＮ２により構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。
【００６８】
０レベル設定回路４２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路４２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合に，ビット線電位を０Ｖに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００６９】
図２に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げて，ビット線ＢＬ１を０Ｖに充電する。
【００７０】
時刻ｔ１でイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。
【００７１】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態により，ビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの分極状態を有している。
【００７２】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００７３】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路４２０を駆動する。０レベル設定回路４２０は，「０」の情報，すなわち，Ｐ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００７４】
０レベル設定回路４２０の動作について説明する。
０レベル設定回路４２０は，図１０に示すように，トランジスタＴＲＰのしきい値電圧ＶｔｐとトランジスタＴＲＮ１のしきい値電圧Ｖｔｎによって，しきい値電圧（動作点）が決定される。ビット線電圧Ｖ０を０Ｖに設定するためのしきい値電圧Ｖｒ０は，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。ビット線電圧Ｖ１の場合，ビット線をフローティングに設定するためのしきい値電圧Ｖｔｎは，トランジスタＴＲＮ１のしきい値電圧であり，しきい値電圧Ｖｔｎ≧しきい値電圧Ｖｒ０を満たすように設定する。
【００７５】
ビット線ＢＬ１からトランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より大きな電圧が印加された場合は，トランジスタＴＲＰのソース・ドレイン間は電気的に開放され，トランジスタＴＲＮ２のゲートの電位が低いまま保持され，トランジスタＴＲＮ２のゲートの電位が低いまま保持され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【００７６】
この時，ビット線ＢＬ１がしきい値電圧Ｖｔｎより大きな電位だった場合，トランジスタＴＲ１のソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮ２のゲートの電位を０Ｖにするため，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。ビット線ＢＬ１の電位が，しきい値電圧Ｖｒ０＜ビット線ＢＬ１の電位＜しきい値電圧Ｖｔｎの場合には，トランジスタＴＲＮ１は機能しないため，第２の実施の形態と同様の働きをする。
【００７７】
トランジスタＴＲＮ２にたまった電荷は，第２の実施の形態の場合は，端子Ａが接地されたときに，トランジスタＴＲＰのドレイン部分のｐｎ接合を介して，放電している。本実施の形態では，トランジスタＴＲＮ２のゲートにたまった電荷を，トランジスタＴＲＮ１により強制的に放電することができる。これにより，高速動作した場合でも，トランジスタＴＲＮ２のゲートに電荷が残らないため，安定動作が可能になる。
【００７８】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮ２のゲートに端子Ａの電位が印加され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【００７９】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００８０】
０レベル設定回路４２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００８１】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路４２０によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００８２】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路４２０により０Ｖで一定であるので経時変化せず，安定である。
【００８３】
図３に示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００８４】
時刻ｔ５で端子Ａとプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００８５】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００８６】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００８７】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬを立ち下げ，読み出しと再書き込み動作を完了する。
【００８８】
以上，詳細に説明したように，本実施の形態によれば，トランジスタＴＲＮ１により，トランジスタＴＲＮ２のゲートにたまった電荷を引き抜くことができるので，高速動作でも安定動作が可能である。また，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電圧Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００８９】
（第５の実施の形態）
本発明の第５の実施の形態について，図１１を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図１１に示した回路について説明する。０レベル設定回路５２０は，図１１に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮ１，ＴＲＮ２により構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。また，ＴＲＰの基板電位は，端子Ｂにより取り出し制御できるものとする。
【００９０】
０レベル設定回路５２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路５２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合にビット線電位を任意に設定した電圧Ｖｂｂに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すればよい。
【００９１】
図８に読み出しと再書き込みのタイミングチャートを示す。初期状態では，すべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げて，ビット線ＢＬ１を０Ｖに充電する。
【００９２】
時刻ｔ１でイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。端子Ｂに任意の電圧Ｖｂｂを印加する。
【００９３】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態により，ビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの残留分極を有している。
【００９４】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００９５】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路５２０を駆動する。０レベル駆動回路５２０は，「０」の情報，すなわちＰ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００９６】
０レベル設定回路５２０の動作について説明する。
０レベル設定回路５２０は，図１０に示すように，トランジスタＴＲＰのしきい値電圧Ｖｔｐと，トランジスタＴＲＮ１のしきい値電圧Ｖｔｎによって，しきい値電圧（動作点）が決定される。ビット線電圧Ｖ０を０Ｖに設定するためのしきい値電圧Ｖｒ０は，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。ビット線電圧Ｖ１の場合，ビット線をフローティングするためのしきい値電圧Ｖｔｎは，トランジスタＴＲＮ１のしきい値電圧であり，しきい値電圧Ｖｔｎ≧しきい値電圧Ｖｒ０を満たすように設定する。
【００９７】
トランジスタＴＲＰは，端子Ｂにより基板電位Ｖｂｂを任意に設定できる。従って，しきい値電圧Ｖｔｐを端子Ｂの電圧Ｖｂｂにより変化させ，しきい値電圧Ｖｒ０を調節する機能を持つ。この調節機能により，プロセス終了後に強誘電体キャパシタの特性に合わせてしきい値電圧Ｖｒ０を合わせ込むことができる。
【００９８】
ビット線ＢＬ１からトランジスタＴＲＰのゲートにＶｒ０より大きな電圧が印加された場合は，トランジスタＴＲＰのソース・ドレイン間は電気的に開放され，トランジスタＴＲＮ２のゲートの電位が低いまま保持され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【００９９】
この時，ビット線ＢＬ１がしきい値電圧Ｖｔｎより大きな電位だった場合，トランジスタＴＲＮ１のソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮ２のゲートの電位を０Ｖにするため，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【０１００】
ビット線ＢＬ１の電位が，しきい値電圧Ｖｒ０＜ビット線ＢＬ１の電位＜しきい値電圧Ｖｔｎの場合には，トランジスタＴＲＮ１は機能しないため，第３の実施の形態と同様の働きをする。
【０１０１】
トランジスタＴＲＮ２のゲートにたまった電荷は，第３の実施の形態の場合は，端子Ｂが接地されたときに，トランジスタＴＲＰのドレイン部分のｐｎ接合を介して，放電している。本実施の形態では，トランジスタＴＲＮ２のゲートにたまった電荷を，トランジスタＴＲＮ１により強制的に放電することができる。これにより，高速動作した場合でも，ＴＲＮ２のゲートに電荷が残らないため，安定動作が可能になる。
【０１０２】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮのゲートに端子Ａの電位が印加され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【０１０３】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには，読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【０１０４】
０レベル設定回路５２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【０１０５】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路５２０によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【０１０６】
さらに，ビット線ＢＬ１に「１」情報がある場合は，ビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路５２０により０Ｖで一定であるので経時変化せず，安定である。
【０１０７】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【０１０８】
時刻ｔ５で端子Ａ，端子Ｂ及びプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０’→Ｐ０と変化する。
【０１０９】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【０１１０】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【０１１１】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングし，時刻ｔ９でワード線ＷＬを立ち下げ，読み出しと再書き込み動作を完了する。
【０１１２】
以上，詳細に説明したように，本実施の形態によれば，トランジスタＴＲＮ１により，トランジスタＴＲＮ２のゲートにたまった電荷を引き抜くことができるので，高速動作でも安定動作が可能である。また，０レベル設定回路５２０のしきい値電圧（動作点）をプロセス終了後に設定することが可能である。さらに，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【０１１３】
以上，添付図面を参照しながら本発明にかかる読み出し回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１１４】
上記実施の形態において詳細に説明したように，１Ｔ−１Ｃ型のＦｅＲＡＭデバイスに本発明の０レベル設定回路を採用することにより，安定した読み出しが可能なため信頼性の高い強誘電体メモリが実現できる。
【０１１５】
本発明の０レベル設定回路は，その動作を詳細に説明したことから明らかなように，２Ｔ２Ｃ型のＦｅＲＡＭデバイスにも使用できる。
【０１１６】
本発明の０レベル設定回路は，その動作を詳細に説明したことから明らかなように，ビットラインの電位差を検出する機構を持つ，その他のメモリデバイスにも使用できる。
【０１１７】
【発明の効果】
以上説明したように，本発明によれば，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【０１１８】
また，付加する素子が少ないので，デバイス面積を大きくすることがなく，面積増加の問題がない。
【０１１９】
さらに，電位設定回路の動作点をプロセス終了後に設定することができるため，電位設定回路の動作点を使用時に任意に設定することができる。
【０１２０】
さらに，高速動作を行っても安定した動作が可能である。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる読み出し回路の説明図である。
【図２】読み出しと再書き込みを示すタイミングチャートである。
【図３】電位とビット線容量との関係を示す説明図である。
【図４】ビット線電圧の変動範囲を示す説明図である。
【図５】第２の実施の形態にかかる読み出し回路の説明図である。
【図６】０レベル設定回路のしきい値電圧（動作点）設定のための説明図である。
【図７】第３の実施の形態にかかる読み出し回路の説明図である。
【図８】読み出しと再書き込みを示すタイミングチャートである。
【図９】第４の実施の形態にかかる読み出し回路の説明図である。
【図１０】０レベル設定回路のしきい値電圧（動作点）設定のための説明図である。
【図１１】第５の実施の形態にかかる読み出し回路の説明図である。
【符号の説明】
１００ 読み出し回路
１１０ センスアンプ
１２０ ０レベル設定回路
【発明の属する技術分野】
本発明は，強誘電体メモリの読み出し回路に関する。
【０００２】
【従来の技術】
文献「ＦＲＡＭ ＩＣカード技術」（高須秀視，宅間俊則，発行元：サイエンスフォーラム，１９９９，ｐ．ｐ．３５‐４０）では，１Ｔ−１Ｃ型の強誘電体メモリ（ＦｅＲＡＭ）の基本動作について解説し，問題点を明らかにしている。参照電位発生セル（ダミーメモリセルとも称される。）は，データメモリセルに比べアクセス回数が多くなるため，劣化しやすく，分極反転時の電荷変化量が低下し参照電位が小さくなることが指摘されている。
【０００３】
【発明が解決しようとする課題】
上述のように，参照電位発生セルに１Ｔ−１Ｃ型のＦｅＲＡＭを用いた場合，参照電位発生セルは，データメモリセルに比べアクセス回数が多くなるため，劣化しやすく，分極反転時の電荷変化量が低下し，参照電位が小さくなる。このため，誤り読み出しが生じやすいという問題点があった。
【０００４】
また，上記文献では信頼性を向上させる方法として２Ｔ−２Ｃ型ＦｅＲＡＭも解説しているが，メモリセルアレイ面積が約２倍になるため，今後微細化を進めていくに従って使用されなくなるとしている。
【０００５】
本発明は，従来の読み出し回路が有する上記問題点に鑑みてなされたものであり，本発明の主目的は，参照電位発生セルに，小面積化の可能な１Ｔ−１Ｃ型ＦｅＲＡＭを用いつつ，参照電位発生セルの信頼性を向上させることの可能な，新規かつ改良された読み出し回路を提供することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，請求項１に記載のように，２値化された信号を信号増幅手段により増幅し，ビット線電位として読み出す読み出し回路において，前記信号増幅手段と前記ビット線との間に，前記ビット線に発生する第１の電位よりも低く，前記ビット線に発生する第２の電位よりも高いしきい値電圧を持ち，前記しきい値電圧よりも低いビット線電位の信号を任意の電位に設定し直す電位設定手段を備え，前記電位設定手段は，基板電位を任意に設定しうるトランジスタを含み，前記電位設定手段の動作点は，該トランジスタの基板電位により調節可能であることを特徴とする，読み出し回路が提供される。かかる構成によれば，プロセス終了後に強誘電体キャパシタの特性に合わせて動作点を合わせ込むことができる。このため，電位設定回路の動作点を使用時に任意に設定することが可能である。なお，請求項２に記載のように，前記電位設定手段は，前記低電位側の信号を０Ｖ近傍の電位に設定し直すようにすることも可能である。
【０００７】
かかる構成によれば，参照電位として一定の電位を使用できるため，安定な動作を実現することが可能である。また，参照電位として一定の電位を使用できるため，経時変化を少なくすることができる。さらに，参照電位線を低容量にすることができるため，読み出し時の消費電力を減らすことができる。
【０００９】
また，前記電位設定回路は，請求項３に記載のように，一のトランジスタと，前記一のトランジスタのゲートにたまった電荷を強制的に放電するための他のトランジスタを含むことが好ましい。かかる構成によれば，高速動作した場合でも，一のトランジスタのゲートにたまった電荷を強制的に放出し，電荷が残らないため，安定動作が可能になる。
【００１０】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる読み出し回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態について，図１〜図３を参照しながら説明する。
本実施の形態にかかる１Ｔ−１Ｃ型ＦｅＲＡＭの記憶データの読み出し回路（以下，単に「読み出し回路」という。）１００は，図１に示したように，センスアンプ１１０とビット線ＢＬ１との間に０レベル設定回路１２０を備えたことを特徴としている。
【００１２】
０レベル設定回路１２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路１２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合に，ビット線ＢＬ１の電位を０Ｖに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００１３】
図２に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げてビット線ＢＬ１を０Ｖに充電する。
【００１４】
時刻ｔｌでイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。
【００１５】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態により，ビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍは，必ずＰ１かＰ０のどちらかの残留分極を有している。
【００１６】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００１７】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路１２０を駆動する。０レベル設定回路１２０は，「０」の情報，すなわちＰ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００１８】
０レベル設定回路１２０の動作について説明する。
０レベル設定回路１２０は，しきい値電圧Ｖｒ０を持つ。しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには読み出し時に分極が反転しない側，すなわちビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００１９】
０レベル設定回路１２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００２０】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路１２０により，予め０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００２１】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路１２０により０Ｖで一定であるので経時変化せず，安定である。
【００２２】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００２３】
時刻ｔ５で端子Ａとプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００２４】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００２５】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００２６】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬ１を立ち下げ，読み出しと再書き込み動作を完了する。
【００２７】
以上，詳細に説明したように，本実施の形態によれば，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００２８】
なお，本実施の形態の０レベル設定回路１２０は接地ラインを有するが，このラインは接地せずに任意の電圧を供給する端子として使用しても良い。この場合，「０」状態だった場合，０レベル設定回路１２０の接地ラインに印加した任意の電圧に，ビット線電位を設定することになる。
【００２９】
（第２の実施の形態）
本発明の第２の実施の形態について，図４〜図６を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図５に示した回路について説明する。０レベル設定回路２２０は，図５に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮにより構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。
【００３０】
０レベル設定回路２２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路２２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合にビット線電位を０Ｖに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００３１】
図２に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げて，ビット線ＢＬ１を０Ｖに充電する。
【００３２】
時刻ｔｌでイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。
【００３３】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態によりビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの残留分極を有している。
【００３４】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００３５】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路２２０を駆動する。０レベル設定回路２２０は，「０」の情報，すなわちＰ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００３６】
０レベル設定回路２２０の動作について説明する。
０レベル設定回路２２０は，図６に示すように，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。トランジスタＴＰＲのゲートにしきい値電圧Ｖｒ０より大きな電圧が印加された場合は，ソース・ドレイン間は電気的に開放され，トランジスタＴＲＮのゲートの電位が低いまま保持され，トランジスタＴＲＮのソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【００３７】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮのゲートに端子Ａの電位が印加され，トランジスタＴＲＮのソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【００３８】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには，読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００３９】
０レベル設定回路２２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００４０】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００４１】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路２２０により０Ｖで一定であるので経時変化せず，安定である。
【００４２】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００４３】
時刻ｔ５で端子Ａとプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００４４】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００４５】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００４６】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬ１を立ち下げ，読み出しと再書き込み動作を完了する。
【００４７】
以上，詳細に説明したように，本実施の形態によれば，０レベル設定回路２２０の構成を，図５に示すようにトランジスタ２個だけで構成しているので，デバイス面積を大きくすることがない。また，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００４８】
（第３の実施の形態）
本発明の第３の実施の形態について，図７〜図８を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図７に示した回路について説明する。０レベル設定回路３２０は，図７に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮにより構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。また，トランジスタＴＲＰの基板電位は，端子Ｂにより取り出し制御できるものとする。
【００４９】
０レベル設定回路３２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路３２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合に，ビット線電位を任意に設定した電圧Ｖｂｂに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００５０】
図８に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げてビット線ＢＬ１を０Ｖに充電する。
【００５１】
時刻ｔｌでイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。端子Ｂに任意の電圧Ｖｂｂを印加する。
【００５２】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態によりビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの残留分極を有している。
【００５３】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００５４】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路３２０を駆動する。０レベル設定回路３２０は，「０」の情報，すなわち，Ｐ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００５５】
０レベル設定回路３２０の動作について説明する。
０レベル設定回路３２０は，図６に示すように，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。トランジスタＴＲＰは，端子Ｂにより基板電位Ｖｂｂを任意に設定できる。従って，しきい値電圧Ｖｔｐを端子Ｂの電圧Ｖｂｂにより変化させ，しきい値電圧Ｖｒ０を調節する機能を持つ。この調節機能により，プロセス終了後に強誘電体キャパシタの特性に合わせてしきい値電圧（動作点）Ｖｒ０に合わせ込むことができる。
【００５６】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より大きな電圧が印加された場合は，ソース・ドレイン間は電気的に開放され，トランジスタＴＲＮのゲートの電位が低いまま保持され，トランジスタＴＲＮのソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮのゲートに端子Ａの電位が印加され，トランジスタＴＲＮのソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【００５７】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには，読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００５８】
０レベル設定回路の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００５９】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路３２０によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００６０】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路３２０により０Ｖで一定であるので経時変化せず，安定である。
【００６１】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００６２】
時刻ｔ５で端子Ａ，端子Ｂ及びプレート線ＰＬを０Ｖにする。図３に示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００６３】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３に示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００６４】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００６５】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬ１を立ち下げ，読み出しと再書き込み動作を完了する。
【００６６】
以上，詳細に説明したように，本実施の形態によれば，０レベル設定回路のしきい値電圧（動作点）をプロセス終了後に設定することが可能である。また，０レベル設定回路の構成を図７に示すようにトランジスタ２個だけで構成しているので，デバイス面積を大きくすることがない。さらに，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００６７】
（第４の実施の形態）
本発明の第４の実施の形態について，図９〜図１０を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図９に示した回路について説明する。０レベル設定回路４２０は，図９に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮ１，ＴＲＮ２により構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。
【００６８】
０レベル設定回路４２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路４２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合に，ビット線電位を０Ｖに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すれば良い。
【００６９】
図２に読み出しと再書き込みのタイミングチャートを示す。初期状態ではすべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げて，ビット線ＢＬ１を０Ｖに充電する。
【００７０】
時刻ｔ１でイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。
【００７１】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をビット線ＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態により，ビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの分極状態を有している。
【００７２】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００７３】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路４２０を駆動する。０レベル設定回路４２０は，「０」の情報，すなわち，Ｐ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００７４】
０レベル設定回路４２０の動作について説明する。
０レベル設定回路４２０は，図１０に示すように，トランジスタＴＲＰのしきい値電圧ＶｔｐとトランジスタＴＲＮ１のしきい値電圧Ｖｔｎによって，しきい値電圧（動作点）が決定される。ビット線電圧Ｖ０を０Ｖに設定するためのしきい値電圧Ｖｒ０は，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。ビット線電圧Ｖ１の場合，ビット線をフローティングに設定するためのしきい値電圧Ｖｔｎは，トランジスタＴＲＮ１のしきい値電圧であり，しきい値電圧Ｖｔｎ≧しきい値電圧Ｖｒ０を満たすように設定する。
【００７５】
ビット線ＢＬ１からトランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より大きな電圧が印加された場合は，トランジスタＴＲＰのソース・ドレイン間は電気的に開放され，トランジスタＴＲＮ２のゲートの電位が低いまま保持され，トランジスタＴＲＮ２のゲートの電位が低いまま保持され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【００７６】
この時，ビット線ＢＬ１がしきい値電圧Ｖｔｎより大きな電位だった場合，トランジスタＴＲ１のソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮ２のゲートの電位を０Ｖにするため，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。ビット線ＢＬ１の電位が，しきい値電圧Ｖｒ０＜ビット線ＢＬ１の電位＜しきい値電圧Ｖｔｎの場合には，トランジスタＴＲＮ１は機能しないため，第２の実施の形態と同様の働きをする。
【００７７】
トランジスタＴＲＮ２にたまった電荷は，第２の実施の形態の場合は，端子Ａが接地されたときに，トランジスタＴＲＰのドレイン部分のｐｎ接合を介して，放電している。本実施の形態では，トランジスタＴＲＮ２のゲートにたまった電荷を，トランジスタＴＲＮ１により強制的に放電することができる。これにより，高速動作した場合でも，トランジスタＴＲＮ２のゲートに電荷が残らないため，安定動作が可能になる。
【００７８】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮ２のゲートに端子Ａの電位が印加され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【００７９】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【００８０】
０レベル設定回路４２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【００８１】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路４２０によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【００８２】
さらに，ビット線ＢＬ１に「１」情報がある場合はビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路４２０により０Ｖで一定であるので経時変化せず，安定である。
【００８３】
図３に示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【００８４】
時刻ｔ５で端子Ａとプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０→Ｐ１’と変化し，「１」状態が再書き込みされる。メモリセルＣｍが「０」状態だった場合，Ｐ０’→Ｐ０と変化する。
【００８５】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【００８６】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【００８７】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングにし，時刻ｔ９でワード線ＷＬを立ち下げ，読み出しと再書き込み動作を完了する。
【００８８】
以上，詳細に説明したように，本実施の形態によれば，トランジスタＴＲＮ１により，トランジスタＴＲＮ２のゲートにたまった電荷を引き抜くことができるので，高速動作でも安定動作が可能である。また，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電圧Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【００８９】
（第５の実施の形態）
本発明の第５の実施の形態について，図１１を参照しながら説明する。本実施の形態では，上述の０レベル設定回路の一例として，図１１に示した回路について説明する。０レベル設定回路５２０は，図１１に示したように，エンハンスメント型のＰＭＯＳトランジスタＴＲＰと，エンハンスメント型のＮＭＯＳトランジスタＴＲＮ１，ＴＲＮ２により構成されている。トランジスタＴＲＰは，Ｗ／Ｌが小さな形状を持ち，駆動力が小さいＰＭＯＳで構成されているものとする。また，ＴＲＰの基板電位は，端子Ｂにより取り出し制御できるものとする。
【００９０】
０レベル設定回路５２０は，読み出し時のセンスアンプ動作前に作動する。０レベル設定回路５２０の動作は，ビット線ＢＬ１が「０」の電位に設定された場合にビット線電位を任意に設定した電圧Ｖｂｂに駆動するものである。
参照電位Ｖｒｅｆは，一定電圧を端子ＳＡに供給すればよい。
【００９１】
図８に読み出しと再書き込みのタイミングチャートを示す。初期状態では，すべての端子は０Ｖである。まず，時刻ｔ０でイコライズ信号ＥＱを立ち上げて，ビット線ＢＬ１を０Ｖに充電する。
【００９２】
時刻ｔ１でイコライズ信号ＥＱを立ち下げた後，ワード線ＷＬ１を立ち上げ，メモリセルＣｍをビット線ＢＬ１に接続する。端子Ｂに任意の電圧Ｖｂｂを印加する。
【００９３】
時刻ｔ２でプレート線ＰＬに電源電位Ｖｃｃを印加し，メモリセルＣｍの情報をＢＬ１に読み出す。このとき，メモリセルＣｍの分極状態により，ビット線ＢＬ１に発生する電位は異なる。図３に示すように，メモリセルＣｍは「１」の情報をＰ１の残留分極で保持し，「０」の情報をＰ０の残留分極で保持できるとする。書き込んだ状態では，メモリセルＣｍはかならず，Ｐ１かＰ０のどちらかの残留分極を有している。
【００９４】
メモリセルＣｍがＰ１の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線容量Ｃｂの両端，すなわちビット線ＢＬ１にはビット線電圧Ｖ１が発生する。同様に，メモリセルＣｍがＰ０の分極を有する場合，読み出し電圧Ｖｒをプレート線ＰＬに印加することにより，メモリセルＣｍとビット線容量Ｃｂの直列回路で読み出し電圧Ｖｒが分圧され，ビット線ＢＬ１にはビット線電圧Ｖ０が発生する。
【００９５】
時刻ｔ３で端子Ａを立ち上げて，０レベル設定回路５２０を駆動する。０レベル駆動回路５２０は，「０」の情報，すなわちＰ０の残留分極に起因するビット線電圧Ｖ０のみを０Ｖに設定する働きをもつ。
【００９６】
０レベル設定回路５２０の動作について説明する。
０レベル設定回路５２０は，図１０に示すように，トランジスタＴＲＰのしきい値電圧Ｖｔｐと，トランジスタＴＲＮ１のしきい値電圧Ｖｔｎによって，しきい値電圧（動作点）が決定される。ビット線電圧Ｖ０を０Ｖに設定するためのしきい値電圧Ｖｒ０は，トランジスタＴＲＰのしきい値電圧Ｖｔｐにより，しきい値電圧Ｖｒ０＝電源電位Ｖｃｃ−｜しきい値電圧Ｖｔｐ｜に設定されている。ビット線電圧Ｖ１の場合，ビット線をフローティングするためのしきい値電圧Ｖｔｎは，トランジスタＴＲＮ１のしきい値電圧であり，しきい値電圧Ｖｔｎ≧しきい値電圧Ｖｒ０を満たすように設定する。
【００９７】
トランジスタＴＲＰは，端子Ｂにより基板電位Ｖｂｂを任意に設定できる。従って，しきい値電圧Ｖｔｐを端子Ｂの電圧Ｖｂｂにより変化させ，しきい値電圧Ｖｒ０を調節する機能を持つ。この調節機能により，プロセス終了後に強誘電体キャパシタの特性に合わせてしきい値電圧Ｖｒ０を合わせ込むことができる。
【００９８】
ビット線ＢＬ１からトランジスタＴＲＰのゲートにＶｒ０より大きな電圧が印加された場合は，トランジスタＴＲＰのソース・ドレイン間は電気的に開放され，トランジスタＴＲＮ２のゲートの電位が低いまま保持され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【００９９】
この時，ビット線ＢＬ１がしきい値電圧Ｖｔｎより大きな電位だった場合，トランジスタＴＲＮ１のソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮ２のゲートの電位を０Ｖにするため，トランジスタＴＲＮ２のソース・ドレイン間は電気的に開放され，ビット線ＢＬ１をフローティングさせる。
【０１００】
ビット線ＢＬ１の電位が，しきい値電圧Ｖｒ０＜ビット線ＢＬ１の電位＜しきい値電圧Ｖｔｎの場合には，トランジスタＴＲＮ１は機能しないため，第３の実施の形態と同様の働きをする。
【０１０１】
トランジスタＴＲＮ２のゲートにたまった電荷は，第３の実施の形態の場合は，端子Ｂが接地されたときに，トランジスタＴＲＰのドレイン部分のｐｎ接合を介して，放電している。本実施の形態では，トランジスタＴＲＮ２のゲートにたまった電荷を，トランジスタＴＲＮ１により強制的に放電することができる。これにより，高速動作した場合でも，ＴＲＮ２のゲートに電荷が残らないため，安定動作が可能になる。
【０１０２】
トランジスタＴＲＰのゲートにしきい値電圧Ｖｒ０より小さな電圧が印加された場合は，ソース・ドレイン間は電気的に短絡され，トランジスタＴＲＮのゲートに端子Ａの電位が印加され，トランジスタＴＲＮ２のソース・ドレイン間は電気的に短絡され，ビット線ＢＬ１を接地させる。
【０１０３】
しきい値電圧Ｖｒ０は，ビット線電圧Ｖ０＜しきい値電圧Ｖｒ０＜ビット線電圧Ｖ１の関係が成り立つように設定する。実際には，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性（容量）が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，安定動作のためには，読み出し時に分極が反転しない側，すなわち，ビット線ＢＬ１に発生する電圧が低電位側（ビット線電圧Ｖ０側）に近づけてしきい値電圧Ｖｒ０を設定することが好ましい。
【０１０４】
０レベル設定回路５２０の動作は以下の通りである。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以下の場合（「０」状態）は，ビット線ＢＬ１を接地する。
・ビット線ＢＬ１に生じている電位がしきい値電圧Ｖｒ０以上の場合（「１」状態）は，ビット線ＢＬ１をフローティングして電位を保つ。
【０１０５】
時刻ｔ４で端子ＳＡを立ち上げ，センスアンプ１１０でビット線ＢＬ１の情報を増幅し，「１」状態を電源電位Ｖｃｃに増幅し，「０」状態を０Ｖに増幅する。このとき，センスアンプ１１０に供給する参照電位Ｖｒｅｆは，ある一定の電圧とする。ビット線ＢＬ１に「０」情報がある場合，０レベル設定回路５２０によりあらかじめ，０Ｖになっているので，参照電位Ｖｒｅｆはセンスアンプ１１０の検出感度を満たす大きさであればよい。例えば，センスアンプ１１０の検出感度が３００ｍＶとすれば，参照電位Ｖｒｅｆ＞３００ｍＶと設定する。
【０１０６】
さらに，ビット線ＢＬ１に「１」情報がある場合は，ビット線電圧Ｖ１がビット線ＢＬ１に生じるので，センスアンプ１１０の検出感度を考慮して，３００ｍＶ＜参照電位Ｖｒｅｆ＜ビット線電圧Ｖ１となるように設定すればよい。なお，図４に一例として示すように，強誘電体特性がファティーグなどにより劣化した場合，分極が反転する側の特性が変化しやすく，非反転分極側の特性（容量）は比較的安定していることがわかっている。従って，参照電位Ｖｒｅｆは設定範囲内で低電位に設定することが好ましい。低電位側は，０レベル設定回路５２０により０Ｖで一定であるので経時変化せず，安定である。
【０１０７】
図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１→Ｐ０’→Ｐ０と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０→Ｐ０’と変化する（「０」状態が再書き込みされる）。
【０１０８】
時刻ｔ５で端子Ａ，端子Ｂ及びプレート線ＰＬを０Ｖにする。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ０’→Ｐ０と変化する。
【０１０９】
時刻ｔ６で端子ＳＡを０Ｖにしてビット線ＢＬ１をフローティングさせる。図３で示す分極状態では，メモリセルＣｍが「１」状態だった場合，Ｐ１’→Ｐ１と変化し，メモリセルＣｍが「０」状態だった場合，Ｐ０が保持され，それぞれのデータの再書き込みが終了する。
【０１１０】
時刻ｔ７でイコライズ信号ＥＱを立ち上げ，ビット線ＢＬ１を０Ｖにする。
【０１１１】
時刻ｔ８でイコライズ信号ＥＱを立ち下げ，ビット線ＢＬ１をフローティングし，時刻ｔ９でワード線ＷＬを立ち下げ，読み出しと再書き込み動作を完了する。
【０１１２】
以上，詳細に説明したように，本実施の形態によれば，トランジスタＴＲＮ１により，トランジスタＴＲＮ２のゲートにたまった電荷を引き抜くことができるので，高速動作でも安定動作が可能である。また，０レベル設定回路５２０のしきい値電圧（動作点）をプロセス終了後に設定することが可能である。さらに，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【０１１３】
以上，添付図面を参照しながら本発明にかかる読み出し回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１１４】
上記実施の形態において詳細に説明したように，１Ｔ−１Ｃ型のＦｅＲＡＭデバイスに本発明の０レベル設定回路を採用することにより，安定した読み出しが可能なため信頼性の高い強誘電体メモリが実現できる。
【０１１５】
本発明の０レベル設定回路は，その動作を詳細に説明したことから明らかなように，２Ｔ２Ｃ型のＦｅＲＡＭデバイスにも使用できる。
【０１１６】
本発明の０レベル設定回路は，その動作を詳細に説明したことから明らかなように，ビットラインの電位差を検出する機構を持つ，その他のメモリデバイスにも使用できる。
【０１１７】
【発明の効果】
以上説明したように，本発明によれば，参照電位として一定の電位を使用できるため，従来技術で説明した参照電位を専用キャパシタで発生する方法に比べ，安定で，経時変化が少なくできる。さらに，参照電位は一定電位Ｖｒｅｆを供給すればよいので，参照電位線の容量を特別に設ける必要がない。これにより，低消費電力が実現できる。
【０１１８】
また，付加する素子が少ないので，デバイス面積を大きくすることがなく，面積増加の問題がない。
【０１１９】
さらに，電位設定回路の動作点をプロセス終了後に設定することができるため，電位設定回路の動作点を使用時に任意に設定することができる。
【０１２０】
さらに，高速動作を行っても安定した動作が可能である。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる読み出し回路の説明図である。
【図２】読み出しと再書き込みを示すタイミングチャートである。
【図３】電位とビット線容量との関係を示す説明図である。
【図４】ビット線電圧の変動範囲を示す説明図である。
【図５】第２の実施の形態にかかる読み出し回路の説明図である。
【図６】０レベル設定回路のしきい値電圧（動作点）設定のための説明図である。
【図７】第３の実施の形態にかかる読み出し回路の説明図である。
【図８】読み出しと再書き込みを示すタイミングチャートである。
【図９】第４の実施の形態にかかる読み出し回路の説明図である。
【図１０】０レベル設定回路のしきい値電圧（動作点）設定のための説明図である。
【図１１】第５の実施の形態にかかる読み出し回路の説明図である。
【符号の説明】
１００ 読み出し回路
１１０ センスアンプ
１２０ ０レベル設定回路
Claims (3)
- ２値化された信号を信号増幅手段により増幅し，ビット線電位として読み出す読み出し回路において，
前記信号増幅手段と前記ビット線との間に，前記ビット線に発生する第１の電位よりも低く，前記ビット線に発生する第２の電位よりも高いしきい値電圧を持ち，前記しきい値電圧よりも低いビット線電位の信号を任意の電位に設定し直す電位設定手段を備え，
前記電位設定手段は，基板電位を任意に設定しうるトランジスタを含み，前記電位設定手段の動作点は，該トランジスタの基板電位により調節可能であることを特徴とする，読み出し回路。 - ２値化された信号を信号増幅手段により増幅し，ビット線電位として読み出す読み出し回路において，
前記信号増幅手段と前記ビット線との間に，前記ビット線に発生する第１の電位よりも低く，前記ビット線に発生する第２の電位よりも高いしきい値電圧を持ち，前記しきい値電圧よりも低いビット線電位の信号を任意の電位に設定し直す電位設定手段を備え，
前記電位設定手段は，基板電位を任意に設定しうるトランジスタを含み，前記電位設定手段の動作点は，該トランジスタの基板電位により調節可能であり，
前記電位設定手段は，前記低電位側の信号を０Ｖ近傍の電位に設定し直すことを特徴とする，読み出し回路。 - 前記電位設定手段は，一のトランジスタと，前記一のトランジスタのゲートにたまった電荷を強制的に放電するための他のトランジスタを含むことを特徴とする，請求項１または２に記載の読み出し回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291537A JP3728194B2 (ja) | 2000-09-26 | 2000-09-26 | 読み出し回路 |
| US09/941,722 US6426906B1 (en) | 2000-09-26 | 2001-08-30 | Read-out circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291537A JP3728194B2 (ja) | 2000-09-26 | 2000-09-26 | 読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002100183A JP2002100183A (ja) | 2002-04-05 |
| JP3728194B2 true JP3728194B2 (ja) | 2005-12-21 |
Family
ID=18774594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291537A Expired - Fee Related JP3728194B2 (ja) | 2000-09-26 | 2000-09-26 | 読み出し回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6426906B1 (ja) |
| JP (1) | JP3728194B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005141833A (ja) * | 2003-11-06 | 2005-06-02 | Seiko Epson Corp | 強誘電体メモリ装置及び電子機器 |
| JP4088975B2 (ja) | 2004-07-14 | 2008-05-21 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び電子機器 |
| JP4061597B2 (ja) | 2004-07-14 | 2008-03-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び電子機器 |
| JP4083173B2 (ja) | 2005-01-05 | 2008-04-30 | 富士通株式会社 | 半導体メモリ |
| JP4305960B2 (ja) * | 2005-12-28 | 2009-07-29 | セイコーエプソン株式会社 | 強誘電体メモリ装置 |
| US7480183B2 (en) * | 2006-07-05 | 2009-01-20 | Panasonic Corporation | Semiconductor memory device, and read method and read circuit for the same |
| JP2011060403A (ja) | 2009-09-14 | 2011-03-24 | Toshiba Corp | 半導体記憶装置およびその駆動方法 |
| US9786346B2 (en) | 2015-05-20 | 2017-10-10 | Micron Technology, Inc. | Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory |
| US10083731B2 (en) | 2016-03-11 | 2018-09-25 | Micron Technology, Inc | Memory cell sensing with storage component isolation |
| US10586583B2 (en) | 2018-03-08 | 2020-03-10 | Cypress Semiconductor Corporation | Ferroelectric random access memory sensing scheme |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224673B1 (ko) * | 1996-12-13 | 1999-10-15 | 윤종용 | 불휘발성 강유전체 메모리장치 및 그의 구동방법 |
| JP2000036194A (ja) * | 1998-07-16 | 2000-02-02 | Nec Corp | 半導体記憶装置 |
-
2000
- 2000-09-26 JP JP2000291537A patent/JP3728194B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-30 US US09/941,722 patent/US6426906B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020036518A1 (en) | 2002-03-28 |
| US6426906B1 (en) | 2002-07-30 |
| JP2002100183A (ja) | 2002-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4421009B2 (ja) | 強誘電体メモリ | |
| KR100290436B1 (ko) | 강유전체메모리 | |
| KR100743002B1 (ko) | 반도체 장치 | |
| US7468900B2 (en) | Semiconductor memory device having a bitline amplified to a positive voltage and a negative voltage | |
| KR100638233B1 (ko) | 반도체 메모리 | |
| US20050141260A1 (en) | Semiconductor memory device | |
| JP4049519B2 (ja) | 強誘電体記憶装置 | |
| JP3728194B2 (ja) | 読み出し回路 | |
| JP2001338499A (ja) | 強誘電体型記憶装置およびそのテスト方法 | |
| KR19990057797A (ko) | 강유전체 메모리 장치 및 그의 읽기 방법 | |
| JP3688232B2 (ja) | 強誘電体記憶装置 | |
| US6522569B2 (en) | Semiconductor memory device | |
| US6046928A (en) | Non-volatile semiconductor memory device | |
| JP3189540B2 (ja) | 半導体メモリ装置 | |
| JP2000048576A (ja) | 半導体集積回路装置 | |
| JP3874584B2 (ja) | 強誘電体メモリおよびデータ読み出し方法 | |
| KR100369360B1 (ko) | 강유전체 메모리 장치 | |
| KR100256253B1 (ko) | 비휘발성 반도체 메모리 장치 | |
| KR100353823B1 (ko) | 강유전체 메모리 소자의 기준 전압 발생 장치 | |
| KR100656279B1 (ko) | 저전압 고속 강유전체 메모리 소자 | |
| TW508576B (en) | Cell structure of ferroelectric memory device | |
| JP2000040377A (ja) | 不揮発性半導体記憶装置 | |
| KR100349678B1 (ko) | 개선된센싱마진을갖는강유전체기억소자 | |
| KR100478229B1 (ko) | 강유전체 메모리 셀의 연결방법 및 그 연결방법에 의한강유전체 메모리 | |
| JP2002288980A (ja) | 強誘電体メモリの駆動方法および強誘電体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050930 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081007 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131007 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |