KR100369360B1 - 강유전체 메모리 장치 - Google Patents

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Abstract

본 발명은 PMOS 트랜지스터만으로 감지증폭기를 구성하여 주기억셀에 저장된 데이터에 대한 읽기 동작을 수행하고, 비트라인프리차지부를 통해 읽기 동작 후의 리스토어 동작을 완료하여 보다 작은 면적으로 구현이 가능한 강유전체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 워드라인 및 다수의 정비트라인 및 부비트라인이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인과 상기 정비트라인 또는 상기 부비트라인 사이에 각각 접속된 1개의 강유전체 커패시터와 1개의 스위칭 트랜지스터로 구성된 다수의 주기억셀을 포함하여 데이터를 저장하는 셀 어레이 수단; 상기 주기억셀에 저장되어 있는 데이터에 따라 상기 정비트라인 또는 부비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 주기억셀에 저장되어 있는 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 기준 전압을 생성하는 기준전압발생수단; 감지증폭인에이블신호에 응답하여 상기 정비트라인과 상기 부비트라인 사이의 미세한 전압차를 감지하여 증폭하는 감지증폭수단; 비트라인프리차지신호에 응답하여 상기 정비트라인 및 상기 부비트라인을 프리차지하는 비트라인프리차지수단; 컬럼 디코딩 신호에 응답하여 상기 정비트라인 및 상기 부비트라인 각각에 대응되는 정데이터라인 및 부데이터라인에 연결하는 컬럼 선택 수단; 및 데이터라인프리차지신호에 응답하여 상기 정데이터라인과 상기 부데이터라인을 프리차지하는 데이터라인프리차지수단을 포함하여 이루어지며, 상기 감지증폭수단은, 소스가 전원전압단에 연결되며 게이트로 상기 감지증폭인에이블신호를 인가받는 제1 PMOS 트랜지스터; 상기 PMOS 트랜지스터의 드레인과 상기 정비트라인 및 상기 부비트라인 사이에 각각 연결되며 서로의 게이트단 및 드레인단이 크로스 커플드된 제2 및 제3 PMOS 트랜지스터를 포함한다.

Description

강유전체 메모리 장치{FERROELECTRIC MEMORY DEVICE}
본 발명은 강유전체 커패시터 메모리 셀을 사용한 비휘발성 강유전체 반도체 메모리 장치에 관한 것으로서, 특히 강유전체 커패시터 메모리 셀에 저장된 데이터에 대한 읽기 동작 후 읽은 데이터를 셀에 재저장하기 위한 강유전체 메모리 장치에 관한 것이다.
먼저, 강유전체 커패시터의 특성을 살펴보면, 도 1은 강유전체 커패시터의기호와 강유전체 커패시터 단자 a, b 사이의 전압에 따른 관계를 도식화한 것으로서, 강유전체 물질을 유전체로 사용하는 커패시터 양단의 전압(V)과 유기된 전하량(Q) 사이에 히스테리시스 관계가 있음을 보여준다. 강유전체 커패시터는 양단의 전압이 "0"V일 때 유기된 전하량이 '가', '나' 두 가지 상태로 존재하여 전원의 공급이 없어도 2진형태의 데이터("0", "1")를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다.
또한, 강유전체 커패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극상태가 변화하여 커패시터에 저장된 전하량이 변화하는 데, '가'상태의 분극을 유지하고 있는 강유전체 커패시터에 충분히 큰 음의 전압을 인가하면 도 1의 히스테리시스 곡선을 따라 커패시터가 스위칭되면서 '다' 방향으로 분극 상태가 변화하며, 이 음의 전압을 제거하여 다시 커패시터 양단의 전압을 "0V"로 만들면 '나' 상태로 이동하게 된다. 즉, 강유전체 커패시터는 전압에 따라 화살표 방향으로 전하량 상태가 변화하고, 강유전체 커패시터에 저장된 정보는 커패시터 양단에 전압 인가시 유기되는 전하량의 변화 정도를 감지하여 데이터화한다.
한편, 이러한 강유전체 커패시터를 저장수단으로 구비한 강유전체 메모리 장치에 대한 기술 개발이 최근 몇년동안 계속 진행되고 있는데, 최근 개발되고 있는 강유전체 메모리 장치의 경우 일반적인 DRAM과 비슷한 구조를 갖는다.
즉, 강유전체 메모리 장치는 다수의 워드라인 및 다수의 비트라인이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인과 정비트라인 또는 부비트라인 사이에 각각 접속된 1개의 강유전체 커패시터와 1개의 스위칭 트랜지스터로 구성된 다수의 주기억셀을 포함하는 셀 어레이를 포함하며, 구체적으로 주기억셀은 일측이 셀 플레이트 라인에 연결되는 강유전체 커패시터와, 강유전체 커패시터의 타측과 정비트라인 또는 부비트라인 사이에 연결되며 게이트가 워드라인에 연결되는 스위칭 트랜지스터로 이루어진다.
이러한 강유전체 메모리 장치의 주기억셀 구조 및 다수의 주기억셀이 어레이된 메모리 셀 어레이 구조는 DRAM의 그것과 유사하다.
도 2는 종래의 강유전체 메모리 장치를 도시한 회로도로서, 기준전압을 발생하는 기준전압발생기(100), 다수의 워드라인(WL) 및 다수의 비트라인(BL, BLb)이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인(PL)과 정비트라인(BL) 또는 부비트라인(BLb) 사이에 각각 접속된 1개의 강유전체 커패시터와 1개의 스위칭 트랜지스터로 구성된 다수의 주기억셀을 포함하여 데이터를 저장하는 셀 어레이(110), 감지증폭인에이블신호(sae, saeb)에 응답하여 정비트라인(BL)과 부비트라인(BLb) 사이의 미세한 전압차를 감지하여 증폭하는 감지 증폭부(120), 비트라인프리차지신호(blp)에 응답하여 정비트라인(BL) 및 부비트라인(BLb)을 접지전원 레벨로 프리차지하는 비트라인프리차지부(130), 컬럼 디코딩 신호(cdi)에 응답하여 정비트라인(BL) 및 부비트라인(BLb)을 각각 정데이터라인(DB) 및 부데이터라인(DBb)에 연결하는 컬럼 선택부(140) 및 데이터라인프리차지신호(dbp)에 응답하여 정데이터라인(DB)과 부데이터라인(DBb)을 전원전압 레벨로 프리차지하는 데이터라인프리차지부(150)로 이루어진다.
상기 도 1의 감지증폭부(120)는 일반적인 DRAM에서 많이 사용되는, 정비트라인(BL)과 부비트라인(BLb) 사이에 크로스 커플드(cross coupled)로 연결되는 다수의 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한 감지 증폭기를 구비하는데, 이러한 구조의 감지증폭기가 사용되는 이유는 강유전체 메모리 장치 역시 DRAM과 마찬가지로 셀 어레이(110)의 주기억셀에 저장된 데이터를 읽은 후 읽혀진 데이터가 파괴되는 구조를 가지기 때문이다.
DRAM의 경우 NMOS 트랜지스터와 PMOS 트랜지스터로 구성된 크로스 커플드 감지 증폭기를 사용하여, 센싱 동작이 이루어짐과 동시에 리스토어, 즉 데이터를 재저장하는 구조를 가지며, 종래의 강유전체 메모리 장치에서도 도 2에 도시된 바와 같이 동일한 데이터 재저장 구조를 가진다.
도 3은 상기 도 2의 강유전체 메모리 장치에서 강유전체 커패시터(C1, C2)에 저장된 데이터를 읽을 때의 신호 타이밍 다이어그램도 및 강유전체 커패시터에 저장된 데이터, "1" 또는 "0"에 따른 강유전체 커패시터의 분극 상태를 함께 도시한 도면이다.
도 2 및 도 3을 참조하여, 강유전체 메모리 장치의 읽기 동작에 대해 설명한다.
먼저, 대기 상태에서 "하이"레벨의 비트라인프리차지신호(blp)에 의해 비트라인(BL0, BLb0, BL1, BLb1)이 접지전원레벨로 프리차지된다.
그리고, 본격적인 읽기 동작을 위해 비트라인프리차지신호(blp)를 "로우" 레벨로 천이하여 비트라인(BL0, BLb0, BL1, BLb1)을 플로팅(floating)시키고, 강유전체 커패시터(C1, C2)에 저장된 데이터를 읽기 위하여 워드라인(WL0)을 전원전압 레벨보다 높은 Vpp 레벨로, 플레이트라인(PL0)을 전원전압 레벨로 인에이블시키면, 강유전체 커패시터(C1, C2)에 저장되어 있던 데이터("1" 또는 "0")에 대응되는 전하가 강유전체 커패시터(C1, C2)로부터 유기되어 정비트라인(BL0, BL1)에 각각 실리게 된다. 통상적으로, 비트라인에 유기되는 전압은 수백 mV 정도이다.
계속해서, 정비트라인(BL0, BL1)에 유기된 전압을 증폭하기 위해서 저장된 데이터 "0" 또는 "1"에 따른 서로 다른 전압값 V0 또는 V1의 정비트라인 전압의 중간값 레벨을 가지는 기준전압이 기준전압발생기(100)로부터 부비트라인(BLb0, BLb1)에 실린다. 이 때, 셀 플레이트라인(PL0)으로 주기억셀의 저장 노드(스위칭 트랜지스터와 강유전체 커패시터 사이의 노드) 전압보다 높은 전압을 인가하여, 즉 강유전체 커패시터의 양단에 음의 전압을 인가함으로써 강유전체 커패시터(C1, C2)의 분극 상태는 도 1의 '다'상태에 있게 된다.
그리고, "하이"의 감지증폭인에이블신호(sae)와 "로우"의 감지증폭인에이블신호(saeb)가 인가되면, 감지증폭부(120)가 정비트라인(BL0, BL1) 및 부비트라인(BLb0, BLb1)의 전위차를 감지 증폭하여, 정비트라인 및 부비트라인은 완전한 CMOS 레벨로 증폭된다. 이 때, 강유전체 커패시터에 "1"이 저장되어 "1"의 데이터를 읽은 경우에는 강유전체 커패시터의 양단에 0V의 전압이 걸리게 되어 강유전체 커패시터의 분극 상태는 '나'상태에 있게 되고, 강유전체 커패시터에 "0"이 저장되어 "0"의 데이터를 읽은 경우에는 강유전체 커패시터의 양단에 음의 전원전압 레벨이 걸리게 되므로 강유전체 커패시터의 분극 상태는 '다'상태에 있게 된다.
계속해서, 데이터라인프리차지신호(dbp)를 "하이" 레벨로 천이하여 대기 상태에서 "로우"레벨의 데이터라인프리차지신호(dbp)에 의해 전원전압레벨로 프리차지되어 있던 정데이터라인 및 부데이터라인(DB0, DBb0, DB1, DBb1)을 플로팅시키고, 컬럼 디코딩 신호(cdi)를 "하이"레벨로 인에이블시켜 정데이터라인 및 부데이터라인(DB0, DBb0, DB1, DBb1)에 감지증폭부(120)에 의해 증폭된 비트라인 전압을 각각 싣는다. 도면에 도시되지 않았지만, 정데이터라인 및 부데이터라인(DB0, DBb0, DB1, DBb1)은 출력버퍼단에 연결되어 증폭된 비트라인 전압을 출력한다.
상기와 같은 동작으로, 주기억셀에 저장되어 있던 데이터에 대한 읽기 동작이 완료되었지만 읽혀진 주기억셀의 분극 상태는 읽기 전의 분극 상태와 달라져 있으므로 원래 저장되어 있던 데이터로의 리스토어 동작이 요구된다.
따라서, 데이터 리스토어 동작을 위해 셀 플레이트 라인(PL0)을 전원전압 레벨에서 접지전원 레벨로 구동하게 되면, 데이터 "1"을 저장하고 있는 강유전체 커패시터의 경우는 분극 상태가 '나'에서 '라'로 바뀌고, 데이터 "0"을 저장하고 있는 강유전체 커패시터의 경우는 분극 상태가 '다'에서 '나'로 바뀌게 된다. 이어서, 비트라인프리차지신호(blp)를 "하이"로 천이하여 정비트라인 및 부비트라인(BL0, BLb0, BL1, BLb1)을 접지전원 레벨로 프리차지시키면, 데이터 "1"을 저장하고 있는 강유전체 커패시터의 분극 상태가 '라'에서 '가'로 이동하게 되어 리스토어 동작이 완료되고, 마지막으로 워드라인(WL0)을 "로우"로 오프시켜 읽기 동작 사이클을 완료하게 된다.
도 4a는 DRAM의 주기억셀 및 감지증폭기의 구조와 읽기 동작 및 리스토어 동작 시의 신호 타이밍도를 도시한 것이고, 도 4b는 상기 도 2의 강유전체 메모리 장치에서 DRAM 동작과의 차이를 설명하기 위하여 주기억셀 및 감지증폭기의 구조와 읽기 동작 및 리스토어 동작 시의 신호 타이밍도를 간략히 재도시한 것으로서, 도 4a 및 도 4b를 참조하여 DRAM과 강유전체 메모리 장치에서의 감지 증폭 및 리스토어 동작을 비교하여 설명한다.
도 4a 및 도 4b를 참조하면, DRAM과 강유전체 메모리 장치의 구조상 차이점은 DRAM의 경우 선형 커패시터를 사용하여 주기억셀(200)을 구성하고, 강유전체 메모리 장치에서 강유전체 커패시터를 채용하여 주기억셀(220)을 구성한다는 점만이 다르고, 앞서 설명한 바와 같이 동일하게 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 크로스 커플드 구조의 감지 증폭기(210, 230)를 동일하게 구비하고 있다.
다음으로, DRAM과 강유전체 메모리 장치의 동작상 차이에 대하여 살펴본다.
먼저, DRAM의 경우 정비트라인(BL) 및 부비트라인(BLb)을 "전원전압/2"레벨로 프리차지하고, 워드라인(WL)만 인에이블되면 커패시터(C3)에 저장된 데이터에 대응되는 전압이 정비트라인(BL)으로 실려 NMOS 트랜지스터와 PMOS 트랜지스터로 구성된 크로스 커플드 감지 증폭기(210)를 통해 완전한 전원전압레벨과 접지전원레벨로 증폭되고, 증폭과 동시에 리스토어 동작이 완료되어 워드라인(WL)이 오프되고 읽기 및 리스토어 동작이 끝난다.
그러나, 강유전체 메모리 장치는 DRAM과 달리 정비트라인(BL) 및 부비트라인(BLb)을 접지전원레벨로 프리차지하고, 워드라인(WL)이 인에이블되고, 셀 플레이트라인(PL)이 접지전원레벨에서 전원전압레벨로 천이구동될 때(즉, 강유전체 커패시터 양단에 전압이 인가될 때) 강유전체 커패시터(C4)에 저장된 데이터에 대응되는 전압이 정비트라인(BL)으로 실리게 된다. 이 때, 정비트라인(BL)에 실린 전압값은 앞서 기술한 바와 같이 수백 mV 정도로, 감지 증폭기(230)를 통한 감지 증폭시 NMOS 트랜지스터의 문턱전압(threshold voltage) 이하 또는 문턱전압 부근의 전압이기 때문에 감지 증폭기의 크로스 커플된 NMOS 트랜지스터는 동작하지 않고, PMOS 트랜지스터만이 동작하여 감지 증폭하게 된다. 또한, 데이터 리스토어 동작 시에는 셀 플레이트라인(PL)이 "로우"로 디스에이블된 후 정비트라인(BL)이 접지전원 레벨로 프리차지되어야만 리스토어 동작이 완료된다.
이와 같이, DRAM과 강유전체 메모리 장치의 동작상 차이로 볼 때, DRAM의 경우에는 감지 증폭시 감지 증폭기의 크로스 커플된 NMOS 트랜지스터 및 PMOS 트랜지스터가 모두 동작하게 되지만, 강유전체 메모리 장치에서는 실질적으로 PMOS 트랜지스터만이 감지 증폭 시 사용되어 NMOS 트랜지스터는 감지 증폭 시 실질적으로 필요없고, 리스토어 시에도 비트라인프리차지부만으로 리스토어가 가능하기 때문에 DRAM과 동일하게 NMOS 트랜지스터와 PMOS 트랜지스터를 모두 구비한 크로스 커플드 구조의 감지 증폭기가 필요없다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, PMOS 트랜지스터만으로 감지증폭기를 구성하여 주기억셀에 저장된 데이터에 대한 읽기 동작을 수행하고, 비트라인프리차지부를 통해 읽기 동작 후의 리스토어 동작을 완료하여 보다 작은 면적으로 구현이 가능한 강유전체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 a, b 사이의 전압에 따른 관계를 도식화한 도면.
도 2는 종래의 강유전체 메모리 장치를 도시한 회로도.
도 3은 상기 도 2의 강유전체 메모리 장치에서 강유전체 커패시터(C1, C2)에 저장된 데이터를 읽을 때의 신호 타이밍 다이어그램도 및 강유전체 커패시터에 저장된 데이터, "1" 또는 "0"에 따른 강유전체 커패시터의 분극 상태를 함께 도시한 도면.
도 4a는 DRAM의 주기억셀 및 감지증폭기의 구조와 읽기 동작 및 리스토어 동작 시의 신호 타이밍도.
도 4b는 상기 도 2의 강유전체 메모리 장치에서 DRAM 동작과의 차이를 설명하기 위하여 주기억셀 및 감지증폭기의 구조와 읽기 동작 및 리스토어 동작 시의 신호 타이밍도를 간략히 재도시한 도면.
도 5a는 본 발명의 일실시예에 따른 강유전체 메모리 장치의 일부 회로도.
도 5b는 상기 도 5a의 강유전체 메모리 장치에서 강유전체 커패시터(C5)에 저장된 데이터를 읽을 때의 신호 타이밍도 및 강유전체 커패시터에 저장된 데이터,"1" 또는 "0"에 따른 강유전체 커패시터의 분극 상태를 함께 도시한 도면.
도 6은 본 발명의 일실시예에 따른 강유전체 메모리 장치를 도시한 회로도.
도 7은 상기 도 6의 본 발명의 일실시예에 따른 강유전체 메모리 장치에서 강유전체 커패시터(C6)에 저장된 데이터를 읽을 때의 신호 타이밍 다이어그램도 및 강유전체 커패시터(C6)에 저장된 데이터, "1" 또는 "0"에 따른 강유전체 커패시터의 분극 상태를 함께 도시한 도면.
* 도면의 주요 부분에 대한 설명
400 : 기준전압발생기 410 : 셀 어레이
420 : 감지증폭기 430 : 비트라인프리차지부
440 : 컬럼선택부 450 : 데이터라인프리차지부
상기 목적을 달성하기 위한 본 발명은, 다수의 워드라인 및 다수의 정 및 부비트라인이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인과 상기 정비트라인 또는 상기 부비트라인 사이에 각각 접속된 1개의 강유전체 커패시터와 1개의 스위칭 트랜지스터로 구성된 다수의 주기억셀을 포함하여 데이터를 저장하는 셀 어레이 수단; 상기 주기억셀에 저장되어 있는 데이터에 따라 상기 정 또는 부비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 주기억셀에 저장되어 있는 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 기준 전압을 생성하는 기준전압발생수단; 감지증폭인에이블신호에 응답하여 상기 정비트라인과 상기 부비트라인 사이의 미세한 전압차를 감지하여 증폭하는 감지증폭수단; 비트라인프리차지신호에 응답하여 상기 정비트라인 및 상기 부비트라인을 프리차지하는 비트라인프리차지수단; 컬럼 디코딩 신호에 응답하여 상기 정비트라인 및 상기 부비트라인 각각에 대응되는 정데이터라인 및 부데이터라인에 연결하는 컬럼 선택 수단; 및 데이터라인프리차지신호에 응답하여 상기 정데이터라인과 상기 부데이터라인을 프리차지하는 데이터라인프리차지수단을 포함하여 이루어지며, 상기 감지증폭수단은, 소스가 전원전압단에 연결되며 게이트로 상기 감지증폭인에이블신호를 인가받는 제1 PMOS 트랜지스터; 상기 PMOS 트랜지스터의 드레인과 상기 정비트라인 및 상기 부비트라인 사이에 각각 연결되며 서로의 게이트단 및 드레인단이 크로스커플드된 제2 및 제3 PMOS 트랜지스터를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5a는 본 발명의 일실시예에 따른 강유전체 메모리 장치의 일부 회로도로서, 본 발명의 강유전체 메모리 장치에서의 감지 증폭 동작 및 데이터 리스토어 동작을 설명하기 위해 주기억셀(300), 감지증폭기(310) 및 비트라인프리차지부(320)만을 포함하여 간략히 도시한 도면이다.
도 5에서 주기억셀(300) 및 비트라인프리차지부(320)는 종래와 그 구성이 동일하므로 구성에 대한 설명은 여기서 생략하고, 본 발명의 강유전체 메모리 장치에서 구성적 특징을 가지는 감지 증폭기(310)의 구조에 대해 살펴본다.
감지 증폭기(310)는 종래와 달리 PMOS 트랜지스터만으로 크로스 커플드 연결되는 데, 구체적으로 소스가 전원전압단에 연결되며 게이트로 감지증폭인에이블신호(saeb)를 인가받는 PMOS 트랜지스터(P1)와, PMOS 트랜지스터(P1)의 드레인과 정비트라인(BL) 및 부비트라인 사이에 각각 연결되며 서로의 게이트단 및 드레인단이 크로스 커플드된 2개의 PMOS 트랜지스터(P2, P3)로 이루어진다.
도 5b는 상기 도 5a의 강유전체 메모리 장치에서 강유전체 커패시터(C5)에 저장된 데이터를 읽을 때의 신호 타이밍도 및 강유전체 커패시터에 저장된 데이터, "1" 또는 "0"에 따른 강유전체 커패시터의 분극 상태를 함께 도시한 도면이다.
도 5a 및 도 5b를 참조하여, 데이터 읽기 동작 시 감지증폭기의 동작 및 리스토어 동작에 대해 설명한다.
우선, 종래와 동일하게 비트라인프리차지부(320)에서 정비트라인(BL) 및 부비트라인(BLb)을 접지전원레벨로 프리차지하고, 그 다음에 워드라인(WL) 및 셀 플레이트라인(PL0)을 인에이블시킴으로써 강유전체 커패시터(C)의 양단에 전압을 인가하여 강유전체 커패시터(C5)에 저장된 데이터에 대응되는 전압을 정비트라인(BL)으로 유기한다. 그리고, 감지증폭기(310)에서 정비트라인(BL)으로 유기된 전압에 응답하여 감지증폭하되, 증폭 시 "하이"만을 완전한 전원전압레벨로 증폭한다. 이때, 강유전체 커패시터(C5)에 "1"이 저장되어 "1"의 데이터를 읽은 경우에는 강유전체 커패시터(C5)의 분극 상태는 '나'상태가 되고, "0"이 저장되어 "0"의 데이터를 읽은 경우에는 강유전체 커패시터(C5)의 분극 상태는 '다'상태에 있게 된다.
계속해서, 데이터 리스토어 동작 시 "0"의 데이터를 읽은 경우에는 감지증폭 후 셀 플레이트 라인(PL0)을 "로우"로 디스에이블시켜 강유전체 커패시터의 분극 상태를 '나'로 바꾸어 리스토어 동작을 완료하고, 데이터 "1"의 데이터를 읽은 경우에는 감지증폭 후 셀 플레이트 라인(PL0)을 "로우"로 디스에이블시켜 강유전체 커패시터의 분극 상태를 '라'로 바꾼 후 비트라인프리차지신호(blp)를 "하이"로 인에이블시켜 정비트라인(BL)을 접지전원레벨로 프리차지함으로써 분극 상태를 '가'상태로 바꾸어 리스토어 동작을 최종적으로 완료한다.
이와 같이, 강유전체 커패시터에 저장된 데이터를 읽어와 감지 증폭하고, 읽은 후 다시 데이터를 리스토어하는 동작은 본 발명에서 제시한 새로운 구조의 PMOS 크로스 커플드 감지증폭기 및 비트라인프리차지부만으로 충분히 가능하다. 그러나,감지증폭된 값을 출력하기 위해서는 컬럼 선택부의 구성을 종래와 달리 PMOS 트랜지스터로 구성하여야 하며, 데이터라인은 "로우"로 프리차지되어야 한다.
도 6은 본 발명의 일실시예에 따른 강유전체 메모리 장치를 도시한 회로도로서, 기준전압을 발생하는 기준전압발생기(400), 다수의 워드라인(WL) 및 다수의 비트라인(BL, BLb)이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인(PL)과 정비트라인(BL) 또는 부비트라인(BLb) 사이에 각각 접속된 1개의 강유전체 커패시터와 1개의 스위칭 트랜지스터로 구성된 다수의 주기억셀을 포함하여 데이터를 저장하는 셀 어레이(410), 감지증폭인에이블신호(sae, saeb)에 응답하여 정비트라인(BL)과 부비트라인(BLb) 사이의 미세한 전압차를 감지하여 증폭하는 감지 증폭부(420), 비트라인프리차지신호(blp)에 응답하여 정비트라인(BL) 및 부비트라인(BLb)을 접지전원 레벨로 프리차지하는 비트라인프리차지부(130), 컬럼 디코딩 신호(cdi)에 응답하여 정비트라인(BL) 및 부비트라인(BLb)을 각각 정데이터라인(DB) 및 부데이터라인(DBb)에 연결하는 컬럼 선택부(140) 및 데이터라인프리차지신호(dbp)에 응답하여 정데이터라인(DB)과 부데이터라인(DBb)을 접지전원 레벨로 프리차지하는 데이터라인프리차지부(150)로 이루어지되, 감지증폭기(420)는 상기 도 5a에서 도시한 바와 같은 PMOS 크로스 커플드로 구성된다.
그리고, 컬럼 선택부(140)는 각각의 게이트로 컬럼 디코딩 신호(cdi)를 인가받으며, 비트라인 및 데이터라인 사이에 연결되는 다수의 PMOS 트랜지스터(P4 내지 P7)로 구성되며, 데이터라인프리차지부(150)는 접지전원단 및 데이터라인 사이에각각 연결되며, 게이트로 데이터라인프리차지신호(dbp)를 인가받는 다수의 NMOS 트랜지스터(N1 내지 N4)로 이루어진다.
도 7은 상기 도 6의 본 발명의 일실시예에 따른 강유전체 메모리 장치에서 강유전체 커패시터(C6)에 저장된 데이터를 읽을 때의 신호 타이밍 다이어그램도 및 강유전체 커패시터(C6)에 저장된 데이터, "1" 또는 "0"에 따른 강유전체 커패시터의 분극 상태를 함께 도시한 도면이다.
도 6 및 도 7을 참조하여, 본 발명의 일실시예에 따른 강유전체 메모리 장치의 읽기 동작에 대해 설명한다.
먼저, 대기 상태에서 "하이"레벨의 비트라인프리차지신호(blp)에 의해 비트라인(BL0, BLb0)이 접지전원레벨로 프리차지된다.
그리고, 본격적인 읽기 동작을 위해 비트라인프리차지신호(blp)를 "로우" 레벨로 천이하여 비트라인(BL0, BLb0)을 플로팅(floating)시키고, 강유전체 커패시터(C6)에 저장된 데이터를 읽기 위하여 워드라인(WL0)을 전원전압 레벨보다 높은 Vpp 레벨로, 플레이트라인(PL0)을 전원전압 레벨로 인에이블시키면, 강유전체 커패시터(C6)에 저장되어 있던 데이터("1" 또는 "0")에 대응되는 전하가 강유전체 커패시터로부터 유기되어 정비트라인(BL0)에 실리게 된다.
계속해서, 정비트라인(BL0)에 유기된 전압을 증폭하기 위해서 저장된 데이터 "0" 또는 "1"에 따른 서로 다른 전압값 V0 또는 V1의 정비트라인 전압의 중간값 레벨을 가지는 기준전압이 기준전압발생기(400)로부터 부비트라인(BLb0)에 실린다. 이때, 셀 플레이트라인(PL0)으로 주기억셀의 저장 노드(스위칭 트랜지스터와 강유전체 커패시터 사이의 노드) 전압보다 높은 전압을 인가하여, 즉 강유전체 커패시터의 양단에 음의 전압이 인가함으로써 강유전체 커패시터(C6)의 분극 상태는 도 1의 '다'상태에 있게 된다.
그리고, "로우"의 감지증폭인에이블신호(saeb)가 인가되면, 감지증폭부(420)가 정비트라인(BL0) 및 부비트라인(BLb0)의 전위차를 감지 증폭하여, 데이터 "1"이 저장된 경우 완전한 전원전압 레벨로 증폭된다. 이 때, 강유전체 커패시터에 "1"이 저장되어 "1"의 데이터를 읽은 경우에는 강유전체 커패시터의 양단에 0V의 전압이 걸리게 되어 강유전체 커패시터의 분극 상태는 '나'상태에 있게 되고, 강유전체 커패시터에 "0"이 저장되어 "0"의 데이터를 읽은 경우에는 완전한 접지전원레벨로 증폭되지 못하여 강유전체 커패시터의 양단에 전원전압레벨보다 작은 전압이 걸리므로 강유전체 커패시터의 분극 상태는'다'와 '나' 사이(도 7에서 'A')에 있게 된다.
계속해서, 데이터라인프리차지신호(dbp)를 "로우" 레벨로 천이하여 대기 상태에서 "하이"레벨의 데이터라인프리차지신호(dbp)에 의해 접지전원레벨로 프리차지되어있던 정 및 부데이터라인(DB0, DBb0)을 플로팅시키고, 컬럼 디코딩 신호(cdi)를 "로우"레벨로 인에이블시켜 정 및 부데이터라인(DB0, DBb0)에 감지증폭부(420)에 의해 증폭된 비트라인 전압을 각각 싣는다. 여기서, 강유전체 커패시터(C6)로부터 "1"의 데이터를 읽은 경우에는 PMOS 크로스 커플드 감지증폭기(420)와 컬럼 선택부(430)를 통해 데이터라인(DB0)으로 전원전압레벨의 전압값이 손실없이 실리는 반면, 강유전체 커패시터(C6)로부터 "0"의 데이터를 읽은 경우에는 정비트라인(BL0)이 NMOS 트랜지스터의 문턱전압 부근의 전압 레벨을 유지하고, 정데이터라인(DB0)은 접지전원레벨로 프리차지되어 있기 때문에, 컬럼 선택부(440)의 PMOS 트랜지스터(P4)가 정비트라인(BL0)의 NMOS 트랜지스터의 문턱전압 부근의 전압을 정데이터라인(DB0)으로 전달하지 못하여, 정데이터라인(DB0)은 프리차지된 접지전원레벨을 그대로 유지하게 된다.
도면에 도시되지 않았지만, 정 및 부데이터라인(DB0, DBb0)은 출력버퍼단에 연결되어 증폭된 비트라인 전압을 출력한다.
상기와 같은 동작으로, 주기억셀에 저장되어 있던 데이터에 대한 읽기 동작이 완료되었지만 읽혀진 주기억셀의 분극 상태는 읽기 전의 분극 상태와 달라져 있으므로 원래 저장되어 있던 데이터로의 리스토어 동작이 요구된다.
따라서, 데이터 리스토어 동작을 위해 셀 플레이트 라인(PL0)을 전원전압 레벨에서 접지전원 레벨로 구동하게 되면, 데이터 "1"을 저장하고 있는 강유전체 커패시터의 경우는 분극 상태가 '나'에서 '라'로 바뀌고, 데이터 "0"을 저장하고 있는 강유전체 커패시터의 경우는 분극 상태가 '나' 상태로 바뀌게 된다. 이어서, 비트라인프리차지신호(blp)를 "하이"로 천이하여 정 및 부비트라인(BL0, BLb0)을 접지전원 레벨로 프리차지시키면, 데이터 "1"을 저장하고 있는 강유전체 커패시터의 분극 상태가 '라'에서 '가'로 이동하게 되어 리스토어 동작이 완료되고, 마지막으로 워드라인(WL0)을 "로우"로 오프시켜 읽기 동작 사이클을 완료하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, PMOS 트랜지스터들만으로 크로스 커플드된 감지증폭기를 구성함으로써 감지증폭기 구현 면적을 줄이고, 나아가 전체 강유전체 메모리 장치의 면적을 최적화할 수 있는 효과가 있다.

Claims (4)

  1. 다수의 워드라인 및 다수의 정 및 부비트라인이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인과 상기 정비트라인 또는 상기 부비트라인 사이에 각각 접속된 1개의 강유전체 커패시터와 1개의 스위칭 트랜지스터로 구성된 다수의 주기억셀을 포함하여 데이터를 저장하는 셀 어레이 수단;
    상기 주기억셀에 저장되어 있는 데이터에 따라 상기 정비트라인 또는 부비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 주기억셀에 저장되어 있는 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 기준 전압을 생성하는 기준전압발생수단;
    감지증폭인에이블신호에 응답하여 상기 정비트라인과 상기 부비트라인 사이의 미세한 전압차를 감지하여 증폭하는 감지증폭수단;
    비트라인프리차지신호에 응답하여 상기 정비트라인 및 상기 부비트라인을 프리차지하는 비트라인프리차지수단;
    컬럼 디코딩 신호에 응답하여 상기 정비트라인 및 상기 부비트라인 각각에 대응되는 정데이터라인 및 부데이터라인에 연결하는 컬럼 선택 수단; 및
    데이터라인프리차지신호에 응답하여 상기 정데이터라인과 상기 부데이터라인을 프리차지하는 데이터라인프리차지수단을 포함하여 이루어지며,
    상기 감지증폭수단은,
    소스가 전원전압단에 연결되며 게이트로 상기 감지증폭인에이블신호를 인가받는 제1 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인과 상기 정비트라인 및 상기 부비트라인 사이에 각각 연결되며 서로의 게이트단 및 드레인단이 크로스 커플드된 제2 및 제3 PMOS 트랜지스터
    로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제 1 항에 있어서, 상기 컬럼 선택 수단은,
    게이트로 상기 컬럼 디코딩 신호를 인가받으며, 상기 정비트라인 및 상기 부데이터라인 사이에 연결되는 제4 PMOS 트랜지스터; 및
    게이트로 상기 컬럼 디코딩 신호를 인가받으며, 상기 부비트라인 및 상기 정데이터라인 사이에 연결되는 제5 PMOS 트랜지스터
    를 포함하여 이루어지는 강유전체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 데이터라인프리차지수단은,
    상기 정데이터라인과 상기 부데이터라인을 접지전원레벨로 프리차지하는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제 3 항에 있어서, 상기 데이터라인프리차지수단은,
    접지전원단과 상기 정데이터라인 및 상기 부데이터라인 사이에 각각 연결되며, 게이트로 상기 데이터라인프리차지신호를 인가받는 제1 및 제2 NMOS 트랜지스터
    를 포함하여 이루어지는 강유전체 메모리 장치.
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