KR20010061292A - 강유전체 메모리 장치에서의 기준전압발생장치 - Google Patents

강유전체 메모리 장치에서의 기준전압발생장치 Download PDF

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Abstract

본 발명은 전체 기준셀의 수를 줄여 구현 면적을 줄일 수 있는 강유전체 메모리 장치에서의 기준전압발생장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 워드라인 및 다수의 정비트라인에 오픈 비트 라인 구조로 어레이되며 하나의 셀당 하나 이상의 강유전체 커패시터 및 하나 이상의 스위칭 소자로 구성된 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이 및 상기 단위 메모리 셀에 저장된 데이터에 대한 읽기 동작 시 일측이 상기 다수의 정비트라인 각각에 연결되어 상기 데이터에 응답하여 유기되는 전하량에 따른 상기 정비트라인의 전압 레벨과 임의의 기준 전압 레벨 간의 전압차를 감지하여 증폭하기 위한 다수의 감지증폭수단을 구비한 강유전체 메모리 장치에서 상기 기준 전압을 발생하기 위한 기준전압발생장치에 있어서, 제1 레벨의 데이터를 항상 저장하는 제1 기준셀 및 제2 레벨의 데이터를 항상 저장하는 제2 기준셀을 구비하여, 읽기 동작 시 상기 제1 및 제2 기준셀로부터 유기되는 전하량에 응답하는 전압을 각각 발생하는 다수의 전압발생회로부; 및 비반전입력단(+)이 상기 다수의 전압발생회로부의 공통 출력단에 연결되고, 반전입력단(-)이 자신의 출력단에 피드백 연결되어 상기 다수의 전압발생회로부로부터 출력되는 전압을 소정 크기의 단위 이득을 가지도록 연산 증폭하여 공통기준비트라인으로 인가하기 위한 연산 증폭 수단을 포함하여 이루어지며, 상기 공통기준비트라인은, 상기 다수의 감지증폭수단 각각의 타측에 공통연결된다.

Description

강유전체 메모리 장치에서의 기준전압발생장치{Apparatus for generating a reference voltage in ferroelectric memory device}
본 발명은 강유전체 커패시터 메모리 셀을 사용한 비휘발성 강유전체 반도체 메모리 장치에 관한 것으로서, 특히 감지 증폭기를 사용하여 강유전체 메모리 셀에 씌여진 정보를 판독할 때 필요한 기준 전압을 생성하는 장치에 관한 것이다.
먼저, 강유전체 커패시터의 특성을 살펴보면, 도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 a, b 사이의 전압에 따른 관계를 도식화한 것으로서, 강유전체 물질을 유전체로 사용하는 커패시터 양단의 전압(V)과 유기된 전하량(Q) 사이에 히스테리시스 관계가 있음을 보여준다. 강유전체 커패시터는 양단의 전압이 "0"V일 때 유기된 전하량이 '가', '나' 두가지 상태로 존재하여 전원의 공급이 없어도 2진형태의 데이터("0", "1")를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 또한, 강유전체 커패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극상태가 변화하여 커패시터에 저장된 전하량이 변화하는 데, '가'상태의 분극을 유지하고 있는 강유전체 커패시터에 충분히 큰 음의 전압을 인가하면 도 1의 히스테리시스 곡선을 따라 커패시터가 스위칭되면서 '다' 방향으로 분극 상태가 변화하며 이 음의 전압을 제거하여 커패시터 양단의 전압을 "0V"로 만들면 '나' 상태로 이동하게 된다. 즉, 강유전체 커패시터는 전압에 따라 화살표 방향으로 전하량 상태가 변화하고, 강유전체 커패시터에 저장된 정보는 커패시터 양단에 전압 인가시 유기되는 전하량의 변화 정도를 감지하여 데이터화한다.
이러한 강유전체 메모리 셀에 저장된 정보를 읽는 과정에서, 워드라인(wordline, 이하 WL이라 함)이 열리면 셀에 저장된 정보("0" 또는 "1")에 따라 정비트라인(bitline, 이하 BL이라 함)은 서로 다른 전압값 V0 또는 V1을 갖게 된다. 편의상 두 전압 중 작은 것을 V0, 큰 것을 V1이라 부르며, V0과 V1에 해당하는 정보를 각각 "0"과 "1"이라고 한다. 이 전압 V0, V1은 소신호이기 때문에 감지 증폭기를 이용하여 증폭시켜 주어야 하는데, 이를 위해서는 V0과 V1 사이의 값을 갖는 기준전압(reference voltage, 이하 Vref라 함)이 부비트라인(이하, BLB이라 함)에 인가되어야 한다. 즉, BLB에 인가된 Vref에 비하여 BL의 전압(V0 또는 V1)이 더 낮은지 혹은 더 높은 지를 감지 증폭기에서 감지 증폭하여 셀에 저장된 정보가 '0'인지 '1'인지를 판별하게 된다. 그러므로 기준 전압 Vref는 항상 V0과 V1 사이의 값을 갖도록 만들어 주어야 한다.
도 2는 종래의 기준전압발생기를 구비한 강유전체 메모리 장치의 블록도로서, Vref을 발생하여 BLB에 실어주는 기준전압발생기(100), 데이터를 저장하는 오픈 비트 라인(open bitline) 구조의 강유전 메모리 셀 어레이(110) 및 BL과 BLB의 미세한 전압차를 감지하여 증폭하는 감지 증폭기(120)로 이루어진다.
먼저, 기준전압발생기(100)는 각각의 BLB로 기준 전압을 인가하기 위하여 하나의 BLB 당 강유전 메모리 셀과 동일한 구조를 갖는 2개의 기준셀을 각각 구비하며, 2개의 기준셀은 각각 "1"과 "0"을 항상 저장하고 있다. 구체적으로, BLB0으로 Vref를 인가하는 2개의 기준셀(101, 102)의 구성에 대해 살펴보면, 기준셀(101)은일측이 기준플레이트라인(RPL)에 연결되며, 데이터 "1"을 저장하고 있는 정보저장용 강유전체 커패시터(C1) 및 기준정비트라인(RBL0)과 상기 강유전체 커패시터(C1)의 타측 사이에 연결되며 기준워드라인(RWL)이 게이트단에 연결되는 스위칭 트랜지스터(T1)로 이루어지며, 기준셀(102)은 일측이 기준플레이트라인(RPL)에 연결되며, 데이터 "0"을 저장하고 있는 정보저장용 강유전체 커패시터(C2) 및 상기 강유전체 커패시터(C2)의 타측과 기준부비트라인(RBL0B) 사이에 연결되며 기준워드라인(RWL)이 게이트단에 연결되는 스위칭 트랜지스터(R2)로 이루어지며, 나머지 BLB1 내지 BLB3으로 Vref를 인가하는 기준셀들의 구성도 이와 동일하다.
그리고, 기준전압발생기(100)는 기준정비트라인(RBL) 및 BLB 사이에 연결되는 스위칭 트랜지스터(T3)와 기준부비트라인(RBLB) 및 BLB 사이에 연결되는 스위칭 트랜지스터(T4)를 더 구비하여, 기준정비트라인(RBL) 및 기준부비트라인(RBLB)의 전위 레벨을 이퀄라이징하여 V0과 V1 사이의 값을 갖는 Vref를 BLB에 최종적으로 인가한다.
다음으로, 기준전압발생기(100)의 동작을 설명하면 다음과 같다.
강유전 메모리 셀에 저장된 데이터를 읽는 동작에서 기준워드라인(RWL)을 "하이"로 하여 스위칭 트랜지스터(T1, T2)를 턴온시킨다. 이퀄라이즈 신호(BEQ)를 "하이"로 인에이블 하여 스위칭 트랜지스터(T3, T4)를 턴온시켜 2개의 기준셀(101, 102)로부터 기준정비트라인(RBL)과 기준부비트라인(RBLB)에 유기된 전하량 ΔQ1, ΔQ0에 의해 발생되는 전압을 이퀄라이즈(equalize)한 후 강유전 메모리 셀이 연결된 BL에 대응되는 BLB에 실어준다.
한편, 감지 증폭기(120)는 기준전압발생기(100)에서 BLB로 인가한 Vref와 강유전 메모리 셀에 저장된 정보에 따른 BL의 V1 또는 V0을 비교하여 증폭한다.
상기와 같이 구성되는 기준전압발생기(100)는 하나의 BLB 당 강유전 메모리 셀과 동일한 구조를 가지며, "1" 또는 "0"의 데이터를 저장하는 2개의 기준셀을 각각 구비하여야 하기 때문에, 기준전압발생기 구현 시 면적이 커지며 그로 인해 전체 강유전체 메모리 장치의 면적이 증가하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 전체 기준셀의 수를 줄여 구현 면적을 줄일 수 있는 강유전체 메모리 장치에서의 기준전압발생장치를 제공하는데 그 목적이 있다.
도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 a, b 사이의 전압에 따른 관계를 도식화한 도면.
도 2는 종래의 기준전압발생기를 구비한 강유전체 메모리 장치의 블록도.
도 3은 본 발명의 일실시예에 따른 기준전압발생기를 구비한 강유전체 메모리 장치의 블록도.
도 4는 본 발명의 일실시예에 따른 상기 도 3의 단위연산증폭기에 대한 내부 회로도.
도 5는 본 발명의 다른 일실시예에 따른 기준전압발생기의 회로도.
* 도면의 주요 부분에 대한 설명
200 : 기준전압발생기
210 : 메모리 셀 어레이
220 : 감지 증폭기
204 : 단위연산증폭기
상기 목적을 달성하기 위한 본 발명은, 다수의 워드라인 및 다수의 정비트라인에 오픈 비트 라인 구조로 어레이되며 하나의 셀당 하나 이상의 강유전체 커패시터 및 하나 이상의 스위칭 소자로 구성된 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이 및 상기 단위 메모리 셀에 저장된 데이터에 대한 읽기 동작 시 일측이 상기 다수의 정비트라인 각각에 연결되어 상기 데이터에 응답하여 유기되는 전하량에 따른 상기 정비트라인의 전압 레벨과 임의의 기준 전압 레벨 간의 전압차를 감지하여 증폭하기 위한 다수의 감지증폭수단을 구비한 강유전체 메모리장치에서 상기 기준 전압을 발생하기 위한 기준전압발생장치에 있어서, 제1 레벨의 데이터를 항상 저장하는 제1 기준셀 및 제2 레벨의 데이터를 항상 저장하는 제2 기준셀을 구비하여, 읽기 동작 시 상기 제1 및 제2 기준셀로부터 유기되는 전하량에 응답하는 전압을 각각 발생하는 다수의 전압발생회로부; 및 비반전입력단(+)이 상기 다수의 전압발생회로부의 공통 출력단에 연결되고, 반전입력단(-)이 자신의 출력단에 피드백 연결되어 상기 다수의 전압발생회로부로부터 출력되는 전압을 소정 크기의 단위 이득을 가지도록 연산 증폭하여 공통기준비트라인으로 인가하기 위한 연산 증폭 수단을 포함하여 이루어지며, 상기 공통기준비트라인은, 상기 다수의 감지증폭수단 각각의 타측에 공통연결되도록 구성된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 기준전압발생기를 구비한 강유전체 메모리 장치의 블록도로서, Vref을 발생하여 공통기준비트라인(RBL)에 실어주는 기준전압발생기(200), 데이터를 저장하는 오픈 비트 라인(open bitline) 구조의 강유전 메모리 셀 어레이(210) 및 BL과 Vref 레벨을 유지하는 공통기준비트라인(RBL)의 미세한 전압차를 감지하여 증폭하는 감지 증폭기(220)로 이루어진다.
설명의 편리함을 위해, 도 3에서 강유전 메모리 셀 어레이(210)는 4개의 정비트라인(BL0 내지 BL3)에 연결된 8개의 강유전 메모리 셀을 구비하도록 한정 도시하였고, 그에 따라 감지 증폭기(220)도 정비트라인(BL0 내지 BL3)에 각기 연결되는4개의 감지 증폭기(220)로 한정하여 도시하였으며, 이는 충분히 확장 가능하다.
기준전압발생기(200)는 감지 증폭기(220)의 공통기준비트라인(RBL)으로 Vref를 인가하기 위하여, 일측이 기준플레이트라인(RPL)에 연결되며, 데이터 "1"을 저장하고 있는 정보저장용 강유전체 커패시터(C3) 및 제1 기준라인(SH)과 상기 강유전체 커패시터(C3)의 타측 사이에 연결되며 기준워드라인(RWL)이 게이트단에 연결되는 스위칭 트랜지스터(T5)로 이루어지는 기준셀(201)과, 일측이 기준플레이트라인(RPL)에 연결되며, 데이터 "0"을 저장하고 있는 정보저장용 강유전체 커패시터(C4) 및 상기 강유전체 커패시터(C4)의 타측과 제2 기준라인(SL) 사이에 연결되며 기준워드라인(RWL)이 게이트단에 연결되는 스위칭 트랜지스터(T6)로 이루어지는 기준셀(202)과, 제1 및 제2 기준라인(SH, SL) 사이에 직렬연결되며, 게이트단으로 이퀄라이즈 신호(BEQ)를 각각 인가받는 2개의 스위칭 트랜지스터(T7, T8)를 구비하여 2개의 기준셀(201, 202)로부터 제1 기준라인(SH)과 제2 기준라인(SL)에 유기된 전하량 ΔQ1, ΔQ0에 의해 발생되는 전압을 이퀄라이즈시키기 위한 이퀄라이즈부(203)와, 상기 이퀄라이즈부(203)로부터의 이퀄라이즈된 기준 전압을 단위 이득을 가지게끔 연산 증폭하여 공통기준비트라인(RBL)으로 인가하기 위한 단위연산증폭기(204)로 이루어진다.
여기서, 단위 연산 증폭기(204)는 비반전입력단(+)이 상기 스위칭 트랜지스터(T7, T8)의 공통 드레인단에 연결되고, 반전입력단(-)으로 공통기준비트라인(RBL)의 Vref를 피드백 입력받도록 구성된다.
상기 도 3과 같이 구성되는 본 발명의 기준전압발생기는 기준셀(201, 202)로부터 제1 및 제2 기준라인(SH, SL)에 유기된 전하량에 대응된 전압을 이퀄라이즈부(203)에서 이퀄라이즈시킨 후 단위연산증폭기(204)를 통해 증폭한 Vref를 공통기준비트라인(RBL)으로 인가한다. 계속해서, 공통기준비트라인(RBL)에 연결된 4개의 감지증폭기(220)에서 BL과 공통기준비트라인(RBL)의 미세한 전압차를 감지하여 강유전 메모리 셀에 저장된 정보를 읽게 된다.
따라서, 본 발명의 기준전압발생기는 하나의 BLB 당 강유전 메모리 셀과 동일한 구조를 가지며, "1" 또는 "0"의 데이터를 저장하는 2개의 기준셀을 각각 구비하여, 즉 하나의 감지증폭기에 연결되는 각 BLB 마다 2개의 기준셀을 구비하여 Vref를 인가하던 종래 기술과 달리 각각의 감지증폭기에 필요하였던 기준셀의 수를 2개의 기준셀만으로 기준전압을 발생하도록 구성하고, 공통기준비트라인(RBL)을 통해 4개의 감지증폭기가 공통으로 사용하도록함으로써 종래의 기준전압발생기에 비해 구현 면적을 획기적으로 줄였다.
도 4는 본 발명의 일실시예에 따른 상기 도 3의 단위연산증폭기에 대한 내부 회로도로서, 일반적인 단위연산증폭기의 구조를 가진다.
도면에 도시된 바와 같이, 단위연산증폭기는 동일한 전압 레벨값을 가지되, Vref의 구동 능력을 크게 하여 원하는 개수의 감지증폭기로 Vref를 공급하도록 동작하며, 출력단의 커패시터(Co)의 크기를 적절히 조절함으로써 잡음은 작게, 레벨 지연시간은 10ns 이내로 만들어 줄 수 있다.
도 5는 본 발명의 다른 일실시예에 따른 기준전압발생기의 회로도로서, 상기 도 3에서 제시된 2개의 기준셀을 사용하여 기준전압을 발생하는 대신에 기준전압의레벨 오류를 줄이기 위해 다수의 기준셀을 구비하여 다수의 기준셀로부터 유기된 전하량에 대응된 전압을 평균하고, 평균한 기준전압을 단위연산증폭기(204)를 통해 연산 증폭한 후 공통기준비트라인(RBL)으로 인가하도록 구성한 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 기준전압 발생 시 필요한 기준셀의 개수를 줄임으로써 구현 면적의 감소 효과가 탁월하다.

Claims (3)

  1. 다수의 워드라인 및 다수의 정비트라인에 오픈 비트 라인 구조로 어레이되며 하나의 셀당 하나 이상의 강유전체 커패시터 및 하나 이상의 스위칭 소자로 구성된 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이 및 상기 단위 메모리 셀에 저장된 데이터에 대한 읽기 동작 시 일측이 상기 다수의 정비트라인 각각에 연결되어 상기 데이터에 응답하여 유기되는 전하량에 따른 상기 정비트라인의 전압 레벨과 임의의 기준 전압 레벨 간의 전압차를 감지하여 증폭하기 위한 다수의 감지증폭수단을 구비한 강유전체 메모리 장치에서 상기 기준 전압을 발생하기 위한 기준전압발생장치에 있어서,
    제1 레벨의 데이터를 항상 저장하는 제1 기준셀 및 제2 레벨의 데이터를 항상 저장하는 제2 기준셀을 구비하여, 읽기 동작 시 상기 제1 및 제2 기준셀로부터 유기되는 전하량에 응답하는 전압을 각각 발생하는 다수의 전압발생회로부; 및
    비반전입력단(+)이 상기 다수의 전압발생회로부의 공통 출력단에 연결되고, 반전입력단(-)이 자신의 출력단에 피드백 연결되어 상기 다수의 전압발생회로부로부터 출력되는 전압을 소정 크기의 단위 이득을 가지도록 연산 증폭하여 공통기준비트라인으로 인가하기 위한 연산 증폭 수단을 포함하여 이루어지며,
    상기 공통기준비트라인은,
    상기 다수의 감지증폭수단 각각의 타측에 공통연결되도록 구성됨을 특징으로 하는 기준전압발생장치.
  2. 제 1 항에 있어서,
    상기 제1 기준셀은,
    일측이 기준플레이트라인에 연결되며, 상기 제1 레벨의 데이터를 저장하는 제1 강유전체 커패시터; 및
    제1 기준라인과 상기 제1 강유전체 커패시터의 타측 사이에 연결되며 기준워드라인이 게이트단에 연결되는 제1 스위칭 트랜지스터를 포함하여 이루어지며,
    상기 제2 기준셀은,
    일측이 상기 기준플레이트라인에 연결되며, 상기 제2 레벨의 데이터를 저장하는 제2 강유전체 커패시터; 및
    상기 제2 강유전체 커패시터의 타측과 제2 기준라인 사이에 연결되며 상기 기준워드라인이 게이트단에 연결되는 제2 스위칭 트랜지스터를 포함하여 이루어지는 기준전압발생장치.
  3. 제 2 항에 있어서, 상기 다수의 전압발생회로부 각각은,
    상기 제1 및 제2 기준라인 사이에 직렬연결되며, 게이트단으로 이퀄라이즈 신호를 각각 인가받는 제3 및 제4 스위칭 트랜지스터를 포함하여,
    상기 제1 및 제2 기준셀로부터 상기 제1 기준라인 및 상기 제2 기준라인 각각으로 유기되는 전하량에 따른 전압을 이퀄라이즈시키기 위한 이퀄라이즈 수단
    을 더 포함하여 이루어지는 기준전압발생장치.
KR1019990063785A 1999-12-28 1999-12-28 강유전체 메모리 장치에서의 기준전압발생장치 KR100609037B1 (ko)

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