KR100452320B1 - 복수개의 피드백 루프로 이루어진 어레이 전압 제어회로를갖는 반도체 메모리 장치 - Google Patents

복수개의 피드백 루프로 이루어진 어레이 전압 제어회로를갖는 반도체 메모리 장치 Download PDF

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Abstract

복수개의 피드백 루프로 이루어진 어레이 전압 제어회로를 갖는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 단일의 메모리 셀 어레이 영역에 사용되는 어레이 전압이 일정한 레벨로 유지되도록 하기 위해, 상기 메모리 셀 어레이 영역을 커버하는 파워 라인구조에 분할 연결된 복수개의 피드백 루프를 포함하는 어레이 전압 제어회로를 구비함에 의해, 상기 어레이 전압이 복수의 경로를 통해 상기 파워 라인구조에 독립적으로 제공되도록 함에 의해, 피드백 증폭기의 출력이 감당해야 하는 로딩이 감소하므로 종래의 어레이 전압 제어 회로에 비해 보다 안정된 어레이 전압 제어동작을 얻는 효과가 있다.

Description

복수개의 피드백 루프로 이루어진 어레이 전압 제어회로를 갖는 반도체 메모리 장치{semiconductor memory device having array voltage control circuit comprised of a plurality of feed back loops}
본 발명은 반도체 메모리 장치에 관한 것으로, 메모리 셀 어레이에 제공되는 전압을 일정한 레벨로 유지하기 위한 어레이 전압 제어회로를 갖는 반도체 메모리 장치에 관한 것이다.
통상적으로, 어레이 전압 제어회로는 반도체 메모리 장치의 메모리 코아 영역에서 비트라인 센싱 등과 같은 동작 시 크게 소모되는 어레이 전압을 감지하고 그 소모된 전하량에 대응되는 전하를 외부전압을 통해 공급되도록 함으로써 어레이 전압의 레벨을 일정하게 유지시키는 역할을 한다.
통상적인 어레이 전압 제어회로의 구성은 도 1에 도시된다.
도 1을 참조하면, 하나의 컬럼 디코더(20)와 하나의 로우 디코더(30)에 연결된 하나의 메모리 셀 어레이에 대응되는 메시 파워구조를 가지며 상기 메시 파워구조를 통해 상기 메모리 셀 어레이의 필요처에 어레이 전압을 공급하기 위한 메시 파워공급 라인부(10)와, 상기 파워공급 라인부(10)에 연결된 피드백 버스를 통해 피드백되는 어레이 전압을 어레이 기준전압과 비교하고 그 차를 증폭하는 어레이 전압 피드백 증폭기(40)와, 상기 어레이 전압 피드백 증폭기(40)의 출력 상태에 응답하여 어레이 외부전원전압을 상기 메시 파워공급 라인부(10)에 인가하는 어레이 전압 구동부(50)는 어레이 전압 제어회로를 구성한다.
도 2에는 상기 어레이 전압이 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀들에 인가되는 경로의 일 예가 도시된다.
DRAM의 코어 영역의 일부를 보인 도 2를 참조하면, I/O 게이트부(6)를 기준으로 풀 다운용 엔형 센스앰프(5)와 풀업용 피형 센스앰프(4)가 배치되고, 워드라인(WL)과 비트라인(BL,BLB)의 교차점에 각기 연결된 복수의 메모리 셀(MC)로 이루어진 메모리 셀 어레이들(2,3)이 보여진다. 데이터 억세스 동작 시, 센스앰프 구동신호(LAPG)가 로직레벨 로우(LOW)로서 인가되면, 상기 메시 파워공급 라인부(10)로부터 인가되는 어레이 전압(VccA)이 피형 모오스 트랜지스터(PM1)의 소오스-드레인 채널을 통해 노드(NO1)에 제공된다. 상기 노드(NO1)에 인가된 어레이 전압(VccA)은 피형 센스앰프(4)에 인가된다. 상기 피형 센스앰프(4)는 비트라인 페어의 전위차에 따른 감지증폭 동작을 수행하여 비트라인 페어(BL,BLB)중의 하나의 비트라인에 상기 어레이 전압(VccA)이 인가되도록 한다. 따라서, 상기 어레이 전압(VccA)은, 리드 동작이나 라이트 동작시에 메모리 셀 어레이 내에서 하나의 억세스 트랜지스터(AT)와 스토리지 캐패시터(SC)로 이루어진 메모리 셀(MC)이 각기 동작하는데 필요한 전원으로서 사용됨을 알 수 있다. 예를 들어, 512메가 비트 DRAM의 경우에 각기 128 메가비트로 이루어진 4개의 뱅크가 배치되고, 1개의 뱅크는 총 768개의 서브 블록들로 구성되고, 1개의 서브 블록은 512 x 352 메모리 셀로 구성되어 있다. 상기 어레이 전압(VccA)은 1개의 서브 블록을 커버하는 하나의 메시 단위로 인가될 수 있다.
다시 도 1을 참조하면, 상기의 어레이 전압 제어회로의 동작은 다음과 같다. 비트라인 센싱 등의 동작수행에 기인하여 상기 메시 파워공급 라인부(10)에 축적되어 있는 전하가 소모되면 어레이 전압이 감소하게 된다. 상기 감소된 어레이 전압은 피드백 버스(AVFBUS)를 통하여 어레이 전압 피드백 증폭기(40)의 반전단자(-)에 인가되고, 어레이 전압 피드백 증폭기(40)는 상기 반전단자(-)로 인가된 상기 어레이 전압과 비반전단자(+)를 통해 인가되는 일정한 레벨의 어레이 기준전압을 비교하여 그 차에 비례하는 증폭된 피드백 출력을 생성한다. 여기서, 어레이 전압 피드백 증폭기(40)의 출력을 수신하는 어레이 전압 구동부(50)가 피형 모오스 트랜지스터들(P1,P2-P12)로 구현되는 경우에 상기 피드백 출력은 어레이 전압의 감소에 비례하여 감소된 출력으로 생성될 수 있다. 즉, 도 1의 경우에 어레이 전압 구동부(50)의 내부가 피형 모오스 트랜지스터들로 구현되어 있으므로, 상기 피드백 출력은 어레이 전압이 상기 어레이 기준전압에 비해 감소된 정도에 비례하는 만큼 감소되는 것이다. 상기 어레이 전압 피드백 증폭기(40)의 피드백 출력(VINTAEB)은 피드백 증폭기 출력버스(FAOBUS)를 통해 상기 어레이 전압 구동부(50)내의 피형 모오스 트랜지스터들의 게이트에 각기 공통으로 인가된다. 따라서, 상기 피드백 출력(VINTAEB)이 상기 트랜지스터들의 각각의 게이트를 제어하면, 상기 트랜지스터들의 드레인을 통해 어레이 외부전원전압(VDDA)이 상기 메시 파워공급 라인부(10)의 대응되는 메시 구조에 일제히 인가된다. 이에 따라, 상기 메시 파워 공급 라인부(10)의 감소된 어레이 전압의 레벨은 어레이 기준전압의 레벨을 향해 다시 증가한다. 상기한 어레이 전압 제어동작이 수행됨에 따라 상기 어레이 전압은 상기 어레이 기준전압에 도달하게 되며, 상기 어레이 전압의 증가는 다시 상기 피드백 버스(AVFBUS)를 통해 상기 어레이 전압 피드백 증폭기(40)로 전달된다. 이 경우에 상기 어레이 전압 피드백 증폭기(40)의 피드백 출력(VINTAEB)은 증가적으로 조절되어 상기 피형 모오스 트랜지스터들의 게이트에 각기 인가된다. 그럼에 의해, 상기 피형 모오스 트랜지스터들(P1-P12)은 턴오프 되므로 더 이상의 전하 유입이 차단되어 어레이 전압의 레벨이 어레이 기준전압에 대응되는 레벨로 유지된다.
상기한 바와 같은 통상의 어레이 전압 제어회로는 각기 하나의 컬럼 및 로우 디코더에 연결된 하나의 메모리 셀 어레이에 대응하여 하나의 메시 파워공급 라인부(10)와 상기 메시 파워공급 라인부(10)에 어레이 외부전원전압을 인가하기 위한 하나의 피드백 루프를 가짐을 알 수 있다. 여기서, 피드백 루프는 단일의 피드백 버스(AVFBUS)에 연결된 상기 어레이 전압 피드백 증폭기(40)를 포함하는 의미이다.
반도체 메모리 장치내의 메모리 셀들에 대한 집적도가 증가함에 따라 메모리 셀 어레이 영역의 크기도 증가하고 있다. 특히, 패키징 작업의 용이성 때문에 고집적 메모리 칩에서 가로 방향의 길이와 세로 방향의 길이가 거의 동일한 스퀘어 칩 형태의 소자구성이 고집적 반도체 메모리 장치에서 많이 검토되고 있다. 이에 따라 어레이 전압 피드백 증폭기(40)의 출력 버스(FAOBUS)의 길이가 길어지고, 상기 어레이 전압 구동부(50)를 구성하는 모오스 트랜지스터들의 개수가 증가되어 메모리 셀 어레이 영역의 높이도 크게 증가된다. 그러므로, 어레이 전압 피드백 증폭기(40)의 출력이 감당해야 하는 로딩이 증가하여 어레이 전원전압이 어레이 기준전압과 큰 차이를 갖게 되는 등 전압 응답특성이 저하된다. 전압 응답특성이 저하되어 피드백 동작이 불안정해지는 경우에 어레이 전원전압의 공급 및 제어동작이 신속히 원활하게 이루어지지 못한다.
즉, 출력 로딩이 큼에 의해, 상기 피드백 출력이 상기 어레이 전압 구동부(50)를 구성하는 모오스 트랜지스터들을 턴 온 시키기 위한 출력으로 되는 경우에는 전하의 충분한 보충에 걸리는 시간이 길고, 상기 피드백 출력이 상기 어레이 전압 구동부(50)를 구성하는 모오스 트랜지스터들을 턴 오프시키기 위한 출력으로 바뀌어지더라도 상기 트랜지스터들을 턴 오프시키기 까지에는 시간이 오래 걸리는 것이다.
결국, 종래의 어레이 전압 제어회로에서는 메모리 셀 어레이내의 메모리 셀 억세스 동작이 불안정해지며, 비트라인 센싱시 메모리 셀에 해당 데이터를 다시 저장하는 액티브 리스토아 동작에 걸리는 시간이 증가하게 되는 문제점이 있어왔다. 따라서, 고속 반도체 메모리 장치의 퍼포먼스를 저하시키는 단점이 있다.
따라서, 본 발명의 목적은 종래의 문제를 해결할 수 있는 어레이 전압 제어회로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 어레이 전압이 안정적으로 공급되고 피드백 응답특성이 보다 빠르게 되도록 하는 제어방법 및 그에 따른 회로를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 어레이내의 메모리 셀 억세스 동작이 보다 안정해지고, 비트라인 센싱시 메모리 셀에 해당 데이터를 다시 저장하는 액티브 리스토아 동작에 걸리는 시간이 최소화되도록 할 수 있는 어레이 전압 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 어레이 전압 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 어레이 전압을 인가하는 반도체 메모리 장치에 있어 다수개의 피드백 루프를 갖는 어레이 전압 제어회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 일 양태(one aspect)에 따라, 반도체 메모리 장치는, 단일의 메모리 셀 어레이 영역에 사용되는 어레이 전압이 일정한 레벨로 유지되도록 하기 위해, 상기 메모리 셀 어레이 영역을 커버하는 파워라인구조에 분할 연결된 복수개의 피드백 루프를 포함하는 어레이 전압 제어회로를 구비함에 의해, 상기 어레이 전압이 복수의 경로를 통해 상기 파워 라인구조에 독립적으로 제공되도록 한다.
상기한 구성에 따르면, 피드백 증폭기의 출력이 감당해야 하는 로딩이 감소하므로 종래의 어레이 전압 제어 회로에 비해 보다 안정된 어레이 전압 제어동작을 얻는 이점이 있다.
도 1은 통상적인 어레이 전압 제어회로의 블록도
도 2는 어레이 전압이 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀들에 인가되는 경로를 보인 회로도
도 3은 본 발명의 일 실시예에 따른 어레이 전압 제어회로의 블록도
도 4 내지 도 7은 본 발명의 다양한 변형 실시 예들에 따른 어레이 전압 제어회로의 블록도
이하에서는 본 발명에 따른 복수개의 피드백 루프로 이루어진 어레이 전압 제어회로를 갖는 반도체 메모리 장치에 대한 바람직한 실시 예가 첨부한 도면을 참조로 상세히 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 어레이 전압 제어회로의 블록도이다.
하나의 컬럼 디코더(20)와 하나의 로우 디코더(30)에 연결된 하나의 메모리 셀 어레이에 대응하여 복수로 분할된 분할 메시 파워구조를 가지며 상기 메모리 셀 어레이의 필요처에 대응되는 상기 분할 메시 파워구조를 통해 어레이 전압을 분할적으로 공급하기 위한 복수의 분할 메시 파워공급 라인부들(10a,10b,10n)과, 상기 분할 메시 파워공급 라인부들(10a,10b,10n)에 각기 연결된 복수의 피드백 버스들(AVFBUS1, AVFBUS2, AVFBUSn)을 통해 독립적으로 피드백되는 어레이 전압을 어레이 기준전압과 각기 비교하고 그 차를 증폭하는 복수의 어레이 전압 피드백 증폭기들(40a,40b,40c))과, 상기 어레이 전압 피드백 증폭기들(40a,40b,40c)의 출력상태에 각기 응답하여 어레이 외부전원전압을 상기 분할 메시 파워공급 라인부들(10a,10b,10n)에 독립적으로 인가하는 복수의 어레이 전압 구동부들(50a,50b,50n)은 본 발명의 실시 예에 따른 어레이 전압 제어회로를 구성한다
상기 도 3을 통해 알 수 있는 바와 같이, 어레이 전압 제어회로는 복수개의 피드백 루프를 가짐을 알수 있다. 즉, 복수의 피드백 버스들(AVFBUS1, AVFBUS2, AVFBUSn)에 각기 대응적으로 연결된 복수개의 어레이 전압 피드백 증폭기들(40a,40b,40c)을 포함하는 것이다. 또한, 상기 어레이 전압 제어회로는 하나의 메모리 셀 어레이에 대응하여 복수로 분할된 분할 메시 파워구조를 갖는다.
도 3에서, 메모리 셀 어레이 영역중 상기 분할 메시 파워공급 라인부(10a)에 속해 있는 메모리 셀들에 대한 억세스 동작이 수행될 경우에, 상기 분할 메시 파워공급 라인부들(10a,10b,10n)중에서 분할 메시 파워공급 라인부(10a)에 축적되어 있는 전하가 소모된다. 이에 따라 감소된 어레이 전압은 제1 피드백 버스(AVFBUS1)를 통하여 어레이 전압 피드백 증폭기(40a)의 반전단자(-)에 인가되고, 상기 어레이 전압 피드백 증폭기(40a)는 상기 반전단자(-)로 인가된 상기 어레이 전압과 비반전단자(+)를 통해 인가되는 일정한 레벨의 어레이 기준전압(VREFA)을 비교하여 그 차에 비례하는 증폭된 피드백 출력을 생성한다. 여기서, 상기 피드백 출력은 어레이 전압(VccA)이 상기 어레이 기준전압(VREFA)에 비해 감소된 정도에 비례하는 만큼 감소되는 것으로 출력된다. 상기 어레이 전압 피드백 증폭기(40a)의 피드백 출력(VINTAEB_1)은 피드백 증폭기 출력버스(FAOBUS1)를 통해 어레이 전압구동부들(50a,50b,50n)중 상기 어레이 전압 구동부(50a)내의 피형 모오스 트랜지스터들(P1-P5)의 게이트에 각기 공통으로 인가된다. 따라서, 상기 피드백 출력(VINTAEB_1)이 상기 트랜지스터들의 각각의 게이트를 공통으로 제어하면, 상기 트랜지스터들의 드레인을 통해 어레이 외부전원전압(VDDA)이 상기 메시 파워공급 라인부(10a)의 대응되는 메시 구조에 일제히 인가된다. 이에 따라, 상기 분할 메시 파워 공급 라인부(10a)의 감소된 어레이 전압의 레벨은 어레이 기준전압(VREFA)의 레벨을 향해 다시 증가한다. 상기한 어레이 전압 제어동작이 수행됨에 따라 상기 어레이 전압은 상기 어레이 기준전압에 도달하게 되며, 상기 어레이 전압의 증가는 다시 상기 피드백 버스(AVFBUS1)를 통해 상기 어레이 전압 피드백 증폭기(40a)로 전달된다. 이 경우에는 상기 피형 모오스 트랜지스터들(P1-P5)이 턴오프되므로, 어레이 전압의 레벨이 어레이 기준전압에 대응되는 레벨로 유지된다.
여기서, 상기 피형 모오스 트랜지스터들(P1-P5)을 5개로 한정하여 예를 들었으나, 트랜지스터 개수의 가감이 가능함은 물론이다.
상기한 어레이 전압 제어회로는 하나의 메모리 셀 어레이에 대응하여 복수의 피드백 루프를 가지므로, 어레이 전압 피드백 증폭기들의 출력이 감당해야 하는 로딩이 대폭적으로 감소한다. 따라서, 어레이 전원전압이 어레이 기준전압과 큰 차이를 가짐이 없이 전압 응답특성이 빨라진다. 전압 응답특성이 빠르면 피드백 동작이 안정해지므로, 어레이 전원전압의 공급 및 제어동작이 신속히 원활하게 이루어진다. 즉, 출력 로딩을 작게 함에 의해, 전하의 충분한 보충에 걸리는 시간이 짧아지고, 구동용 모오스 트랜지스터들을 턴 오프시키는데 걸리는 시간이 짧아지는 것이다.
결국, 본 실시 예의 어레이 전압 제어회로에서는 메모리 셀 어레이내의 메모리 셀 억세스 동작이 상대적으로 안정해지며, 비트라인 센싱시 메모리 셀에 해당 데이터를 다시 저장하는 액티브 리스토아 동작에 걸리는 시간이 단일의 피드백 루프를 갖는 경우에 비해 대폭 단축된다. 또한, 메모리 셀 집적도에 제한을 주지 않는 범위 내에서 상기 피드백 루프를 보다 많이 사용할수록 상기 출력 로딩은 감소된다. 한편, 상기 분할 메시 파워공급 라인부들(10a,10b,10n)의 구성에서 보여지는 바와 같이 메쉬 구조를 복수개로 분리하여 배치하는 이유는 어레이 파워 구성의 전체적인 저항 용량 곱(RC product)을 감소시켜 어레이 전압 제어동작을 보다 빠르게 하기 위해서이다.
도 4 내지 도 7은 본 발명의 다양한 변형 실시 예들에 따른 어레이 전압 제어회로의 블록도들이다.
도 4를 참조하면, 하나의 메시 파워 구조에 대하여 2개의 피드백 루프를 가지는 어레이 전압 제어회로가 보여진다. 즉, 어레이 전압 제어회로는, 하나의 컬럼 디코더(20)와 하나의 로우 디코더(30)에 연결된 하나의 메모리 셀 어레이에 대응하여 단일의 메시 파워구조를 가지며 상기 메모리 셀 어레이의 필요처에 대응되는 상기 단일의 메시 파워구조를 통해 어레이 전압을 분할적으로 공급하기 위한 메시 파워공급 라인부(10)와, 상기 메시 파워공급 라인부(10)에 나뉘어져 연결된 2개의 피드백 버스들(AVFBUS1, AVFBUS2)을 통해 독립적으로 피드백되는 어레이 전압을 어레이 기준전압과 각기 비교하고 그 차를 증폭하는 제1,2 어레이 전압 피드백 증폭기들(40a,40b))과, 상기 제1,2 어레이 전압 피드백 증폭기들(40a,40b)의 출력 상태에 각기 응답하여 어레이 외부전원전압(VDDA)을 상기 메시 파워공급 라인부(10)에 분할적으로 인가하는 제1,2 어레이 전압 구동부들(50a,50b)을 포함한다.
상기 도 4에서, 어레이 전압 제어회로는 2개의 피드백 루프를 가짐을 알수 있다. 즉, 2개의 피드백 버스들(AVFBUS1, AVFBUS2)에 각기 대응적으로 연결된 제1,2 어레이 전압 피드백 증폭기들(40a,40b)을 포함한다. 이 경우에 상기 어레이 전압 제어회로는 하나의 메모리 셀 어레이에 대응하여 하나의 메시 파워구조를 갖는다.
비록, 도 4의 실시 예에서는 두 개의 피드백 루프를 갖는 어레이 전압 제어회로를 도시하였지만, 두 개이상의 피드백 루프로의 확장이 가능함은 물론이다.
도 5를 참조하면, 본 발명의 또 다른 실시 예로서, 어레이 전압의 변화를 어레이 전압 피드백 증폭기에 전달하는 피드백 버스(AVFBUS1) 및 피드백 증폭기(40b)를 해당 어레이 메쉬 구조의 평면 상부에 위치 시킨 구조를 도시한다. 이와 같이, 해당 어레이 전압 제어 회로의 배치 및 특성 등을 고려하여 분할된 어레이 전압 메쉬 구조의 적절한 위치에 피드 백 루프를 배치할 수 있는 것이다.
도 6은 도 5의 실시 예를 변형하여 하나의 어레이 전압 메쉬 구조에 적용한 실시 예를 보여준다. 도 6을 참조하면, 단일의 메시 파워공급 라인부(10)를 구성하고, 도 5의 경우와 같은 피드백 루프를 가지는 회로구조가 나타남을 알 수 있다.
도 7은 본 발명의 또 다른 실시 예로서, 복수의 피드백 루프를 각기 배치함에 있어서 피드백 버스 및 피드백 증폭기의 위치는 어레이 전압 메쉬 구조의 상하좌우에 제한됨이 없이 배치한 경우를 보인다. 즉, 어레이 메쉬 구조의 중앙 부위 등과 같이 특성 및 메모리 장치의 레이아웃을 고려하여 적절하게 변형 배치시킬 수 있는 것이다.
상술한 바와 같이, 다수개의 피드백 루프로 구성된 즉, 다수개의 피드백 증폭기와, 이에 대응되는 다수개의 피드백 출력 버스 및 피드백 버스를 갖는 어레이 전압 제어 회로장치에 따르면, 피드백 증폭기의 출력이 감당해야 하는 로딩이 감소하므로 종래의 어레이 전압 제어 회로에 비해 보다 안정된 어레이 전압 동작을 얻는다.
상기한 설명에서는 본 발명의 바람직한 실시예 들을 도면을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 도면들에서 보여지는 회로소자의 구성 및 연결관계를 사안에 따라 다양하게 변화 또는 변경할 수 있음은 물론이다.
상기한 바와 같이, 메모리 셀 어레이 영역을 커버하는 파워 라인구조에 분할 연결된 복수개의 피드백 루프를 포함하는 어레이 전압 제어회로를 구비한 본 발명에 따르면, 피드백 증폭기의 출력이 감당해야 하는 로딩이 감소하므로 종래의 어레이 전압 제어 회로에 비해 보다 안정된 어레이 전압 제어동작을 얻는 효과가 있다.

Claims (8)

  1. (삭제)
  2. (삭제)
  3. 어레이 전압을 받는 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서:
    상기 메모리 셀 어레이에 대응하여 메시 파워구조를 가지며 상기 메모리 셀 어레이에 상기 메시 파워구조를 통해 어레이 전압을 분할적으로 공급하기 위한 단일의 메시 파워공급 라인부와;
    상기 메시 파워공급 라인부에 분할적으로 연결된 복수의 피드백 버스들을 통해 독립적으로 피드백되는 어레이 전압을 어레이 기준전압과 각기 비교하고 제어신호를 출력하는 복수의 제어신호 발생부들과;
    상기 제어신호 발생부들의 상기 제어신호들에 각기 응답하여 어레이 외부전원전압을 상기 메시 파워공급 라인부에 독립적으로 인가하는 복수의 어레이 전압 구동부들을 포함하는 어레이 전압 제어회로를,
    구비함을 특징으로 하는 반도체 메모리 장치.
  4. 하나의 컬럼 디코더와 하나의 로우 디코더에 연결된 하나의 메모리 셀 어레이에 대응하여 복수로 분할된 분할 메시 파워구조를 가지며 상기 메모리 셀 어레이의 필요처에 대응되는 상기 분할 메시 파워구조를 통해 어레이 전압을 분할적으로 공급하기 위한 복수의 분할 메시 파워공급 라인부들과;
    상기 분할 메시 파워공급 라인부들에 각기 연결된 복수의 피드백 버스들을 통해 독립적으로 피드백되는 어레이 전압을 어레이 기준전압과 각기 비교하고 그 차를 증폭하는 복수의 어레이 전압 피드백 증폭기들과;
    상기 어레이 전압 피드백 증폭기들의 출력 상태에 각기 응답하여 어레이 외부전원전압을 상기 분할 메시 파워공급 라인부들에 독립적으로 인가하는 복수의 어레이 전압 구동부들을 포함하는 어레이 전압 제어회로를,
    구비함을 특징으로 하는 반도체 메모리 장치.
  5. 일정한 내부 어레이 전압을 갖는 반도체 메모리 장치에 있어서:
    단일 메모리 셀 어레이 영역에 대하여 어레이 전압을 제어하는 복수개의 피드백 루프와, 상기 복수개의 피드백 루프에 의해 응답된 출력들로써 상기 어레이 전압을 각기 독립적으로 인가하는 복수의 어레이 전압 구동부들을 포함하는 어레이 전압 제어회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 어레이 전압이 인가되는 파워라인의 분포는 연결된 단일 메시 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 어레이 전압이 인가되는 파워라인의 분포는 상기 피드백 루프의 개수에 대응되는 개수로 분할된 분할 메시 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 피드백 루프는 상기 메모리 셀 어레이 영역의 내부 또는 외부에 배치됨을 특징으로 하는 반도체 메모리 장치.
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