KR19990075883A - 어레이 전원 전압 발생 회로 - Google Patents

Abstract

여기에 개시된 반도체 메모리 장치는 어레이 전원 전압 발생 회로를 포함한다. 어레이 전원 전압 발생 회로는 복수개의 어레이 블록들이 복수개의 영역들로 분리될 때, 상기 회로에 근접한 어레이 블록에 공급되는 기준 전압과 선택된 어레이 블록에 공급되는 전압을 비교하여 비교 신호를 발생하는 비교 회로와, 상기 비교 신호에 응답하여, 상기 블록에 공급되는 전압이 상기 기준 전압보다 낮을 때 어레이 블록에 전원을 공급하기 위한 구동 회로를 포함한다. 이로써 오버 슈팅으로 인한 전력 소모를 막을 수 있다.

Description

어레이 전원 전압 발생 회로(ARRAY POWER SUPPLY CIRCUIT)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 어레이 전원 전압 발생 회로를 구비하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치는 메모리 셀들이 동일 동작 특성을 가질 수 있도록, 동일한 전압을 공급받는 것이 바람직하다. 도 1은 어레이 블록의 구성을 보여주는 블록도로서, 어레이 블록마다 어레이 전원 전압 발생 회로가 각각 대응되어 있어 복수개의 블록들 중 하나만을 선택하여 전원을 공급하면 파워 절감의 효과를 얻을 수 있다. 그리고 선택된 하나의 블록에만 파워가 공급되므로써 블록의 가장자리와 어레이 전원 전압 발생 회로와 인접한 지점에 센싱 실행의 차이가 작아진다는 이점이 있다. 그러나 이는 레이 아웃 증가를 초래하게 된다. 어레이 전원 전압 발생 회로는 블록 선택 신호가 인가되면 이에 해당되는 블록과 어레이 전원 전압 발생 회로가 선택되고, 어레이 전체로 내부 전원 전압을 공급한다.

상기와 같은 구성을 갖는 반도체 메모리 장치는 고집적화 추세로 나아가는 있는 현입장에서는 어레이 전원 전압 발생 회로들로 인해 레이 아웃 면적이 증가하므로 바람직하지 않은 구조라 할 수 있다.

도 2는 또 다른 반도체 메모리 장치의 어레이 블록의 구성을 보여주는 회로도로서, 각 블록마다 배열되던 어레이 전원 전압 발생 회로를 어레이 전체에 하나만 존재하도록 하므로써, 도 1의 그것보다 레이 아웃 면적을 줄일 수 있다. 원하는 레벨로 어레이 전체에 전원을 공급하기 위하여 어레이 전원 전압 발생 회로와 인접한 어레이 블록의 제 1 지점 (A2)과 상기 어레이 블록과는 반대편에 위치하는 어레이 블록의 가장자리인 제 2 지점 (B2)에 전압을 비교하여 원하는 레벨로 전원을 공급한다.

상기 제 2 지점 (B2)의 전압은 파워 라인 (power line)을 통해 어레이 전원 전압 발생 회로 피드백되어 이를 기준 전압 (reference voltage)과 비교하는데, 만일 피드백된 전압이 기준 전압보다 낮다면 이를 구동시켜 보다 높은 전압을 인가하고, 반대로 피드백된 전압이 기준 전압보다 높다면 어레이로의 전원 공급을 차단한다.

그런 후, 센싱 구간으로 접어들게 되면 제 2 지점 (B2)은 공급된 전원 전압이 소모됨에 어레이 전원 전압 발생 회로로 피드백되는 전원의 레벨은 급격하게 낮아져 상기 어레이 전원 전압 발생 회로의 출력단의 전압을 구동시킨다. 그로 인해 어레이 전원 전압 발생 회로와 근접한 제 1 지점 (A2)에서는 원하는 전압 레벨이상으로 높은 전압을 공급받는 오버 슈팅 (over shooting) 현상이 도 3에서와 같이 발생하게 된다 (A). 상기 오버 슈팅은 피드백 라인과 어레이 전원 전압 발생 회로간의 거리가 멀수록 그리고 파워 라인의 로딩 변화가 클수록 더욱 심하게 나타난다.

이는 센싱의 이점을 얻기 위해서는 레이 아웃 면적이 증가하고, 레이 아웃 면적의 감소 효과를 얻기 위해서는 센싱시 노이즈가 증가하게 되는 문제점이 발생하게된다.

따라서, 본 발명의 목적은 어레이 전원 전압 공급시 레이 아웃 면적의 증가와 센싱시 노이즈를 줄일 수 있는 반도체 메모리 장치를 제공하기 위함이다.

도 1은 종래 기술에 따른 어레이 블록의 구성을 보여주는 블록도:

도 2는 어레이 블록의 구성을 보여주는 블록도:

도 3은 종래 기술에 따른 문제점을 보여주는 파형도:

도 4는 본 발명의 실시예에 따른 어레이 블록의 구성을 보여주는 블록도:

도 5는 본 발명의 실시예에 따른 어레이 전원 전압 발생 회로의 구성을 보여주는 회로도이다.

*도면의 주요부분에 대한 부호 설명

130a, 130b : 어레이 전원 전압 발생 회로 110a, 110b : 비교 회로

120a, 120b : 구동 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 복수 개의 어레이 블록들과; 상기 어레이 블록들은 어레이 블록을 양분하는 적어도 하나 이상의 제어 신호에 따라 적어도 하나 이상의 영역들로 분리되며, 상기 어레이 블록들에 전원이 전달되는 파워 라인과; 상기 파워 라인을 통해 공급된 전압이 피드백되는 피드백 라인과; 상기 선택된 영역내의 어레이 블록들에 근접하여 상기 어레이 블록들에 전원 전압을 공급하기 위한 복수 개의 어레이 전원 전압 공급 회로들을 포함하며, 상기 각 어레이 전원 전압 공급 회로들은 기준 전압과 상기 영역들 중 선택된 영역 내의 어레이 블록에 공급되는 전압을 비교하여 비교 신호를 발생하는 비교 회로와; 상기 비교 신호에 응답하여, 상기 블록에 공급되는 전압이 상기 기준 전압보다 낮을 때 상기 메모리 블록에 전원을 공급하기 위한 구동 회로를 포함한다.

바람직한 실시예에 있어서, 상기 어레이 전원 전압 공급 회로들 각각은 상기 분리된 영역들 중 하나를 선택하는 제어 신호에 응답하여 어레이 전원 전압을 공급한다.

바람직한 실시예에 있어서, 상기 비교 회로는 차동 증폭기이다.

이와 같은 장치에 의해서, 어레이 면적과 전력 소모를 줄일 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조도면 도 4 및 도 5에 의거하여 설명하면 다음과 같다.

이하 어레이 블록들이 두 개의 영역으로 나누어지는 경우에 한하여 어레이 전원 전압 발생 회로의 동작을 설명한다.

선택된 어레이 블록들의 위치에 따라 이에 근접한 어레이 전원 전압 발생 회로가 선택적으로 구동된다. 그러므로 하나의 어레이 전원 전압 발생 회로로 인해 발생하던 오버 슈팅을 줄일 수 있다.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.

도 4를 참조하면, 반도체 메모리 장치는 복수 개의 어레이 블록들 (100)과 이들에 전원을 공급하기 위한 어레이 전원 전압 발생 회로들 (130a, 130b)로 구성된다. 상기 어레이 블록들의 중앙 부분(A3)을 기준으로 좌측 어레이 블록들 BLK<0> ∼ BLK<7>과 우측 어레이 블록들 BLK<8> ∼ BLK<15>로 나누어진다. 상기 어레이 블록들 외곽에는 어레이 전원 전압이 전달되는 파워 라인이 배치되어 있다. 그리고 피드백 라인이 상기 중앙 부분(A3)을 기준으로 우측 피드백 라인과 좌측 피드백 라인으로 나뉘어진다.

상기 어레이 블록들 BLK<0> ∼ BLK<15>은 외부로부터 인가되는 어드레스 신호(RAi/RAiB)에 의해 크게 두 영역으로 나누어지며 이들은 각각 제 1 및 제 2 어레이 전원 전압 발생 회로들(130a, 130b)로부터 전원을 공급받는다. 다시 말해, 어드레스 신호 (RAi/RAiB)를 기준으로 우측에 배열되는 메모리 블록들 BLK<8> ∼BLK<15>은 제 1 어레이 전원 전압 발생 회로 (130a)를 통해 전압을 공급받고, 좌측에 배열되는 메모리 블록들 BLK<0> ∼ BLK<7>은 제 2 어레이 전원 전압 발생 회로 (130b)로부터 전원을 공급받는다.

상기 각 어레이 전원 전압 발생 회로 (130a, 130b)는 어레이 블록들에 공급되던 전압 (Vfb)을 피드백 라인으로부터 전달받고 이를 기준 전압(VCCA)을 비교하기 위한 비교 회로(110a, 110b)와, 상기 비교 신호에 응답하여 어레이 전원 전압 을 구동하기 위한 구동 회로(120a, 120b)를 포함한다.

도 5는 어레이 전원 전압 발생 회로의 구성을 구체적으로 보여주는 회로도이다.

상기 제 1 및 제 2 어레이 전원 전압 발생 회로들 각각은 상기 피드백 라인을 통해 전달되는 어레이 전원 전압 (Vfb)과 상기 기준 전압 (VREF)을 비교하기 위한 비교 회로 (110a, 110b)와 상기 비교 회로 (110a, 110b)의 출력 신호에 응답하여 어레이 전원 전압 (VCCA)을 공급하는 구동 회로 (120a, 120b)를 포함한다.

상기 비교 회로 (110a, 110b)는 PMOS 트랜지스터들 (PM1, PM2, PM3)과 NMOS 트랜지스터들 (NM1, NM2, NM3)들로 구성된 차동 증폭기이다. 상기 비교 회로 (110, 110b)는 NMOS 트랜지스터들 (NM1, NM2)의 게이트들로 얻고자 하는 전원 레벨을 갖는 기준 전압 (Vref)과 어레이 블록의 중간 지점 (A3)으로부터 피드백되는 전압을 공급받아 이들을 비교하게 된다. 그리고 구동 회로 (130a, 130b)는 상기 비교 회로(110a, 110b)의 출력단에 직렬로 접속되는 인버터 (I1, I2)들과 소오스로 외부 전원 전압을 인가받고, 게이트는 상기 인버터의 출력단에 접속되고 드레인은 접지되는 PMOS 트랜지스터 (PM4)를 포함하고 있다.

우선, 전 어레이 블록을 양분하는 RAi, RAiB 인폼을 받는 어레이 전원 전압 발생 회로들 (130a, 130b)이 있고, 상기 각 어레이 전원 전압 발생 회로 (130a, 130b)의 비교 회로 (110a, 110b)로 피드백하는 부분을 A3으로 한다. A3을 기준으로 어레이 우측에 배열되는 블록들 BLK<8> ∼ BLK<15>중 하나가 선택되면 RAi로 인해 우측의 제 1 어레이 전원 전압 발생 회로 (130a)가 구동되고, 반대로 좌측의 어레이 블록들 BLK<0> ∼ BLK<7> 중 하나가 선택되면 RAiB로 인해 제 2 어레이 전원 전압 발생 회로 (130b)가 구동된다.

어레이 전원 전압 발생 회로 (130a, 130b)의 출력쪽에서 상대적으로 가까운 부위를 검출 하기 때문에 VCCA레벨의 오버 슈팅폭을 줄일 수 있다. 그리고 상기 어드레스 신호에 따라 활성화되는 어레이 전원 전압 발생 회로만을 동작시키기 때문에 선택된 블록의 전압 레벨이 기준 전압과 동일하게 유지된다. 상기 제 1 및 제 2 어레이 전원 전압 발생 회로 (130a, 130b)들 중 어느 하나만을 선택적으로 구동시키므로 전력의 소모를 줄일 수 있다.

이상은 어레이를 두부분으로 나누어 제어하는 경우를 기술한 것이고, 오버 슈팅 폭을 더욱 작게 하고자 할 때에는 레이아웃 면적을 고려하여 어레이를 다수개의 영역으로 나누어 제어할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.

따라서, 본 발명에 따른 어레이 전원 전압 발생 회로는 레이 아웃 면적의 감소와 함께 외부 전원 전압의 오버 슈팅을 줄일 수 있다.

Claims (3)

1. 복수 개의 어레이 블록들과;

   상기 어레이 블록들은 어레이 블록들을 적어도 하나 이상의 제어 신호들에 따라 복수 개의 어레이 영역들로 분리되고;

   상기 어레이 블록들에 전원이 전달되는 파워 라인과;

   상기 파워 라인을 통해 공급된 전압이 피드백되는 피드백 라인과;

   상기 복수 개의 어레이 영역들과 일대일 대응하고, 상기 어레이 영역들중 어느 하나를 선택하기 위한 신호에 응답하여 선택된 어레이 영역내의 어레이 블록에 전원 전압을 공급하기 위한 복수 개의 어레이 전원 전압 공급 회로들을 포함하며,

   상기 각 어레이 전원 전압 공급 회로들은

   기준 전압과 상기 영역들 중 선택된 영역 내의 어레이 블록에 공급되는 전압을 비교하여 비교 신호를 발생하는 비교 회로와;

   상기 비교 신호에 응답하여, 상기 블록에 공급되는 전압이 상기 기준 전압보다 낮을 때 상기 메모리 블록에 전원을 공급하기 위한 구동 회로를 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 각 어레이 전원 전압 공급 회로들은 상기 어레이 영역 선택을 위한 신호에 응답하여 가장 근접한곳에 위치한 어레이 영역에 전원을 공급하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 비교 회로는 차동 증폭기인 반도체 메모리 장치.