JPH1074394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1074394A JPH1074394A JP8230352A JP23035296A JPH1074394A JP H1074394 A JPH1074394 A JP H1074394A JP 8230352 A JP8230352 A JP 8230352A JP 23035296 A JP23035296 A JP 23035296A JP H1074394 A JPH1074394 A JP H1074394A
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Abstract
(57)【要約】
【課題】スタンバイモード時の消費電力を低減し得る降
圧回路を備えた半導体記憶装置を提供する。 【解決手段】基準電圧発生回路２は、基準電圧Ｖref を
生成する。降圧トランジスタは、外部電源Ｖext と内部
電源Ｖint との間で並列に接続したＰＭＯＳトランジス
タＴr1とＮＭＯＳトランジスタＴr2とから構成される。
トランジスタＴr1は、基準電圧Ｖref と内部電源Ｖint
とを比較する比較器３から出力される制御信号φact に
基づいて、基準電圧レベルを内部電源Ｖint として出力
する。基準電圧発生回路２及び比較器３は、読み出し及
び書き込み動作時にモード選択信号φ１で活性化され
る。トランジスタＴr2は、スタンバイモード選択信号φ
１から制御信号生成回路６で生成される第二の制御信号
φstd に基づいてオンされて、該選択信号φ１をトラン
ジスタＴr2のしきい値分降圧した降圧電圧を内部電源Ｖ
int として出力する。
圧回路を備えた半導体記憶装置を提供する。 【解決手段】基準電圧発生回路２は、基準電圧Ｖref を
生成する。降圧トランジスタは、外部電源Ｖext と内部
電源Ｖint との間で並列に接続したＰＭＯＳトランジス
タＴr1とＮＭＯＳトランジスタＴr2とから構成される。
トランジスタＴr1は、基準電圧Ｖref と内部電源Ｖint
とを比較する比較器３から出力される制御信号φact に
基づいて、基準電圧レベルを内部電源Ｖint として出力
する。基準電圧発生回路２及び比較器３は、読み出し及
び書き込み動作時にモード選択信号φ１で活性化され
る。トランジスタＴr2は、スタンバイモード選択信号φ
１から制御信号生成回路６で生成される第二の制御信号
φstd に基づいてオンされて、該選択信号φ１をトラン
ジスタＴr2のしきい値分降圧した降圧電圧を内部電源Ｖ
int として出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、外部から供給さ
れる電源を降圧して内部回路に供給する降圧回路を備え
た半導体記憶装置に関するものである。
れる電源を降圧して内部回路に供給する降圧回路を備え
た半導体記憶装置に関するものである。
【０００２】近年の半導体記憶装置では、高集積化、低
消費電力化及び動作速度の高速化がますます要請されて
いる。半導体記憶装置の一種類として、消費電力を低減
するため、あるいは内部回路を構成する素子を保護する
ために、外部から供給される電源を降圧して内部回路に
供給する降圧回路を備えたものがある。このような半導
体記憶装置では、消費電力を低減するために、降圧回路
の消費電力を低減することが必要となっている。
消費電力化及び動作速度の高速化がますます要請されて
いる。半導体記憶装置の一種類として、消費電力を低減
するため、あるいは内部回路を構成する素子を保護する
ために、外部から供給される電源を降圧して内部回路に
供給する降圧回路を備えたものがある。このような半導
体記憶装置では、消費電力を低減するために、降圧回路
の消費電力を低減することが必要となっている。
【０００３】
【従来の技術】従来、半導体記憶装置の一種類として、
外部から供給される電源を降圧回路で降圧して内部回路
に供給することにより、消費電力の低減及び内部回路を
構成する素子の保護を図るようにしたものがある。
外部から供給される電源を降圧回路で降圧して内部回路
に供給することにより、消費電力の低減及び内部回路を
構成する素子の保護を図るようにしたものがある。
【０００４】前記降圧回路は、外部電源と内部電源供給
用配線との間に介在される降圧トランジスタと、その降
圧トランジスタのゲート電位を制御する降圧トランジス
タ制御回路とから構成される。前記降圧トランジスタ
は、例えばＮチャネルＭＯＳトランジスタで構成され
る。
用配線との間に介在される降圧トランジスタと、その降
圧トランジスタのゲート電位を制御する降圧トランジス
タ制御回路とから構成される。前記降圧トランジスタ
は、例えばＮチャネルＭＯＳトランジスタで構成され
る。
【０００５】前記降圧トランジスタ制御回路は、降圧電
位すなわち内部電源を一定に維持するために基準電圧発
生回路を備え、その基準電圧発生回路で生成された基準
電圧に基づいて、前記降圧トランジスタのゲートに定電
圧が供給される。
位すなわち内部電源を一定に維持するために基準電圧発
生回路を備え、その基準電圧発生回路で生成された基準
電圧に基づいて、前記降圧トランジスタのゲートに定電
圧が供給される。
【０００６】従って、降圧トランジスタは定電圧となる
ゲート電圧により常時オンされ、そのゲート電圧からそ
の降圧トランジスタのしきい値分低下した電圧が、同降
圧トランジスタのソースから内部電源として所定の内部
回路に供給される。
ゲート電圧により常時オンされ、そのゲート電圧からそ
の降圧トランジスタのしきい値分低下した電圧が、同降
圧トランジスタのソースから内部電源として所定の内部
回路に供給される。
【０００７】このように構成された半導体記憶装置で
は、所定の内部回路が降圧された内部電源で動作し、書
き込み動作及び読み出し動作が行なわれ、書き込み動作
及び読み出し動作が行なわれないときは、書き込み動作
若しくは読み出し動作を待つスタンバイモードとなる。
は、所定の内部回路が降圧された内部電源で動作し、書
き込み動作及び読み出し動作が行なわれ、書き込み動作
及び読み出し動作が行なわれないときは、書き込み動作
若しくは読み出し動作を待つスタンバイモードとなる。
【０００８】
【発明が解決しようとする課題】上記のような半導体記
憶装置では、降圧回路は基準電圧に基づいて動作し、そ
の基準電圧は例えばダイオード接続されたＭＯＳトラン
ジスタ及び抵抗等を高電位側電源と低電位側電源との間
で直列に接続して構成した基準電圧発生回路で常時生成
される。
憶装置では、降圧回路は基準電圧に基づいて動作し、そ
の基準電圧は例えばダイオード接続されたＭＯＳトラン
ジスタ及び抵抗等を高電位側電源と低電位側電源との間
で直列に接続して構成した基準電圧発生回路で常時生成
される。
【０００９】このような構成により、基準電圧発生回路
では内部回路での消費電流が少なくなるスタンバイモー
ド時にも定常的に電流が消費されるため、スタンバイモ
ード時には降圧回路の消費電力が相対的に増大する。従
って、スタンバイモード時の消費電力を低減するために
は、スタンバイモード時の降圧回路の消費電力を低減す
ることが有効である。
では内部回路での消費電流が少なくなるスタンバイモー
ド時にも定常的に電流が消費されるため、スタンバイモ
ード時には降圧回路の消費電力が相対的に増大する。従
って、スタンバイモード時の消費電力を低減するために
は、スタンバイモード時の降圧回路の消費電力を低減す
ることが有効である。
【００１０】この発明の目的は、外部電源を降圧した内
部電源を内部回路に安定して供給しながら、スタンバイ
モード時の消費電力を低減し得る降圧回路を備えた半導
体記憶装置を提供することにある。
部電源を内部回路に安定して供給しながら、スタンバイ
モード時の消費電力を低減し得る降圧回路を備えた半導
体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、基準電圧発生回路２は、
外部から供給される外部電源Ｖext に基づいて、該外部
電源Ｖext を降圧した降圧電圧を設定するための基準電
圧Ｖref を生成する。降圧トランジスタは、前記基準電
圧Ｖref に基づいて動作して、前記降圧電圧を内部電源
Ｖint として内部回路に出力する。前記降圧トランジス
タは、前記外部電源Ｖext と内部電源Ｖint との間で並
列に接続したＰチャネルＦＥＴ・Ｔr1とＮチャネルＦＥ
Ｔ・Ｔr2とから構成される。前記ＰチャネルＦＥＴ・Ｔ
r1は、前記基準電圧Ｖref と内部電源Ｖint とを比較す
る比較器３から出力される第一の制御信号φact に基づ
いて、前記内部電源Ｖint が基準電圧Ｖref より低電圧
となったときオンされて、前記基準電圧レベルを内部電
源Ｖint として出力する。前記基準電圧発生回路２及び
比較器３は、読み出し及び書き込み動作を設定するモー
ド選択信号φ１に基づいて活性化される。前記Ｎチャネ
ルＦＥＴ・Ｔr2は、スタンバイモードを設定する前記モ
ード選択信号φ１から制御信号生成回路６で生成される
第二の制御信号φstd に基づいてオンされて、該モード
選択信号φ１の電圧レベルを前記ＮチャネルＦＥＴのし
きい値分降圧した降圧電圧を内部電源Ｖint として出力
する。
原理説明図である。すなわち、基準電圧発生回路２は、
外部から供給される外部電源Ｖext に基づいて、該外部
電源Ｖext を降圧した降圧電圧を設定するための基準電
圧Ｖref を生成する。降圧トランジスタは、前記基準電
圧Ｖref に基づいて動作して、前記降圧電圧を内部電源
Ｖint として内部回路に出力する。前記降圧トランジス
タは、前記外部電源Ｖext と内部電源Ｖint との間で並
列に接続したＰチャネルＦＥＴ・Ｔr1とＮチャネルＦＥ
Ｔ・Ｔr2とから構成される。前記ＰチャネルＦＥＴ・Ｔ
r1は、前記基準電圧Ｖref と内部電源Ｖint とを比較す
る比較器３から出力される第一の制御信号φact に基づ
いて、前記内部電源Ｖint が基準電圧Ｖref より低電圧
となったときオンされて、前記基準電圧レベルを内部電
源Ｖint として出力する。前記基準電圧発生回路２及び
比較器３は、読み出し及び書き込み動作を設定するモー
ド選択信号φ１に基づいて活性化される。前記Ｎチャネ
ルＦＥＴ・Ｔr2は、スタンバイモードを設定する前記モ
ード選択信号φ１から制御信号生成回路６で生成される
第二の制御信号φstd に基づいてオンされて、該モード
選択信号φ１の電圧レベルを前記ＮチャネルＦＥＴのし
きい値分降圧した降圧電圧を内部電源Ｖint として出力
する。
【００１２】請求項２では、前記制御信号生成回路は、
前記第二の制御信号の電圧レベルが前記基準電圧と一致
するように、外部電源から複数のＮチャネルＦＥＴのし
きい値分降圧した電圧レベルを生成する。
前記第二の制御信号の電圧レベルが前記基準電圧と一致
するように、外部電源から複数のＮチャネルＦＥＴのし
きい値分降圧した電圧レベルを生成する。
【００１３】請求項３では、前記制御信号生成回路は、
前記モード選択信号のスタンバイモードへの切り替わり
に基づいて、前記第二の制御信号を前記内部電源電圧よ
り前記ＮチャネルＦＥＴのしきい値分高い電圧レベルと
する。
前記モード選択信号のスタンバイモードへの切り替わり
に基づいて、前記第二の制御信号を前記内部電源電圧よ
り前記ＮチャネルＦＥＴのしきい値分高い電圧レベルと
する。
【００１４】（作用）請求項１では、読み出し及び書き
込みモードでは、基準電圧発生回路２及び比較器３が活
性化され、第一の制御信号φact に基づいてオンされる
ＰチャネルＦＥＴ・Ｔr1により、内部電源Ｖint が基準
電圧Ｖref レベルに維持される。スタンバイモードで
は、基準電圧発生回路２及び比較器３が不活性化され、
第二の制御信号φact に基づいてオンされるＮチャネル
ＦＥＴ・Ｔr2により、第二の制御信号φact の電圧レベ
ルをＮチャネルＦＥＴ・Ｔr2のしきい値分低下させた内
部電源Ｖint が出力される。
込みモードでは、基準電圧発生回路２及び比較器３が活
性化され、第一の制御信号φact に基づいてオンされる
ＰチャネルＦＥＴ・Ｔr1により、内部電源Ｖint が基準
電圧Ｖref レベルに維持される。スタンバイモードで
は、基準電圧発生回路２及び比較器３が不活性化され、
第二の制御信号φact に基づいてオンされるＮチャネル
ＦＥＴ・Ｔr2により、第二の制御信号φact の電圧レベ
ルをＮチャネルＦＥＴ・Ｔr2のしきい値分低下させた内
部電源Ｖint が出力される。
【００１５】請求項２では、第二の制御信号は、外部電
源から複数のＮチャネルＭＯＳトランジスタのしきい値
分降圧した電圧レベルとなり、内部電源は第二の制御信
号からさらにＮチャネルＦＥＴのしきい値分低下した電
圧レベルとなる。
源から複数のＮチャネルＭＯＳトランジスタのしきい値
分降圧した電圧レベルとなり、内部電源は第二の制御信
号からさらにＮチャネルＦＥＴのしきい値分低下した電
圧レベルとなる。
【００１６】請求項３では、第二の制御信号は、モード
選択信号のスタンバイモードへの切り替わりに基づい
て、内部電源よりＮチャネルＦＥＴのしきい値分高い電
圧レベルとなる。
選択信号のスタンバイモードへの切り替わりに基づい
て、内部電源よりＮチャネルＦＥＴのしきい値分高い電
圧レベルとなる。
【００１７】
（第一の実施の形態）図２は、この発明を具体化した半
導体記憶装置の降圧回路の第一の実施の形態を示す。降
圧トランジスタ制御回路１ａに入力されるモード選択信
号φ１は、読み出し及び書き込みモードと、スタンバイ
モードとを切り替えるための信号であり、この半導体記
憶装置の周辺回路により生成されて、読み出し及び書き
込みモード時にはＨレベル、スタンバイモード時には、
Ｌレベルとなる。
導体記憶装置の降圧回路の第一の実施の形態を示す。降
圧トランジスタ制御回路１ａに入力されるモード選択信
号φ１は、読み出し及び書き込みモードと、スタンバイ
モードとを切り替えるための信号であり、この半導体記
憶装置の周辺回路により生成されて、読み出し及び書き
込みモード時にはＨレベル、スタンバイモード時には、
Ｌレベルとなる。
【００１８】前記モード選択信号φ１は、基準電圧発生
回路２及び比較器３に入力され、基準電圧発生回路２及
び比較器３は、モード選択信号φ１がＨレベルとなると
活性化される。基準電圧発生回路２はその活性化に基づ
いて、基準電圧Ｖref を出力する。前記基準電圧Ｖref
は、内部電源Ｖint として必要な電圧レベルに設定され
る。
回路２及び比較器３に入力され、基準電圧発生回路２及
び比較器３は、モード選択信号φ１がＨレベルとなると
活性化される。基準電圧発生回路２はその活性化に基づ
いて、基準電圧Ｖref を出力する。前記基準電圧Ｖref
は、内部電源Ｖint として必要な電圧レベルに設定され
る。
【００１９】比較器３は、前記基準電圧Ｖref と内部電
源Ｖint とを比較して制御信号φact を出力する。その
制御信号φact は、内部電源Ｖint が基準電圧Ｖref よ
り高電位であればＨレベルとなり、内部電源Ｖint が基
準電圧Ｖref より低電位であればＬレベルとなる。ま
た、モード選択信号φ１により比較器３が不活性状態と
なると、同比較器３からＨレベルの制御信号φact が出
力されるように設定される。
源Ｖint とを比較して制御信号φact を出力する。その
制御信号φact は、内部電源Ｖint が基準電圧Ｖref よ
り高電位であればＨレベルとなり、内部電源Ｖint が基
準電圧Ｖref より低電位であればＬレベルとなる。ま
た、モード選択信号φ１により比較器３が不活性状態と
なると、同比較器３からＨレベルの制御信号φact が出
力されるように設定される。
【００２０】前記モード選択信号φ１はインバータ回路
４ａで反転されて、制御信号φstdとして出力される。
前記インバータ回路４ａには、前記外部電源Ｖext が供
給される。
４ａで反転されて、制御信号φstdとして出力される。
前記インバータ回路４ａには、前記外部電源Ｖext が供
給される。
【００２１】降圧トランジスタはＰチャネルＭＯＳトラ
ンジスタＴr1と、ＮチャネルＭＯＳトランジスタＴr2と
が並列に接続されて構成される。前記トランジスタＴr1
のゲートには、前記制御信号φact が入力され、ソース
には外部電源Ｖext が供給される。そして、前記トラン
ジスタＴr1のドレインから内部電源Ｖint が出力され
る。
ンジスタＴr1と、ＮチャネルＭＯＳトランジスタＴr2と
が並列に接続されて構成される。前記トランジスタＴr1
のゲートには、前記制御信号φact が入力され、ソース
には外部電源Ｖext が供給される。そして、前記トラン
ジスタＴr1のドレインから内部電源Ｖint が出力され
る。
【００２２】前記トランジスタＴr2のゲートには、前記
制御信号φstd が入力され、ドレインには外部電源Ｖex
t が供給される。そして、前記トランジスタＴr2のソー
スから内部電源Ｖint が出力される。
制御信号φstd が入力され、ドレインには外部電源Ｖex
t が供給される。そして、前記トランジスタＴr2のソー
スから内部電源Ｖint が出力される。
【００２３】次に、上記のように構成された降圧回路の
動作を説明する。読み出し及び書き込みモード時に、モ
ード選択信号φ１がＨレベルとなると、基準電圧発生回
路２及び比較器３が活性化される。すると、基準電圧発
生回路２は基準電圧Ｖref を出力し、比較器３は基準電
圧Ｖref と内部電源Ｖint とを比較して、制御信号φac
t を出力する。また、インバータ回路４ａから出力され
る制御信号φstd はＬレベルとなり、トランジスタＴr2
はオフされる。
動作を説明する。読み出し及び書き込みモード時に、モ
ード選択信号φ１がＨレベルとなると、基準電圧発生回
路２及び比較器３が活性化される。すると、基準電圧発
生回路２は基準電圧Ｖref を出力し、比較器３は基準電
圧Ｖref と内部電源Ｖint とを比較して、制御信号φac
t を出力する。また、インバータ回路４ａから出力され
る制御信号φstd はＬレベルとなり、トランジスタＴr2
はオフされる。
【００２４】前記内部電源Ｖint が基準電圧Ｖref より
低電位であると、制御信号φact はＬレベルとなり、ト
ランジスタＴr1がオンされて、内部電源Ｖint の電圧レ
ベルが上昇する。そして、内部電源Ｖint が基準電圧Ｖ
ref を超えると、制御信号φact はＨレベルとなり、ト
ランジスタＴr1がオフされる。
低電位であると、制御信号φact はＬレベルとなり、ト
ランジスタＴr1がオンされて、内部電源Ｖint の電圧レ
ベルが上昇する。そして、内部電源Ｖint が基準電圧Ｖ
ref を超えると、制御信号φact はＨレベルとなり、ト
ランジスタＴr1がオフされる。
【００２５】内部電源Ｖint が供給される内部回路の電
流消費により、内部電源Ｖint が再び基準電圧Ｖref よ
り低電位となると、トランジスタＴr1がオンされて、内
部電源Ｖint の電圧レベルが上昇する。このような動作
により、内部電源Ｖint は基準電圧Ｖref に維持され
る。
流消費により、内部電源Ｖint が再び基準電圧Ｖref よ
り低電位となると、トランジスタＴr1がオンされて、内
部電源Ｖint の電圧レベルが上昇する。このような動作
により、内部電源Ｖint は基準電圧Ｖref に維持され
る。
【００２６】スタンバイモード時に、モード選択信号φ
１がＬレベルとなると、基準電圧発生回路２，３が不活
性化される。すると、制御信号φact はＨレベルとなっ
て、トランジスタＴr1はオフされる。
１がＬレベルとなると、基準電圧発生回路２，３が不活
性化される。すると、制御信号φact はＨレベルとなっ
て、トランジスタＴr1はオフされる。
【００２７】また、制御信号φstd はＨレベルとなっ
て、トランジスタＴr2がオンされる。すると、内部電源
Ｖint は外部電源Ｖext からトランジスタＴr2のしきい
値分低下した降圧電位となる。
て、トランジスタＴr2がオンされる。すると、内部電源
Ｖint は外部電源Ｖext からトランジスタＴr2のしきい
値分低下した降圧電位となる。
【００２８】上記のように構成された降圧回路では、次
に示す作用効果を得ることができる。 （イ）読み出し及び書き込みモード時には、基準電圧発
生回路２及び比較器３を活性化し、制御信号φact によ
りトランジスタＴr1をオンさせて、基準電圧Ｖref で設
定される降圧電位を内部回路に内部電源Ｖint として供
給することができるので、内部回路の消費電力の低減及
び素子の保護を図ることができる。 （ロ）スタンバイモード時には、基準電圧発生回路２及
び比較器３を不活性化して、この降圧回路の消費電力を
低減することができる。また、制御信号φstd によりオ
ンされるトランジスタＴr2より内部電源Ｖint を生成し
て、内部回路に供給することができる。 （第二の実施の形態）図３は、降圧回路の第二の実施の
形態を示す。この実施の形態は、前記第一の実施の形態
の降圧トランジスタ制御回路１ａに、インバータ回路４
ｂ及びＮチャネルＭＯＳトランジスタＴr3〜Ｔr5を追加
して降圧トランジスタ制御回路１ｂを構成することによ
り、スタンバイモード時の内部電源Ｖint をトランジス
タＴr2のしきい値以上に降圧する構成としたものであ
る。
に示す作用効果を得ることができる。 （イ）読み出し及び書き込みモード時には、基準電圧発
生回路２及び比較器３を活性化し、制御信号φact によ
りトランジスタＴr1をオンさせて、基準電圧Ｖref で設
定される降圧電位を内部回路に内部電源Ｖint として供
給することができるので、内部回路の消費電力の低減及
び素子の保護を図ることができる。 （ロ）スタンバイモード時には、基準電圧発生回路２及
び比較器３を不活性化して、この降圧回路の消費電力を
低減することができる。また、制御信号φstd によりオ
ンされるトランジスタＴr2より内部電源Ｖint を生成し
て、内部回路に供給することができる。 （第二の実施の形態）図３は、降圧回路の第二の実施の
形態を示す。この実施の形態は、前記第一の実施の形態
の降圧トランジスタ制御回路１ａに、インバータ回路４
ｂ及びＮチャネルＭＯＳトランジスタＴr3〜Ｔr5を追加
して降圧トランジスタ制御回路１ｂを構成することによ
り、スタンバイモード時の内部電源Ｖint をトランジス
タＴr2のしきい値以上に降圧する構成としたものであ
る。
【００２９】前記降圧トランジスタ制御回路１ｂの構成
を、前記第一の実施の形態の降圧トランジスタ１ａの構
成と相違する部分について説明する。前記インバータ回
路４ａの出力信号は、前記トランジスタＴr3のゲートに
入力され、そのトランジスタＴr3のドレインは外部電源
Ｖext に接続される。前記トランジスタＴr3のソース
は、前記トランジスタＴr4のゲートに接続され、同トラ
ンジスタＴr4のドレインは外部電源Ｖext に接続され
る。
を、前記第一の実施の形態の降圧トランジスタ１ａの構
成と相違する部分について説明する。前記インバータ回
路４ａの出力信号は、前記トランジスタＴr3のゲートに
入力され、そのトランジスタＴr3のドレインは外部電源
Ｖext に接続される。前記トランジスタＴr3のソース
は、前記トランジスタＴr4のゲートに接続され、同トラ
ンジスタＴr4のドレインは外部電源Ｖext に接続され
る。
【００３０】前記トランジスタＴr4のソースは、前記ト
ランジスタＴr5のドレインに接続され、同トランジスタ
Ｔr5のソースはグランドＧＮＤに接続される。前記イン
バータ回路４ａの出力信号は、インバータ回路４ｂで反
転されて、前記トランジスタＴr5のゲートに入力され
る。そして、前記トランジスタＴr5のドレインから制御
信号φstd が出力される。
ランジスタＴr5のドレインに接続され、同トランジスタ
Ｔr5のソースはグランドＧＮＤに接続される。前記イン
バータ回路４ａの出力信号は、インバータ回路４ｂで反
転されて、前記トランジスタＴr5のゲートに入力され
る。そして、前記トランジスタＴr5のドレインから制御
信号φstd が出力される。
【００３１】このように構成された降圧トランジスタ制
御回路１ｂでは、読み出し及び書き込みモード時に、モ
ード選択信号φ１がＨレベルとなれば、トランジスタＴ
r3がオフされるとともに、トランジスタＴr5がオンされ
て、制御信号φstd がＬレベルとなり、前記第一の実施
の形態と同様に動作する。
御回路１ｂでは、読み出し及び書き込みモード時に、モ
ード選択信号φ１がＨレベルとなれば、トランジスタＴ
r3がオフされるとともに、トランジスタＴr5がオンされ
て、制御信号φstd がＬレベルとなり、前記第一の実施
の形態と同様に動作する。
【００３２】スタンバイモード時に、モード選択信号φ
１がＬレベルとなると、基準電圧発生回路２及び比較器
３は不活性化され、制御信号φact はＨレベルとなる。
また、インバータ回路４ａの出力信号はＨレベルとな
り、トランジスタＴr3，Ｔr4がオンされるとともに、イ
ンバータ回路４ｂの出力信号はＬレベルとなって、トラ
ンジスタＴr5はオフされる。
１がＬレベルとなると、基準電圧発生回路２及び比較器
３は不活性化され、制御信号φact はＨレベルとなる。
また、インバータ回路４ａの出力信号はＨレベルとな
り、トランジスタＴr3，Ｔr4がオンされるとともに、イ
ンバータ回路４ｂの出力信号はＬレベルとなって、トラ
ンジスタＴr5はオフされる。
【００３３】すると、制御信号φstd は外部電源Ｖext
からトランジスタＴr3，Ｔr4のしきい値分低下した電位
となり、この制御信号φstd に基づいてオンされるトラ
ンジスタＴr2から出力される内部電源Ｖint は、制御信
号φstd からさらにトランジスタＴr2のしきい値分低下
したレベルとなる。
からトランジスタＴr3，Ｔr4のしきい値分低下した電位
となり、この制御信号φstd に基づいてオンされるトラ
ンジスタＴr2から出力される内部電源Ｖint は、制御信
号φstd からさらにトランジスタＴr2のしきい値分低下
したレベルとなる。
【００３４】従って、スタンバイ時の内部電源Ｖint を
基準電圧Ｖref と一致するように前記第一の実施の形態
よりさらに低下させて、消費電力を低減することができ
る。 （第三の実施の形態）図４は、降圧回路の第三の実施の
形態を示す。この実施の形態は、前記第一の実施の形態
の降圧トランジスタ制御回路１ａに、インバータ回路４
ｃ、ＰチャネルＭＯＳトランジスタＴr6及びＮチャネル
ＭＯＳトランジスタＴr7，Ｔr8を追加して降圧トランジ
スタ制御回路１ｃを構成することにより、スタンバイモ
ード時の内部電源Ｖint をトランジスタＴr2のしきい値
に依存しないレベルに設定可能としたものである。
基準電圧Ｖref と一致するように前記第一の実施の形態
よりさらに低下させて、消費電力を低減することができ
る。 （第三の実施の形態）図４は、降圧回路の第三の実施の
形態を示す。この実施の形態は、前記第一の実施の形態
の降圧トランジスタ制御回路１ａに、インバータ回路４
ｃ、ＰチャネルＭＯＳトランジスタＴr6及びＮチャネル
ＭＯＳトランジスタＴr7，Ｔr8を追加して降圧トランジ
スタ制御回路１ｃを構成することにより、スタンバイモ
ード時の内部電源Ｖint をトランジスタＴr2のしきい値
に依存しないレベルに設定可能としたものである。
【００３５】降圧トランジスタ制御回路１ｃの構成を、
前記第一の実施の形態の降圧トランジスタ制御回路１ａ
と相違する部分について説明する。前記インバータ回路
４ａの出力信号は、ＮＡＮＤ回路５に入力されるとも
に、３段のインバータ回路４ｃを介してＮＡＮＤ回路５
に入力される。
前記第一の実施の形態の降圧トランジスタ制御回路１ａ
と相違する部分について説明する。前記インバータ回路
４ａの出力信号は、ＮＡＮＤ回路５に入力されるとも
に、３段のインバータ回路４ｃを介してＮＡＮＤ回路５
に入力される。
【００３６】前記ＮＡＮＤ回路５の出力信号は、Ｐチャ
ネルＭＯＳトランジスタＴr6のゲートに入力され、その
トランジスタＴr6のソースは、外部電源Ｖext に接続さ
れる。
ネルＭＯＳトランジスタＴr6のゲートに入力され、その
トランジスタＴr6のソースは、外部電源Ｖext に接続さ
れる。
【００３７】前記モード選択信号φ１は、ＮチャネルＭ
ＯＳトランジスタＴr7のゲートに入力され、そのトラン
ジスタＴr7のソースはグランドＧＮＤに接続され、ドレ
インは前記トランジスタＴr6のドレインに接続される。
ＯＳトランジスタＴr7のゲートに入力され、そのトラン
ジスタＴr7のソースはグランドＧＮＤに接続され、ドレ
インは前記トランジスタＴr6のドレインに接続される。
【００３８】また、前記トランジスタＴr6，Ｔr7のドレ
インは、ＮチャネルＭＯＳトランジスタＴr8のゲート及
びドレインに接続され、同トランジスタＴr8のソース
は、内部電源Ｖint に接続される。そして、前記トラン
ジスタＴr6〜Ｔr8のドレインから制御信号φstd が前記
トランジスタＴr2のゲートに出力される。
インは、ＮチャネルＭＯＳトランジスタＴr8のゲート及
びドレインに接続され、同トランジスタＴr8のソース
は、内部電源Ｖint に接続される。そして、前記トラン
ジスタＴr6〜Ｔr8のドレインから制御信号φstd が前記
トランジスタＴr2のゲートに出力される。
【００３９】このように構成された降圧回路では、読み
出し及び書き込みモード時に、モード選択信号φ１がＨ
レベルとなると、基準電圧発生回路２及び比較器３が活
性化されて、内部電源Ｖint に基づく制御信号φact が
出力される。
出し及び書き込みモード時に、モード選択信号φ１がＨ
レベルとなると、基準電圧発生回路２及び比較器３が活
性化されて、内部電源Ｖint に基づく制御信号φact が
出力される。
【００４０】また、インバータ回路４ａの出力信号はＬ
レベルとなるため、ＮＡＮＤ回路５の出力信号はＨレベ
ルとなり、トランジスタＴr6がオフされる。また、モー
ド選択信号φ１がＨレベルであるため、トランジスタＴ
r7がオンされ、制御信号φstd はＬレベルとなり、トラ
ンジスタＴr2はオフされる。
レベルとなるため、ＮＡＮＤ回路５の出力信号はＨレベ
ルとなり、トランジスタＴr6がオフされる。また、モー
ド選択信号φ１がＨレベルであるため、トランジスタＴ
r7がオンされ、制御信号φstd はＬレベルとなり、トラ
ンジスタＴr2はオフされる。
【００４１】従って、読み出し及び書き込みモード時に
は前記第一の実施の形態と同様に動作する。読み出し及
び書き込みモードからスタンバイモードに移行して、モ
ード選択信号φ１がＨレベルからＬレベルに立ち下がる
と、トランジスタＴr7がオフされる。
は前記第一の実施の形態と同様に動作する。読み出し及
び書き込みモードからスタンバイモードに移行して、モ
ード選択信号φ１がＨレベルからＬレベルに立ち下がる
と、トランジスタＴr7がオフされる。
【００４２】また、インバータ回路４ａの出力信号がＨ
レベルとなり、インバータ回路４ｃの出力信号はその動
作遅延時間に相当する一定時間だけＨレベルに維持され
るため、ＮＡＮＤ回路５から一定時間Ｌレベルとなる出
力信号が出力される。
レベルとなり、インバータ回路４ｃの出力信号はその動
作遅延時間に相当する一定時間だけＨレベルに維持され
るため、ＮＡＮＤ回路５から一定時間Ｌレベルとなる出
力信号が出力される。
【００４３】すると、トランジスタＴr6が一定時間だけ
オンされて、制御信号φstd が外部電源Ｖext レベルな
る。次いで、一定時間後にＮＡＮＤ回路５の出力信号が
Ｈレベルに復帰すると、トランジスタＴr6がオフされ
る。このとき、制御信号φstd が読み出し及び書き込み
モード時の内部電源Ｖint よりトランジスタＴr8のしき
い値分以上高電位であれば、トランジスタＴr8がオンさ
れて、制御信号φstd が内部電源Ｖint よりトランジス
タＴr8のしきい値分高い電位まで低下する。
オンされて、制御信号φstd が外部電源Ｖext レベルな
る。次いで、一定時間後にＮＡＮＤ回路５の出力信号が
Ｈレベルに復帰すると、トランジスタＴr6がオフされ
る。このとき、制御信号φstd が読み出し及び書き込み
モード時の内部電源Ｖint よりトランジスタＴr8のしき
い値分以上高電位であれば、トランジスタＴr8がオンさ
れて、制御信号φstd が内部電源Ｖint よりトランジス
タＴr8のしきい値分高い電位まで低下する。
【００４４】トランジスタＴr8のしきい値と、トランジ
スタＴr2のしきい値は、ほぼ同一であるため、トランジ
スタＴr2は制御信号φstd によりオンされて、その制御
信号φstd より同トランジスタＴr2のしきい値分低い内
部電源Ｖint を出力する。
スタＴr2のしきい値は、ほぼ同一であるため、トランジ
スタＴr2は制御信号φstd によりオンされて、その制御
信号φstd より同トランジスタＴr2のしきい値分低い内
部電源Ｖint を出力する。
【００４５】このような降圧回路では、前記第一の実施
の形態の作用効果に加えて、次に示す作用効果を得るこ
とができる。 （イ）読み出し及び書き込みモードからスタンバイモー
ドに移行しても、内部電源Ｖint を一定に維持すること
ができる。 （ロ）スタンバイモード時の内部電源Ｖint をトランジ
スタＴr2のしきい値に関わらず、基準電圧Ｖref レベル
に容易に維持することが可能となる。
の形態の作用効果に加えて、次に示す作用効果を得るこ
とができる。 （イ）読み出し及び書き込みモードからスタンバイモー
ドに移行しても、内部電源Ｖint を一定に維持すること
ができる。 （ロ）スタンバイモード時の内部電源Ｖint をトランジ
スタＴr2のしきい値に関わらず、基準電圧Ｖref レベル
に容易に維持することが可能となる。
【００４６】
【発明の効果】以上詳述したように、この発明は外部電
源を降圧した内部電源を内部回路に安定して供給しなが
ら、スタンバイモード時の消費電力を低減し得る降圧回
路を備えた半導体記憶装置を提供することができる。
源を降圧した内部電源を内部回路に安定して供給しなが
ら、スタンバイモード時の消費電力を低減し得る降圧回
路を備えた半導体記憶装置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第二の実施の形態を示す回路図である。
【図４】 第三の実施の形態を示す回路図である。
２ 基準電圧発生回路 ３ 比較器 ６ 制御信号生成回路 Ｖext 外部電源 Ｖint 内部電源 Ｔr1 ＮチャネルＦＥＴ Ｔr2 ＰチャネルＦＥＴ φ１ モード選択信号 φact 第一の制御信号 φstd 第二の制御信号 Ｖref 基準電圧
Claims (3)
- 【請求項１】 外部から供給される外部電源に基づい
て、該外部電源を降圧した降圧電圧を設定するための基
準電圧を生成する基準電圧発生回路と、 前記基準電圧に基づいて動作して、前記降圧電圧を内部
電源として内部回路に出力する降圧トランジスタとから
なる降圧回路を備えた半導体記憶装置であって、 前記降圧トランジスタは、前記外部電源と内部電源との
間で並列に接続したＰチャネルＦＥＴとＮチャネルＦＥ
Ｔとから構成し、 前記ＰチャネルＦＥＴは、前記基準電圧と内部電源とを
比較する比較器から出力される第一の制御信号に基づい
て、前記内部電源が基準電圧より低電圧となったときオ
ンされて、前記基準電圧レベルを内部電源として出力
し、 前記基準電圧発生回路及び比較器は、読み出し及び書き
込み動作を設定するモード選択信号に基づいて活性化
し、 前記ＮチャネルＦＥＴは、スタンバイモードを設定する
前記モード選択信号から制御信号生成回路で生成される
第二の制御信号に基づいてオンされて、該モード選択信
号の電圧レベルを前記ＮチャネルＦＥＴのしきい値分降
圧した降圧電圧を内部電源として出力することを特徴と
する半導体記憶装置。 - 【請求項２】 前記制御信号生成回路は、前記第二の制
御信号の電圧レベルが前記基準電圧と一致するように、
外部電源から複数のＮチャネルＦＥＴしきい値分降圧し
た電圧レベルを生成することを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 前記制御信号生成回路は、前記モード選
択信号のスタンバイモードへの切り替わりに基づいて、
前記第二の制御信号を前記内部電源電圧より前記Ｎチャ
ネルＦＥＴのしきい値分高い電圧レベルとすることを特
徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230352A JPH1074394A (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8230352A JPH1074394A (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074394A true JPH1074394A (ja) | 1998-03-17 |
Family
ID=16906519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8230352A Withdrawn JPH1074394A (ja) | 1996-08-30 | 1996-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074394A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340852B1 (en) | 1999-05-27 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Voltage generating circuit capable of stably supplying power supply voltage less than rated voltage |
| KR100342872B1 (ko) * | 1999-12-30 | 2002-07-02 | 박종섭 | 전압 강하 변환기 |
| US7049797B2 (en) | 2002-10-11 | 2006-05-23 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7170787B2 (en) | 2004-06-14 | 2007-01-30 | Renesas Technology Corp. | Nonvolatile memory apparatus |
| JP2007537543A (ja) * | 2004-05-14 | 2007-12-20 | ズィーモス テクノロジー，インコーポレイテッド | 内部電圧発生器方式及び電力管理方法 |
| JP2008176829A (ja) * | 2007-01-16 | 2008-07-31 | Fujitsu Ltd | メモリマクロ |
| US8085014B2 (en) | 2008-04-01 | 2011-12-27 | Richtek Technology Corporation | Dual power switch with activation control and voltage regulator using same |
| JPWO2011158894A1 (ja) * | 2010-06-16 | 2013-08-19 | 株式会社オートネットワーク技術研究所 | 電源制御回路及び電源制御装置 |
-
1996
- 1996-08-30 JP JP8230352A patent/JPH1074394A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340852B1 (en) | 1999-05-27 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Voltage generating circuit capable of stably supplying power supply voltage less than rated voltage |
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| US7049797B2 (en) | 2002-10-11 | 2006-05-23 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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| US7170787B2 (en) | 2004-06-14 | 2007-01-30 | Renesas Technology Corp. | Nonvolatile memory apparatus |
| US7457161B2 (en) | 2004-06-14 | 2008-11-25 | Renesas Technology Corp. | Nonvolatile memory apparatus |
| JP2008176829A (ja) * | 2007-01-16 | 2008-07-31 | Fujitsu Ltd | メモリマクロ |
| US8085014B2 (en) | 2008-04-01 | 2011-12-27 | Richtek Technology Corporation | Dual power switch with activation control and voltage regulator using same |
| JPWO2011158894A1 (ja) * | 2010-06-16 | 2013-08-19 | 株式会社オートネットワーク技術研究所 | 電源制御回路及び電源制御装置 |
| JP5408352B2 (ja) * | 2010-06-16 | 2014-02-05 | 株式会社オートネットワーク技術研究所 | 電源制御回路及び電源制御装置 |
| US9280165B2 (en) | 2010-06-16 | 2016-03-08 | Autonetworks Technologies, Ltd. | Power supply control circuit using N-type and P-type FETs in parallel and power supply control device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |