JP4237696B2

JP4237696B2 - レギュレータ回路

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Publication number: JP4237696B2
Application number: JP2004333312A
Authority: JP
Inventors: 和幸河野; 規男服部
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-11-17
Filing date: 2004-11-17
Publication date: 2009-03-11
Anticipated expiration: 2024-11-17
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Description

本発明は、レギュレータ回路に関し、特に、停止状態から動作状態に高速復帰が可能なレギュレータ回路に関する。

半導体集積回路において、所望の内部電圧を生成するためにレギュレータ回路が搭載される。例えば、外部から入力された電源電圧から半導体集積回路の内部動作に必要な電源電圧を生成する場合にレギュレータ回路が使用される。また、半導体記憶装置においては、チャージポンプ回路の出力高電圧から、読み出し動作あるいは書き込み動作に必要な所定の電圧を生成する場合にレギュレータ回路が使用される。

近年の半導体集積回路は、携帯電話等の携帯機器への搭載を実現するために低消費電力化が求められており、半導体集積回路のスタンバイ状態時にはレギュレータ回路を停止させて、スタンバイ状態時の消費電力を抑える必要がある。一方、スタンバイ状態からアクティブ状態に復帰する際には、レギュレータ回路が高速に復帰して、所定の電圧を供給する必要がある。

図９は、従来のレギュレータ回路の構成を示す図である。レギュレータ回路１００は、出力電圧ＶＯＵＴの検出を行い、出力電圧ＶＯＵＴに応じた電圧(フィードバック電圧)ＶＦＢを生成して出力する検出回路部１１と、基準電圧ＶＲＥＦと検出回路部１１の出力電圧ＶＦＢとの電圧比較を行って比較結果ＶＡＯＵＴを出力する演算増幅回路部１２と、演算増幅回路部１２の出力電圧ＶＡＯＵＴに基づいて出力端子に電流を供給して出力電圧ＶＯＵＴを一定に保つ出力回路部１３とを備えている。

検出回路部１１は、出力電圧ＶＯＵＴと接地電圧との間に接続された抵抗Ｒ０とＲ１、及びＮチャネル型トランジスタＮ０との直列回路で構成され、フィードバック電圧ＶＦＢは抵抗Ｒ０とＲ１の接続点から取り出される。Ｎチャネル型トランジスタＮ０のゲートは制御信号ＥＮＲＥＧに接続されている。

演算増幅回路部１２の非反転入力端子にはフィードバック電圧ＶＦＢが、反転入力端子には基準電圧ＶＲＥＦが入力されており、電源ＨＶにより駆動される。また制御信号ＥＮＲＥＧが入力されている。

出力回路部１３はＰチャネル型トランジスタＰ０から構成され、ゲートは演算増幅回路部１２の出力端子ＶＡＯＵＴに、ソースは電源ＨＶに、ドレインは出力端子ＶＯＵＴに接続され、演算増幅回路部１２の出力電圧ＶＡＯＵＴに応じて出力端子ＶＯＵＴに電流を供給する。

ここで、制御信号ＥＮＲＥＧは、レギュレータ回路の動作と停止を制御する制御信号であり、Ｈレベルのときにレギュレータ回路は動作状態となり、Ｌレベルのときに停止状態となる。制御信号ＥＮＲＥＧがＨレベルのときには検出回路部１１のＮチャネル型トランジスタＮ０がオン状態、及び演算増幅回路部１２は活性化状態となりレギュレータ回路が動作状態となる。また、制御信号ＥＮＲＥＧがＬレベルのときには、検出回路部１１のＮチャネル型トランジスタＮ０がオフ状態、及び演算増幅回路部１２は非活性化状態となりレギュレータ回路が停止状態となり、このときレギュレータ回路での電流消費はゼロになる。

レギュレータ回路１００の出力端子ＶＯＵＴには平滑容量部３０と負荷回路部３１が接続されている。平滑容量部３０は出力電圧ＶＯＵＴの電圧変動を抑えることを目的として付加されるものである。負荷回路部３１は出力電圧ＶＯＵＴの供給先であり、実際の負荷を電流源ＩＬとスイッチＳＷによりモデル化したものである。

以下では、基準電圧ＶＲＥＦ＝１．２５Ｖ、電源ＨＶ＝５．４Ｖ、出力電圧ＶＯＵＴ＝４．６Ｖの場合を考える。この電圧値はフラッシュメモリの読み出し動作時にワード線に印加する４．６Ｖの電圧をレギュレータ回路で生成する場合の例であり、電源ＨＶ＝５．４Ｖはチャージポンプ回路により内部電源電圧１．８Ｖから昇圧することで生成される。

図１０は、従来のレギュレータ回路の各種動作時における波形を示す図である。図１０(ａ)に示すように、制御信号ＥＮＲＥＧがＨレベルのときはレギュレータ回路がアクティブ状態(動作状態)であり、負荷回路部３１で電流消費が行われた場合(スイッチＳＷがＨレベル)に電流供給を行い、出力電圧ＶＯＵＴを一定に保つ。

一方、制御信号ＥＮＲＥＧがＬレベルのときはレギュレータ回路がスタンバイ状態(停止状態)であり、検出回路部１１と演算増幅回路部１２での電流消費はゼロである。スタンバイ状態時に負荷回路部３１で電流消費が行われようとすると、レギュレータ回路は制御信号ＥＮＲＥＧがＨレベルとなってスタンバイ状態からアクティブ状態に復帰し、負荷回路部３１への電流供給を開始する。

図１０(ｂ)に示すように、アクティブ状態時はレギュレータ回路の出力電圧ＶＯＵＴは４．６Ｖである。負荷回路部３１で電流消費が行われる度にレギュレータ回路から電流が供給されるため、出力電圧ＶＯＵＴの低下量はＶＤ１と非常に小さい値であり、出力電圧は一定値を保っている。このとき、演算増幅回路部１２の入力電圧であるフィードバック電圧ＶＦＢは基準電圧ＶＲＥＦと等しい値(１．２５Ｖ)になっている。

ここで、出力負荷部３１の電流消費がない場合、制御信号ＥＮＲＥＧがＬレベルとなりスタンバイ状態に遷移する。このとき、検出回路部１１と演算増幅回路部１２での電流消費はゼロとなる。また、演算増幅回路部１２の出力端子ＶＡＯＵＴは電源ＨＶが出力され、これにより出力回路部１３のＰチャネル型トランジスタＰ０がオフ状態となり、出力端子ＶＯＵＴはハイインピーダンス状態となる。

これにより、スタンバイ状態時の出力電圧ＶＯＵＴは平滑容量部３０の容量Ｃにより動作時の電圧４．６Ｖに保持される。ここで、検出回路部１１のＮチャネル型トランジスタＮ０がオフ状態となっているため、フィードバック電圧ＶＦＢは出力電圧４．６Ｖ付近に設定される。スタンバイ状態時に負荷回路部３１で電流消費が行われようとすると、制御信号ＥＮＲＥＧがＨレベルとなり、レギュレータ回路がスタンバイ状態からアクティブ状態に復帰し、負荷回路部３１に対して電流供給を開始する(例えば、特許文献１，２参照)。
特開２００２−３１２０４３号公報特開２０００−３３１４７９号公報

しかしながら、上記従来のレギュレータ回路においては、スタンバイ状態からアクティブ状態に復帰する際に高速に復帰できないという事情がある。図１０(ｂ)に示すように、スタンバイ状態時にはフィードバック電圧ＶＦＢが出力電圧ＶＯＵＴ＝４．６Ｖ付近に設定されるため、レギュレータ回路がスタンバイ状態からアクティブ状態に復帰する際にフィードバック電圧ＶＦＢは４．６Ｖから安定動作時のＶＲＥＦ＝１．２５Ｖまで遷移するために時間Ｔだけ必要である。

レギュレータ回路が安定動作状態に遷移し、電流供給が開始されるまでの間にも負荷回路部３１で電流消費が行われるため、出力電圧ＶＯＵＴが低下し、その低下量ＶＤ２は大きな値となる。

この電圧低下量ＶＤ２を防ぐために平滑容量部３０の容量Ｃの値を大きくすることが考えられるが、この場合は平滑容量を配置することによるチップ面積増大が起きるため半導体集積回路のコスト増大を招く。

本発明は、上記課題を解決するものであり、チップ面積を増大することなくスタンバイ状態からアクティブ状態に高速復帰が可能なレギュレータ回路を提供することを目的とする。

上記課題を解決するために、本発明のレギュレータ回路は、出力電圧に応じてフィードバック電圧を出力する検出回路部と、基準電圧入力部とフィードバック電圧入力部とを備え、基準電圧と前記フィードバック電圧とを比較し比較結果の電圧を出力する演算増幅回路部と、前記演算増幅回路部の出力に応じて出力電流を供給する出力回路部と、前記検出回路部の出力と前記フィードバック電圧入力部とを接続・遮断する接続・遮断回路部と、前記フィードバック電圧入力部を所定の電圧に設定する電圧設定回路部とを備えることを特徴とする。

また、本発明のレギュレータ回路は、動作時に、前記検出回路部と前記演算増幅回路部が動作し、さらに前記接続・遮断回路部により前記検出回路部の出力と前記フィードバック電圧入力部が接続され、前記電圧設定回路部が非活性化状態に設定されるよう制御されることが好ましい。

また、本発明のレギュレータ回路は、停止時に、前記検出回路部と前記演算増幅回路部が電流消費を停止して動作を停止し、さらに前記接続・遮断回路部により前記検出回路部の出力と前記フィードバック電圧入力部が遮断され、前記電圧設定回路部により前記フィードバック電圧入力部が所定の電圧に設定されるよう制御されることが好ましい。

また、本発明のレギュレータ回路は、制御信号に応答して動作と停止が制御されることが好ましい。

また、本発明のレギュレータ回路において、前記接続・遮断回路部は、前記検出回路部の出力と前記フィードバック電圧入力部とを接続・遮断する第１のＰチャネル型トランジスタを備えることを特徴とする。

また、本発明のレギュレータ回路において、前記電圧設定回路部は、前記基準電圧近傍の電圧に設定可能な構成であることが好ましい。

また、本発明のレギュレータ回路において、前記電圧設定回路部は、半導体集積回路内部で使用される内部電源電圧に設定可能な構成であることが好ましい。

また、本発明のレギュレータ回路において、前記電圧設定回路部は、前記フィードバック電圧入力部を前記内部電源電圧に設定する第２のＰチャネル型トランジスタを備えることを特徴とする。

また、本発明のレギュレータ回路において、前記電圧設定回路部は、前記基準電圧に設定可能な構成であることが好ましい。

また、本発明のレギュレータ回路において、前記電圧設定回路部は、前記フィードバック電圧入力部を前記基準電圧に設定する第３のＰチャネル型トランジスタを備えることを特徴とする。

また、本発明のレギュレータ回路において、前記電圧設定回路部は、前記フィードバック電圧入力部と接地電圧との間にゲートとドレインが共通に接続されたＮチャネル型トランジスタが少なくとも１つ以上直列に接続された構成であることが好ましい。

また、本発明のレギュレータ回路において、前記接続・遮断回路部は、レギュレータ回路の停止状態から動作状態に遷移後、所定の時間経過した後に前記検出回路部の出力と前記フィードバック電圧入力部とを接続するよう制御されることが好ましい。

以上説明したように、本発明のレギュレータ回路によれば、スタンバイ状態時(停止時)に検出回路部とフィードバック電圧入力部を遮断して、フィードバック電圧入力部を所定の電圧に設定することができる。そして、スタンバイ状態時にフィードバック電圧入力部に基準電圧近傍の電圧を設定することで、スタンバイ状態からアクティブ状態に復帰後にフィードバック電圧入力部の電位が短時間で安定動作時の電位である基準電圧に設定されるため、レギュレータ回路の高速復帰を実現することができる。

さらに、スタンバイ状態時のフィードバック電圧入力部に設定する電圧値として、半導体集積回路内部で使用される内部電源電圧を使用することで、フィードバック電圧入力部の設定電圧を新たに生成することなくスタンバイ状態時にフィードバック電圧入力部に基準電圧近傍の電圧を設定することができる。これにより、スタンバイ状態からアクティブ状態に復帰後にフィードバック電圧入力部の電位が短時間で安定動作時の電位である基準電圧に設定されるため、レギュレータ回路の高速復帰を実現することができる。

また、スタンバイ状態とアクティブ状態を頻繁に遷移する場合、フィードバック電圧入力部を高速に電圧設定する必要があるが、フィードバック電圧入力部を設定する電圧は内部電源電圧であるため、フィードバック電圧入力部の電圧設定を高速に行うことが可能である。

さらに、スタンバイ状態時のフィードバック電圧入力部に設定する電圧値として、基準電圧を使用することで、フィードバック電圧入力部の設定電圧を新たに生成することなくスタンバイ状態時にフィードバック電圧入力部を基準電圧の電圧値に設定することができる。これにより、スタンバイ状態からアクティブ状態に復帰後にフィードバック電圧入力部の電位が基準電圧に設定されているため、レギュレータ回路の高速復帰を実現することができる。

さらに、スタンバイ状態時のフィードバック電圧入力部に所定の電圧を設定する手段として、フィードバック電圧入力部と接地電圧との間にゲートとドレインが共通に接続されたＮチャネル型トランジスタが少なくとも１つ以上直列に接続された構成にすることで、スタンバイ状態時のフィードバック電圧入力部の設定電圧がＮチャネル型トランジスタのしきい値電圧Ｖｔの整数倍で決定される。ここで、最適なしきい値電圧のトランジスタを選択することにより、基準電圧近傍で且つ電源電圧等に依存しない電圧設定が可能となる。これにより、スタンバイ状態からアクティブ状態に復帰後にフィードバック電圧入力部の電位が短時間で安定動作時の電位である基準電圧に設定されるため、レギュレータ回路の高速復帰を実現することができる。

ここで、接続・遮断回路部はレギュレータ回路の停止状態から動作状態に遷移後、所定の時間経過した後に前記検出回路部の出力と前記フィードバック電圧入力部とを接続するよう制御されるようにすることで、スタンバイ状態からアクティブ状態に復帰する際に、検出回路部の出力電圧が安定した後に、検出回路部の出力とフィードバック電圧入力部とを接続することができるため、スタンバイ状態からアクティブ状態に復帰する際により高速にフィードバック電圧入力部が安定動作時の電位である基準電圧に設定される。従って、更なるレギュレータ回路の高速復帰を実現することができる。

本発明の各実施形態について、図面を用いて詳細に説明する。図１は、本発明の実施形態に係るレギュレータ回路の構成を示す図である。図１において、前述した従来のレギュレータ回路と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

本発明の実施形態に係るレギュレータ回路１１０は、検出回路部１１の出力とフィードバック入力部ＶＦＢを接続・遮断する接続・遮断回路部２１と、フィードバック入力部ＶＦＢを所定の電圧に設定する電圧設定回路部２２とを備えていることを特徴とする。

ここで、レギュレータ回路１１０の動作時は、接続・遮断回路部２１により検出回路部１１の出力とフィードバック入力部ＶＦＢが接続され、電圧設定回路部２２が非活性化状態に設定される。

一方、レギュレータ回路１１０の停止時は、検出回路部１１と演算増幅回路部１２は電流消費を停止して動作を停止し、さらに接続・遮断回路部２１により検出回路部１１の出力とフィードバック入力部ＶＦＢが遮断され、電圧設定回路部２２によりフィードバック入力部ＶＦＢが所定の電圧に設定される。

以下、本発明に係るより詳細な具体例について図面を参照して説明する。

（第１実施形態）
図２は、本発明の第１実施形態に係るレギュレータ回路の構成を示す図である。図２において、前述した従来のレギュレータ回路と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

本実施形態に係るレギュレータ回路１２０は、検出回路部１１の出力とフィードバック入力部ＶＦＢを接続・遮断する接続・遮断回路部２１と、フィードバック入力部ＶＦＢを所定の電圧に設定する電圧設定回路部２２とを備えている。

ここで、接続・遮断回路部２１はＰチャネル型トランジスタＰ１により構成され、そのゲート電圧はレベルシフタ回路ＬＳ１の出力に接続されている。Ｐチャネル型トランジスタＰ１は制御信号ＥＮＲＥＧに基づいて検出回路部１１とフィードバック入力部ＶＦＢを接続・遮断する役割を果たす。

レベルシフタ回路ＬＳ１は制御信号ＥＮＲＥＧの電圧レベルを電源ＨＶレベルにレベルシフトする回路であり、またその論理は反転論理(インバータ)である。

電圧設定回路部２２はＰチャネル型トランジスタＰ２により構成され、そのソースは半導体集積回路で使用される内部電源電圧１．８Ｖに、ドレインはフィードバック入力部ＶＦＢに、ゲートは制御信号ＥＮＲＥＧに接続されている。Ｐチャネル型トランジスタＰ２は制御信号ＥＮＲＥＧに基づいてフィードバック入力部ＶＦＢを内部電源電圧１．８Ｖに設定する役割を果たす。

図３は、本発明の実施形態に係る演算増幅回路部１２の構成を示す図である。演算増幅回路部１２は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢとの電圧比較を行って比較結果ＶＡＯＵＴを出力する差動増幅回路部４１と、差動増幅回路部４１を動作させるためのバイアス電圧ＶＢＩＡＳを発生するバイアス電圧発生回路４２と、差動増幅回路部４１が停止状態のときに出力端子ＶＡＯＵＴ、およびノードＮ０を電源ＨＶに設定する差動増幅回路停止回路部４３とから構成される。

差動増幅回路部４１は、カレントミラー回路を形成するＰチャネル型トランジスタＰＡ１、ＰＡ２と、差動対をなすＮチャネル型トランジスタＮＡ１、ＮＡ２と、定電流源をなすＮチャネル型トランジスタＮＡ０とから構成される。

Ｐチャネル型トランジスタＰＡ１のゲート、ドレイン並びにＰチャネル型トランジスタＰＡ２のゲートはそれぞれノードＮ０に共通に接続されており、Ｐチャネル型トランジスタＰＡ１、ＰＡ２のソースは電源ＨＶに接続されている。

また、Ｐチャネル型トランジスタＰＡ１のドレインはＮチャネル型トランジスタＮＡ１のドレインに接続され、Ｐチャネル型トランジスタＰＡ２のドレインとＮチャネル型トランジスタＮＡ２のドレインは出力端子ＶＡＯＵＴに共通に接続されている。

Ｎチャネル型トランジスタＮＡ１のゲートにはフィードバック電圧ＶＦＢが入力されており、Ｎチャネル型トランジスタＮＡ２のゲートには基準電圧ＶＲＥＦが入力されている。さらに、Ｎチャネル型トランジスタＮＡ１、ＮＡ２の各ソースは共通に接続され、この接続部と接地電圧との間にＮチャネル型トランジスタＮＡ０が接続されている。Ｎチャネル型トランジスタＮＡ０のゲートにはバイアス電圧発生回路４２の出力電圧ＶＢＩＡＳが接続されている。

バイアス電圧発生回路４２は制御信号ＥＮＲＥＧに基づいてバイアス電圧ＶＢＡＩＳを生成する。制御信号ＥＮＲＥＧがＨレベルのとき、すなわち、レギュレータ回路が動作状態のときは、バイアス電圧発生回路４２はバイアス電圧ＶＢＩＡＳを生成して差動増幅回路部４１を活性化状態にして、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢの比較動作を行う。このとき、バイアス電圧発生回路４２ではバイアス電圧を発生するために数マイクロアンペア〜数十マイクロアンペアの電流が消費される。

一方、制御信号ＥＮＲＥＧがＬレベルのとき、すなわち、レギュレータ回路が停止状態のときは、バイアス電圧発生回路４２は停止状態となり、出力電圧ＶＢＩＡＳは接地電圧に設定される。このとき、バイアス電圧発生回路４２での電流消費はゼロとなる。同様に差動増幅回路部４１でも電流消費はゼロとなり、レギュレータ回路は完全に停止状態となる。

差動増幅回路停止回路部４３はＰチャネル型トランジスタＰＡ３、ＰＡ４とレベルシフタ回路ＬＳ２とから構成される。Ｐチャネル型トランジスタＰＡ３、ＰＡ４のゲートはレベルシフタ回路ＬＳ２の出力に、ソースは電源ＨＶに接続されおり、Ｐチャネル型トランジスタＰＡ３のドレインはノードＮ０に、Ｐチャネル型トランジスタＰＡ４のドレインは出力端子ＶＡＯＵＴに接続されている。

レベルシフタ回路ＬＳ２は制御信号ＥＮＲＥＧの電圧レベルを電源ＨＶレベルにレベルシフトする回路であり、その出力電圧はＰチャネル型トランジスタＰＡ３、ＰＡ４のゲートに接続されている。制御信号ＥＮＲＥＧがＨレベルのとき、すなわち、レギュレータ回路が動作状態のときは、Ｐチャネル型トランジスタＰＡ３、ＰＡ４はオフ状態となり、差動増幅回路部４１の動作に影響を及ぼさないが、制御信号ＥＮＲＥＧがＬレベルのとき、すなわち、レギュレータ回路が停止状態のときは、Ｐチャネル型トランジスタＰＡ３、ＰＡ４はオン状態となり、差動増幅回路部４１のノードＮ０と出力端子ＶＡＯＵＴを電源ＨＶに設定する。

以上のように構成された本発明の第１実施形態に係る図２のレギュレータ回路１２０の各種動作について以下詳細に説明する。

図４は、本発明の第１実施形態に係るレギュレータ回路の各種動作時における波形を示す図である。図４(ａ)に示すように、制御信号ＥＮＲＥＧがＨレベルのときはレギュレータ回路がアクティブ状態(動作状態)であり、負荷回路部３１で電流消費が行われた場合(スイッチＳＷがＨレベル)に電流供給を行い、出力電圧ＶＯＵＴを一定に保つ。

一方、制御信号ＥＮＲＥＧはＬレベルのときはレギュレータ回路がスタンバイ状態(停止状態)であり、検出回路部１１と演算増幅回路部１２での電流消費はゼロである。スタンバイ状態時に負荷回路部３１で電流消費が行われようとすると、レギュレータ回路は制御信号ＥＮＲＥＧがＨレベルとなってスタンバイ状態からアクティブ状態に復帰し、負荷回路部３１への電流供給を開始する。

図４(ｂ)に示すように、アクティブ状態時はレギュレータ回路の出力電圧ＶＯＵＴは４．６Ｖである。ここで、接続・遮断回路部２１のＰチャネル型トランジスタＰ１はゲートにレベルシフタ回路ＬＳ１より接地電圧が入力されてオン状態となり、検出回路部１１の出力とフィードバック入力部ＶＦＢは接続されている。また、電圧設定回路部２２のＰチャネル型トランジスタＰ２はゲートに内部電源電圧(Ｈレベルの制御信号ＥＮＲＥＧ)が入力されてオフ状態となり、フィードバック入力部ＶＦＢに影響を及ぼさない。負荷回路部３１で電流消費が行われる度にレギュレータ回路から電流が供給されるため、出力電圧ＶＯＵＴの低下量はＶＤ１と非常に小さい値であり、出力電圧はほぼ一定値を保っている。このとき、演算増幅回路部１２の入力電圧であるフィードバック電圧ＶＦＢは基準電圧ＶＲＥＦと等しい値(１．２５Ｖ)になっている。

ここで、出力負荷部３１の電流消費がない場合、制御信号ＥＮＲＥＧがＬレベルとなりスタンバイ状態に遷移する。このとき、検出回路部１１と演算増幅回路部１２での電流消費はゼロとなる。また、演算増幅回路部１２の出力端子ＶＡＯＵＴは電源ＨＶが出力され、これにより出力回路部１３のＰチャネル型トランジスタＰ０がオフ状態となり、出力端子ＶＯＵＴはハイインピーダンス状態となる。スタンバイ状態時には出力電圧ＶＯＵＴは平滑容量部３０の容量Ｃにより動作時の電圧４．６Ｖが保持される。

ここで、接続・遮断回路部２１のＰチャネル型トランジスタＰ１はゲートにレベルシフタ回路ＬＳ１より電源ＨＶが入力されてオフ状態となり、検出回路部１１の出力とフィードバック入力部ＶＦＢは遮断される。

また、電圧設定回路部２２のＰチャネル型トランジスタＰ２はゲートに接地電圧(Ｌレベルの制御信号ＥＮＲＥＧ)が入力されてオン状態となり、フィードバック入力部ＶＦＢは内部電源電圧１．８Ｖに設定される。

ここで、図１０で示したように従来のレギュレータ回路ではスタンバイ状態時にフィードバック入力部ＶＦＢは出力電圧４．６Ｖ付近に設定されていたが、本実施形態のレギュレータ回路においては、スタンバイ状態時にフィードバック入力部ＶＦＢが内部電源電圧１．８Ｖに設定される。

スタンバイ状態時に負荷回路部３１で電流消費が行われると、制御信号ＥＮＲＥＧがＨレベルとなり、レギュレータ回路がスタンバイ状態からアクティブ状態に復帰し、負荷回路部３１に対して電流供給を開始する。

レギュレータ回路がアクティブ状態に遷移すると、検出回路部１１のＮチャネル型トランジスタＮ０がオン状態、及び演算増幅回路部１２が活性化状態となり、レギュレータが動作を開始する。さらに、接続・遮断回路部２１のＰチャネル型トランジスタＰ１はゲートにレベルシフタ回路ＬＳ１より接地電圧が入力されてオン状態となり、検出回路部１１の出力とフィードバック入力部ＶＦＢが接続される。

また、電圧設定回路部２２のＰチャネル型トランジスタＰ２はゲートに内部電源電圧(Ｈレベルの制御信号ＥＮＲＥＧ)が入力されてオフ状態となり、内部電源電圧１．８Ｖへの設定は解除される。

ここで、フィードバック入力部ＶＦＢがレギュレータ回路動作時の安定状態である基準電圧ＶＲＥＦ(１．２５Ｖ)に遷移するが、このとき、スタンバイ状態時のフィードバック入力部ＶＦＢの電圧が内部電源電圧１．８Ｖであるため、レギュレータ回路が安定動作状態に遷移するまでの時間Ｔが、従来のレギュレータ回路と比べて短縮される。

従って、レギュレータ回路が高速に復帰することが可能となり、出力電圧ＶＯＵＴの低下量ＶＤ３は従来のレギュレータ回路に比べて大幅に低減される。これにより、出力電圧ＶＯＵＴの電圧低下を防ぐために平滑容量部３０の容量Ｃの値を増やす必要がなくなり、チップ面積の増大を抑えることができる。

また、スタンバイ状態とアクティブ状態を頻繁に遷移する場合、フィードバック入力部ＶＦＢを高速に電圧設定する必要があるが、フィードバック入力部ＶＦＢを設定する電圧は内部電源電圧であるため、フィードバック入力部ＶＦＢの電圧設定を高速に行うことができ、レギュレータ回路の高速なスタンバイ状態とアクティブ状態の遷移動作を行うことが可能となる。

(第２実施形態)
図５は、本発明の第２実施形態に係るレギュレータ回路の構成を示す図である。図５において、前述した第１実施形態のレギュレータ回路と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

本実施形態に係るレギュレータ回路１３０と図２に示した第１実施形態に係るレギュレータ回路１２０との相違点は電圧設定回路部２２の接続状態が異なる点である。

図５において、電圧設定回路部２２はＰチャネル型トランジスタＰ２から構成されている。Ｐチャネル型トランジスタＰ２のゲートは制御信号ＥＮＲＥＧに、ソースは基準電圧ＶＲＥＦにドレインはフィードバック入力部ＶＦＢに接続されている。

第２実施形態に係るレギュレータ回路はＰチャネル型トランジスタＰ２により、スタンバイ状態時に基準電圧ＶＲＥＦに設定されることを特徴とする。これにより、スタンバイ状態時はフィードバック入力部ＶＦＢの電圧をアクティブ動作時の安定状態と同じＶＲＥＦに設定することが可能である。従って、レギュレータ回路がスタンバイ状態からアクティブ状態に復帰する際に高速に復帰することが可能となる。

しかしながら、レギュレータ回路がスタンバイ状態とアクティブ状態を頻繁に遷移する場合、フィードバック入力部ＶＦＢを設定する電圧は基準電圧ＶＲＥＦであるため、フィードバック入力部ＶＦＢの電圧設定を高速に行う場合、基準電圧ＶＲＥＦにノイズが入る可能性があるので、レギュレータ回路のスタンバイ状態とアクティブ状態の遷移の頻度等を考慮して本実施形態を取り入れる必要がある。しかし、スタンバイ状態時のフィードバック入力部ＶＦＢは基準電圧ＶＲＥＦと完全に等しいので、レギュレータ回路がスタンバイ状態からアクティブ状態に遷移する際には高速に復帰することが可能である。

(第３実施形態)
図６は、本発明の第３実施形態に係るレギュレータ回路の構成を示す図である。図６において、前述した第１実施形態のレギュレータ回路と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

本実施形態に係るレギュレータ回路１４０と図２に示した第１実施形態に係るレギュレータ回路１２０との相違点は電圧設定回路部２２の構成が異なる点である。

図６において、電圧設定回路部２２はＮチャネル型トランジスタＮ１１、Ｎ２１、Ｎ２２から構成されている。Ｎチャネル型トランジスタＮ１１のゲートはインバータ回路ＩＮＶの出力に、ソースは接地電圧に接続されている。Ｎチャネル型トランジスタＮ１１のドレインとＮチャネル型トランジスタＮ２１のソースは共通に接続されており、Ｎチャネル型トランジスタＮ２１のゲートとドレイン、及びＮチャネル型トランジスタＮ２２のソースは共通に接続されている。Ｎチャネル型トランジスタＮ２２のゲートとドレイン、及びフィードバック入力部ＶＦＢは共通に接続されている。ここで、Ｎチャネル型トランジスタＮ２１、Ｎ２２はそれぞれダイオード接続構成で直列に接続されている。

インバータ回路ＩＮＶは制御信号ＥＮＲＥＧを入力とするインバータ回路でその出力はＮチャネル型トランジスタＮ１１のゲートに接続されている。

ここで、制御信号ＥＮＲＥＧがＨレベルのとき、すなわち、レギュレータ回路がアクティブ状態のときは、インバータ回路ＩＮＶの出力はＬレベルとなり、Ｎチャネル型トランジスタＮ１１はオフ状態となり、電圧設定回路部２２はフィードバック入力部ＶＦＢに影響を及ぼさない。

一方、制御信号ＥＮＲＥＧがＬレベルのとき、すなわち、レギュレータ回路がスタンバイ状態のときは、インバータ回路ＩＮＶの出力はＨレベルとなり、Ｎチャネル型トランジスタＮ１１はオン状態となり、フィードバック入力部ＶＦＢはＮチャネル型トランジスタＮ１１、Ｎ２１、Ｎ２２を介して接地電位と接続される。

従って、Ｎチャネル型トランジスタＮ２１、Ｎ２２のしきい値電圧をＶｔとすると、スタンバイ状態時はダイオード接続されたＮチャネル型トランジスタＮ２１、Ｎ２２によりフィードバック入力部ＶＦＢは２Ｖｔに設定される。ここで、Ｎチャネル型トランジスタのしきい値電圧が０．６２５Ｖ付近であれば、スタンバイ動作時はフィードバック入力部ＶＦＢは基準電圧ＶＲＥＦと同電位である１．２５Ｖに設定される。従って、レギュレータ回路がスタンバイ状態からアクティブ状態に復帰した場合に、高速に復帰することが可能となる。

(第４実施形態)
図７は、本発明の第４実施形態に係るレギュレータ回路の構成を示す図である。図７において、前述した第１実施形態のレギュレータ回路と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

本実施形態に係るレギュレータ回路１５０と図２に示した第１実施形態に係るレギュレータ回路１２０の構成要素は同じであるが、検知回路部１１と演算増幅回路部１２と接続・遮断回路部２１と電圧設定回路部２２の制御方法が異なる。

図７において、検知回路部１１の動作・停止状態は制御信号ＥＮＲＥＧ１により制御される。また、演算増幅回路部１２と接続・遮断回路部２１と電圧設定回路部２２の動作・停止状態は制御信号ＥＮＲＥＧ２により制御される。

図８は、本発明の第４実施形態に係るレギュレータ回路の各種動作時における波形を示す図である。ここではレギュレータ回路のスタンバイ状態からアクティブ状態に遷移するときの波形のみを図示している。

図８において、スタンバイ状態からアクティブ状態に遷移する際には、まず始めに制御信号ＥＮＲＥＧ１がＨレベルとなる。これにより検出回路部１１のＮチャネル型トランジスタＮ０はオン状態となり、検知回路部１１は出力電圧ＶＯＵＴの検知動作を行い、検知電圧を出力する。これにより、検出回路部１１の出力電圧、すなわち抵抗Ｒ０とＲ１の接続点はスタンバイ状態時の電圧である４．６Ｖ(ＶＯＵＴ)近傍から、アクティブ状態時の安定動作点である１．２５Ｖ(ＶＲＥＦ)付近に遷移する。

ここで、所定の時間ＴＤ後に、制御信号ＥＮＲＥＧ２がＨレベルとなることで、接続・遮断回路部２１は検出回路部１１の出力とフィードバック入力部ＶＦＢとを接続し、電圧設定回路部１１は非活性化状態となり、さらに、演算増幅回路部１２は動作状態となる。ここで、接続・遮断回路部２１が検出回路部１１の出力とフィードバック入力部ＶＦＢとを接続する際には、予め、検出回路部１１が動作状態となっているので、検出回路部１１の出力は安定動作時の電圧(１．２５Ｖ)となっている。

従って、フィードバック入力部ＶＦＢがより高速に安定動作時の電圧である基準電圧ＶＲＥＦに設定される。これにより、レギュレータ回路のスタンバイ状態からアクティブ状態に遷移する際の復帰動作を高速に行うことが可能となる。

以上、本発明の実施形態を第１実施形態〜第４実施形態により説明してきたが、本発明のレギュレータ回路は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。

本発明に係るレギュレータ回路は、スタンバイ状態からアクティブ状態に高速復帰が可能な特徴を有し、低消費電力が要求される半導体集積回路の内部電源電圧の生成手段、及び半導体記憶装置の読み出し、書き込み動作等に必要な電圧の生成手段等に有用である。

本発明の実施形態に係るレギュレータ回路の構成を示す図本発明の第１実施形態に係るレギュレータ回路の構成を示す図本発明の実施形態に係る演算増幅回路部の構成を示す図本発明の第１実施形態に係るレギュレータ回路の各種動作時における波形を示す図本発明の第２実施形態に係るレギュレータ回路の構成を示す図本発明の第３実施形態に係るレギュレータ回路の構成を示す図本発明の第４実施形態に係るレギュレータ回路の構成を示す図本発明の第４実施形態に係るレギュレータ回路の各種動作時における波形を示す図従来のレギュレータ回路の構成を示す図従来のレギュレータ回路の各種動作時における波形を示す図

符号の説明

１００〜１５０レギュレータ回路
１１検出回路部
１２演算増幅回路部
１３出力回路部
２１接続・遮断回路部
２２電圧設定回路部
３０平滑容量部
３１負荷部
４１差動増幅回路部
４２バイアス電圧発生回路
４３差動増幅回路停止回路部

Claims

出力電圧に応じてフィードバック電圧を出力する検出回路部と、
基準電圧入力部とフィードバック電圧入力部とを備え、基準電圧と前記フィードバック電圧とを比較し比較結果の電圧を出力する演算増幅回路部と、
前記演算増幅回路部の出力に応じて出力電流を供給する出力回路部と、
前記検出回路部の出力と前記フィードバック電圧入力部とを接続・遮断する接続・遮断回路部と、
前記フィードバック電圧入力部を所定の電圧に設定する電圧設定回路部と、
を備えるレギュレータ回路であって、
前記レギュレータ回路停止時に、
前記検出回路部と前記演算増幅回路部が停止状態となり、
前記接続・遮断回路部が前記検出回路部の出力と前記フィードバック電圧入力部を遮断し、
前記電圧設定回路部が前記フィードバック電圧入力部を所定の電圧に設定し、
前記レギュレータ回路停止時から動作時に遷移するときに、
前記検出回路部が動作状態となり、
所定の時間経過後に、前記演算増幅回路部が動作状態となり、
前記接続・遮断回路部が前記検出回路部の出力と前記フィードバック電圧入力部とを接続し、
前記電圧設定回路部が非活性化状態となる
ことを特徴とするレギュレータ回路。
前記接続・遮断回路部は、前記検出回路部の出力と前記フィードバック電圧入力部とを接続・遮断するＰチャネル型トランジスタを備えることを特徴とする請求項１記載のレギュレータ回路。
前記電圧設定回路部は、前記基準電圧近傍の電圧に設定可能な構成であることを特徴とする請求項１記載のレギュレータ回路。
前記電圧設定回路部は、半導体集積回路内部で使用される内部電源電圧に設定可能な構成であることを特徴とする請求項１記載のレギュレータ回路。
前記電圧設定回路部は、前記フィードバック電圧入力部を前記内部電源電圧に設定するＰチャネル型トランジスタを備えることを特徴とする請求項４記載のレギュレータ回路。
前記電圧設定回路部は、前記基準電圧に設定可能な構成であることを特徴とする請求項１記載のレギュレータ回路。
前記電圧設定回路部は、前記フィードバック電圧入力部を前記基準電圧に設定するＰチャネル型トランジスタを備えることを特徴とする請求項６記載のレギュレータ回路。
前記電圧設定回路部は、前記フィードバック電圧入力部と接地電圧との間にゲートとドレインが共通に接続されたＮチャネル型トランジスタが少なくとも１つ以上直列に接続された構成であることを特徴とする請求項１記載のレギュレータ回路。