KR101212736B1 - 코어전압 발생회로 - Google Patents

코어전압 발생회로 Download PDF

Info

Publication number
KR101212736B1
KR101212736B1 KR1020070090908A KR20070090908A KR101212736B1 KR 101212736 B1 KR101212736 B1 KR 101212736B1 KR 1020070090908 A KR1020070090908 A KR 1020070090908A KR 20070090908 A KR20070090908 A KR 20070090908A KR 101212736 B1 KR101212736 B1 KR 101212736B1
Authority
KR
South Korea
Prior art keywords
core voltage
active
response
voltage
enable signal
Prior art date
Application number
KR1020070090908A
Other languages
English (en)
Other versions
KR20090025789A (ko
Inventor
신윤재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020070090908A priority Critical patent/KR101212736B1/ko
Priority to US12/164,972 priority patent/US7816977B2/en
Priority to TW097125826A priority patent/TWI475567B/zh
Publication of KR20090025789A publication Critical patent/KR20090025789A/ko
Application granted granted Critical
Publication of KR101212736B1 publication Critical patent/KR101212736B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Abstract

본 발명은 코어전압을 발생하는 코어전압 발생회로에 관한 것이다. 본 발명에 따른 코어전압 발생회로는, 액티브_인에이블 신호에 응답하여 피드백된 코어전압과 기준전압을 비교하기 위한 비교부; 상기 비교부의 출력신호에 응답하여 액티브 코어전압단을 풀업 구동하기 위한 구동부; 상기 액티브 코어전압단의 전압을 분배하여 상기 피드백된 코어전압을 발생하는 피드백부; 및 상기 액티브 코어전압단과 코어전압라인 - 스탠바이 상태에서 코어전압을 발생하는 다른 코어전압 발생회로가 연결됨 - 사이에 삽입되어, 상기 액티브_인에이블 신호에 응답하여 스탠바이 상태에서 상기 코어전압라인으로부터 전류가 역류하는 것을 방지하기 위한 역류차단부를 구비한다.
Figure R1020070090908
반도체 메모리 장치, 코어전압, 전류

Description

코어전압 발생회로{CORE VOLTAGE DRIVER}
본 발명은 반도체 메모리 장치에서 회로 설계에 관한 것으로, 더욱 상세하게는 코어전압을 발생하는 코어전압 발생회로에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인( Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없다.
한편, 반도체 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(Vcore)을 사용하고 있다.
워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작할 때 풀업 전원라인을 사용하고, 사용되는 코어전압단으로부터 많은 양의 전류가 소모된다.
도 1은 종래 코어전압 발생회로를 구성하는 회로도를 도시하고 있다.
도시되고 있는 바와 같이, 종래 코어전압 발생회로는, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압(HF_VCORE)과 기준전압(VREFC)(목표 코어전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부(10), 상기 비교부(10)의 출력신호에 응답하여 증폭된 코어 전압(약 1.5V)을 발생 출력하는 증폭부(12), 그리고 상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시에 이용될 코어 전압단 전위의 1/2 레벨인 하프 코어전압(HF_VCORE)을 발생하는 하프 코어전압 발생부(14) 등을 포함하여 구성되어진다. 그리고 상기 비교부(10)의 동작을 제어하기 위한 제어스위칭부(16)가 포함되어진다.
상기와 같이 구성되어지는 종래의 코어전압 발생회로는, 제어스위칭부(16)를 구성하는 NMOS 트랜지스터(MN2)의 게이트단자에 하이레벨신호(약 0.830V)의 액티브_인에이블신호(ACTIVE_ENABLE)가 인가되어질 때 비교부(10)의 동작이 이루어진다.
상기 NMOS 트랜지스터(MN2)에 하이레벨신호가 인가되어 턴-온 상태일 때, 외부에서 인가되는 기준전압(VREFC)에 의해 NMOS 트랜지스터(MN0)가 턴-온되어, 상기 트랜지스터(MN0)와 트랜지스터(MN2)의 드레인 전압이 낮아진다. 즉, 노드(N1)의 전위가 낮아진다. 상기 노드(N1)에 인가되는 전압에 의해서 동작되는 PMOS 트랜지스터(MP2)의 게이트단자에 로우레벨신호가 인가되어지고, 상기 트랜지스터(MP2)가 턴 온되면서 출력되는 코어 전압(VCORE)이 높아진다.
상기 코어전압(VCORE)이 상승될 때, 동시에 하프 코어전압(HF_VCORE)도 상승되면서 트랜지스터(MN1)를 턴 온시킨다. 상기 트랜지스터(MN1)이 턴온되면, 노드(N2)의 전위가 낮아지면서 PMOS 트랜지스터(MP0,MP1)의 게이트단자 전압이 낮아진다. 상기 PMOS 트랜지스터(MP0,MP1)의 게이트단자 전압이 낮아지면, 턴 온 상태로 전환되면서 노드(N1)의 전위가 점차 상승되어진다. 즉 트랜지스터(MP2)의 게이트 전압이 점차 상승되어지는 것이다. 이러한 동작이 하프 코어전압(HF_VCORE)과 기준전압(VREC)이 같아질때까지 이루어진다.
한편, 종래의 코어전압 발생회로는, 제어스위칭부(16)를 구성하는 NMOS 트랜지스터(MN2)의 게이트단자에 로우레벨신호(트랜지스터의 턴온전압보다 낮은 전압) 상태의 액티브_디스에이블신호가 인가되어질 때 비교부(10)의 동작이 정지되면서 코어전압 발생이 차단되어진다.
상기 NMOS 트랜지스터(MN2)에 로우레벨신호가 인가되어 턴-오프 상태일 때, NMOS 트랜지스터(MN0)의 전류통로가 형성되지 못하여 트랜지스터(MN0)가 턴-오프 된다. 이때 노드(N1)의 전위는 고전위상태가 되어 PMOS 트랜지스터(MP2)는 턴 오프 상태가 된다. 따라서 노드(N3)를 통해 발생되는 코어전압은 차단된 상태가 된다.
그러나 상기와 같이 동작하는 종래 코어전압 발생회로는, 코어전압 발생이 차단된 상태에서, 턴 오프 상태를 갖는 PMOS 트랜지스터(MP2)를 통하여 미세 전류가 흐르게 되고, 또한 코어전압에 의해 하프 코어전압 발생부(14)를 구성하는 NMOS 트랜지스터(MN3,MN4)에 전류 통로가 형성되어 불필요한 전류 소모가 발생되었다. 이와 같이 종래 코어전압 발생회로는, 코어전압 발생이 억제된 상황에서 전력소모가 발생되지 않아야 하지만, 코어전압 출력단자가 하프 코어전압 발생을 위한 NMOS 트랜지스터(MN3,MN4)와 연결되어 있어 접지전원으로 전류통로가 형성되어버리므로서 불필요한 전력소모가 발생되어지는 문제점이 있었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 코어전압 발생이 정지되어 있는 상태에서 코어전압 출력단에서 발생되는 불필요한 전류소모를 방지할 수 있는 코어전압 발생회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 코어전압 발생회로는, 액티브_인에이블 신호에 응답하여 피드백된 코어전압과 기준전압을 비교하기 위한 비교부; 상기 비교부의 출력신호에 응답하여 액티브 코어전압단을 풀업 구동하기 위한 구동부; 상기 액티브 코어전압단의 전압을 분배하여 상기 피드백된 코어전압을 발생하는 피드백부; 및 상기 액티브 코어전압단과 코어전압라인 - 스탠바이 상태에서 코어전압을 발생하는 다른 코어전압 발생회로가 연결됨 - 사이에 삽입되어, 상기 액티브_인에이블 신호에 응답하여 스탠바이 상태에서 상기 코어전압라인으로부터 전류가 역류하는 것을 방지하기 위한 역류차단부를 구비한다.
또한, 본 발명의 코어전압 발생회로는 상기 액티브_인에이블 신호에 응답하여 스탠바이 상태에서 상기 액티브 코어전압단을 방전시키기 위한 뮤트부를 더 구비할 수 있다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
위에서 설명하고 있는 본 발명에 따른 코어전압 발생회로는, 코어전압을 차단시킨 상태에서 코어전압 출력단에서 불필요하게 발생되어지는 전류소모를 억제하는 것을 특징으로 한다. 이를 위하여 본 발명은 코어전압 발생이 차단되었을 때, 코어전압 출력단의 전위를 0볼트로 제어하여, 하프 코어전압 발생부에서 형성된 전 류통로에 의한 전류 소모를 방지한다. 또한 본 발명은 증폭부의 턴-오프 특성을 높여주므로서, 트랜지스터에 의한 누설전류 발생을 억제시킨다. 그리고 본 발명은 상기 코어전압 출력라인에 이중 스위치를 구성하여, 코어전압 발생이 차단되었을 때, 상기 이중 스위치에 의해 코어전압 출력을 완전하게 차단시키는 효과를 얻게 된다. 따라서 본 발명은 코어전압 발생이 차단된 상태에서, 코어전압 출력단에서 발생될 수 있는 전류소모를 완전하게 억제시키는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 코어전압 발생회로의 실시예에 대하여 자세하게 살펴보기로 한다.
도 2는 본 발명의 실시예에 따른 코어전압 발생회로도를 도시하고 있다.
도시하고 있는 바와 같이 본 발명에 따른 코어전압 발생회로는, 액티브_인에이블 신호(ACTIVE_ENABLE)에 응답하여 하프 코어 전압(HF_VCORE, 코어전압단 전위의 1/2 레벨)과 기준전압(VREFC)(목표 코어전압의 1/2 레벨, 예컨대 0.75V)을 차동 비교하는 비교부(20 및 26), 상기 비교부(20 및 26)의 출력신호에 응답하여 액티브 코어전압단(VCORE_ACT)을 외부 전원전압(VDD)으로 구동하기 위한 구동부(22), 코어전압단의 전압을 분배하여 하프 코어전압(NEW HF_VCORE)을 발생하는 피드백부(24), 액티브_인에이블 신호(ACTIVE_ENABLE)에 응답하여 코어전압 발생회로가 디스에이블 상태인 동안 액티브 코어전압단(VCORE_ACT)을 접지전압으로 방전시키기 위한 뮤트부(23), 액티브 코어전압단(VCORE_ACT)과 코어전압라인(VCORE) - 스탠바이 상태에서도 코어전압라인을 구동하는 다수의 스탠바이 코어전압 발생회로가 연결됨 - 사이에 삽입되어 액티브_인에이블 신호(ACTIVE_ENABLE)에 응답하여 코어전압 발생회로가 디스에이블 상태인 동안 코어전압라인(VCORE)으로부터 피드백부(24)로 전류가 역류하는 것을 방지하기 위한 역류차단부(25)를 구비한다.
또한, 액티브_인에이블 신호(ACTIVE_ENABLE)에 응답하여 코어전압 발생회로가 디스에이블 상태인 동안 구동부(22)를 오프시키기 위한 제어스위칭부(21)를 더 구비할 수 있다.
여기서, 비교부(20 및 26)는, 기준전압(VREFC)과 피드백된 하프 코어전압(HF_VCORE)을 입력하는 두 개의 NMOS 트랜지스터(MN10,MN11)와, NMOS 트랜지스터(MN10)의 드레인단자(N11)와 외부 전원전압(VDD) 사이에 접속되며 노드 N12를 게이트 입력으로 하는 PMOS 트랜지스터(MP7)와, NMOS 트랜지스터(MN11)의 드레인단자(N12)와 외부 전원전압(VDD) 사이에 접속되며 노드 N12를 게이트 입력으로 하는 PMOS 트랜지스터(MP8)와, 두 NMOS 트랜지스터(MN10,MN11)의 공통 소스 단자(N15)와 접지전압단 사이에 접속되고 액티브_인에이블 신호(ACTIVE_ENABLE)를 게이트 입력으로 하여 비교부의 차동증폭 동작을 제어하기 위한 NMOS 트랜지스터(MN12)를 구비한다.
한편, 구동부(22)는, 외부 전원전압(VDD)과 액티브 코어전압단(VCORE_ACT) 사이에 접속되며 비교부(20 및 26)의 출력단(N11)을 게이트 입력으로 하는 PMOS 트랜지스터(MP9)로 구현된다.
삭제
또한, 피드백부(24)는, 코어전압단(VCORE_ACT, N13)과 접지전압단 사이에 직렬 연결된 두 개의 다이오드 접속된 NMOS 트랜지스터(MN13,MN14)로 구성된다. 즉, 두 개의 트랜지스터(MN13,MN14)가 액티브 코어전압단(VCORE_ACT)에 걸린 전압을 분배하여 두 개의 트랜지스터(MN13,MN14)의 접속 노드(N14)를 통해 하프 코어전압(HF_VCORE)을 출력하게 된다.
그리고, 뮤트부(23)는, 코어전압단(VCORE_ACT, N13)과 접지전압단 사이에 접속되며, 반전된 액티브_인에이블 신호(ACTIVE_ENABLE)를 게이트 입력(N16)으로 하는 NMOS 트랜지스터(MN15)로 구현할 수 있다.
또한, 역류차단부(25)는, 액티브_인에이블 신호(ACTIVE_ENABLE)를 반전시키기 위한 인버터(IV0)와, 인버터(IV0)의 출력신호 및 액티브_인에이블 신호(ACTIVE_ENABLE)에 응답하여 액티브 코어전압단(VCORE_ACT)과 코어전압라인(VCORE)을 선택적으로 연결하기 위한 트랜스미션 게이트(SM0)를 구비한다. 트랜스미션 게이트(SM0)는 액티브_인에이블 신호(ACTIVE_ENABLE)가 논리레벨 하이일 때만 액티브 코어전압단(VCORE_ACT)과 코어전압라인(VCORE)을 연결한다.
한편, 제어스위칭부(21)는, 외부 전원전압(VDD)과 비교부(20 및 26)의 출력단(N22) 사이에 접속되며, 액티브_인에이블 신호(ACTIVE_ENABLE)를 게이트 입력으로 하는 PMOS 트랜지스터(MP10)를 구비한다.
다음은 상기 구성으로 이루어진 본 발명에 따른 코어전압 발생회로의 동작 과정에 대해서 설명한다.
우선, 비교부(20 및 26)가 동작하여 코어전압을 발생할 때, 즉 액티브_인에이블 신호(ACTIVE_ENABLE)가 논리레벨 하이로 활성화되면, NMOS 트랜지스터(MN12)가 턴-온 되고, 제어스위칭부(21)의 PMOS 트랜지스터(MP10)가 턴-오프 되어 비교 동작 및 구동 동작이 인에이블 된다.
이때, 액티브_인에이블 신호(ACTIVE_ENABLE)에 의해 역류차단부(25)의 트랜스미션 게이트(SM0)는 턴-온 되고, 뮤트부(23)의 NMOS 트랜지스터(MN15)는 턴-오프 된다.
삭제
이와 같은 상태에서, 액티브 코어전압단(VCORE_ACT)의 전위가 예정된 레벨보다 낮아지면, 구동부(22)의 PMOS 트랜지스터(MP9)가 액티브 코어전압단(VCORE_ACT)을 풀업 구동하여 액티브 코어전압단(VCORE_ACT)의 전위를 상승시키며, 액티브 코어전압단(VCORE_ACT)의 코어전압이 코어전압라인(VCORE)으로 전달된다.
삭제
삭제
삭제
삭제
삭제
한편, 상기와 같이 액티브 코어전압 발생회로가 코어전압을 발생하는 액티브 상태(예컨대, 오토 리프레쉬 모드(IDD5B))에서 외부에서 인가되는 액티브_인에이블 신호(ACTIVE_ENABLE)는 논리 레벨 하이로 활성화 된다. 그러나, 액티브 코어전압 발생회로가 코어전압을 발생하지 않는 스탠바이 상태(예컨대, 파워다운 모드(IDD2P))에서는 액티브_인에이블 신호(ACTIVE_ENABLE)는 논리 레벨 로우로 비활성화 된다.
액티브_인에이블 신호(ACTIVE_ENABLE)는 논리 레벨 로우로 비활성화 되면, NMOS 트랜지스터(MN12)를 턴-오프 시키고, 제어스위칭부(21)의 PMOS 트랜지스터(MP10)가 턴-온 되어 비교부(20 및 26) 및 구동부(22)가 디스에이블 된다.
삭제
이때, 액티브_인에이블 신호(ACTIVE_ENABLE)에 의해 역류차단부(25)의 트랜스미션 게이트(SM0)는 턴-오프 되고, 뮤트부(23)의 NMOS 트랜지스터(MN15)는 턴-온 된다.
삭제
삭제
여기서, 역류차단부(25)의 트랜스미션 게이트(SM0)가 턴-오프된 상태이기 때문에 코어전압라인(VCORE)으로부터 액티브 코어전압단(VCORE_ACT)을 거쳐 피드백부(24)로 역류하던 코어전류가 차단된다.
삭제
더불어, 뮤트부(23)는 액티브 코어전압단(VCORE_ACT)을 접지전압으로 방전시켜 액티브 코어전압단(VCORE_ACT)이 플로팅되는 것을 방지한다.
삭제
삭제
도 3은 본 발명에 따른 코어전압 발생회로를 외부전원전압(VDD =1.8볼트), 기준전압(VREFC=0.75볼트), 액티브_인에이블전압(0.83 볼트)의 조건에서 테스트한 결과를 나타내고 있는 그래프이다. 도시된 바에 따르면, 본 발명 적용시 파워다운 모드(IDD2P)에서 피드백부(24)의 트랜지스터(MN14)에 흐르는 전류가 종래에 비해 현저하게 줄어들었음을 확인할 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 기술에 따른 코어전압 발생 회로도.
도 2는 본 발명의 일 실시예에 따른 코어전압 발생 회로도.
도 3은 본 발명에 따른 동작 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 비교부 21,26 : 제어스위칭부
22 : 증폭부 23 : 뮤트부
24 : 하프 코어전압 발생부 25 : 출력스위칭부
MN10~MN15 : NMOS 트랜지스터 MP7~MP10 : PMOS 트랜지스터
IV0 : 인버터 SM0 : 스위치

Claims (10)

  1. 액티브_인에이블 신호에 응답하여 피드백된 코어전압과 기준전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호에 응답하여 액티브 코어전압단을 풀업 구동하기 위한 구동부;
    상기 액티브 코어전압단의 전압을 분배하여 상기 피드백된 코어전압을 발생하는 피드백부; 및
    상기 액티브 코어전압단과 코어전압라인 - 스탠바이 상태에서 코어전압을 발생하는 다른 코어전압 발생회로가 연결됨 - 사이에 삽입되어, 상기 액티브_인에이블 신호에 응답하여 스탠바이 상태에서 상기 코어전압라인으로부터 전류가 역류하는 것을 방지하기 위한 역류차단부
    를 구비하는 코어전압 발생회로.
  2. 제 1 항에 있어서,
    상기 액티브_인에이블 신호에 응답하여 스탠바이 상태에서 상기 액티브 코어전압단을 방전시키기 위한 뮤트부를 더 구비하는 코어전압 발생회로.
  3. 제 2 항에 있어서,
    상기 역류차단부는 상기 액티브_인에이블 신호에 응답하여 상기 액티브 코어전압단과 상기 코어전압라인을 선택적으로 연결하기 위한 트랜스미션 게이트를 구비하는 코어전압 발생회로.
  4. 제 2 항에 있어서,
    상기 뮤트부는 상기 액티브 코어전압단과 접지전압단 사이에 접속되며, 상기 상기 액티브_인에이블 신호의 반전 신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 코어전압 발생회로.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
KR1020070090908A 2007-09-07 2007-09-07 코어전압 발생회로 KR101212736B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070090908A KR101212736B1 (ko) 2007-09-07 2007-09-07 코어전압 발생회로
US12/164,972 US7816977B2 (en) 2007-09-07 2008-06-30 Core voltage generator
TW097125826A TWI475567B (zh) 2007-09-07 2008-07-09 核心電壓產生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070090908A KR101212736B1 (ko) 2007-09-07 2007-09-07 코어전압 발생회로

Publications (2)

Publication Number Publication Date
KR20090025789A KR20090025789A (ko) 2009-03-11
KR101212736B1 true KR101212736B1 (ko) 2012-12-14

Family

ID=40431216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070090908A KR101212736B1 (ko) 2007-09-07 2007-09-07 코어전압 발생회로

Country Status (3)

Country Link
US (1) US7816977B2 (ko)
KR (1) KR101212736B1 (ko)
TW (1) TWI475567B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10690703B2 (en) 2017-02-13 2020-06-23 Samsung Electronics Co., Ltd. Semiconductor device for monitoring a reverse voltage

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5078502B2 (ja) * 2007-08-16 2012-11-21 セイコーインスツル株式会社 基準電圧回路
KR101143636B1 (ko) * 2010-10-08 2012-05-09 에스케이하이닉스 주식회사 내부전압생성회로
KR20220017661A (ko) * 2020-08-05 2022-02-14 에스케이하이닉스 주식회사 내부 전압 생성 회로와 이를 포함하는 반도체 메모리 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803410B2 (ja) * 1991-10-18 1998-09-24 日本電気株式会社 半導体集積回路
US5959471A (en) 1997-09-25 1999-09-28 Siemens Aktiengesellschaft Method and apparatus for reducing the bias current in a reference voltage circuit
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
KR100393226B1 (ko) * 2001-07-04 2003-07-31 삼성전자주식회사 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로
KR100576449B1 (ko) 2004-01-30 2006-05-08 주식회사 하이닉스반도체 내부전압 발생회로
JP4237696B2 (ja) * 2004-11-17 2009-03-11 パナソニック株式会社 レギュレータ回路
US7068019B1 (en) * 2005-03-23 2006-06-27 Mediatek Inc. Switchable linear regulator
US7417494B2 (en) * 2005-09-29 2008-08-26 Hynix Semiconductor Inc. Internal voltage generator
KR100792441B1 (ko) * 2006-06-30 2008-01-10 주식회사 하이닉스반도체 반도체 메모리 장치
US7432758B2 (en) * 2006-11-08 2008-10-07 Elite Semiconductor Memory Technology Inc. Voltage regulator for semiconductor memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10690703B2 (en) 2017-02-13 2020-06-23 Samsung Electronics Co., Ltd. Semiconductor device for monitoring a reverse voltage
US10895589B2 (en) 2017-02-13 2021-01-19 Samsung Electronics Co., Ltd. Semiconductor device for monitoring a reverse voltage

Also Published As

Publication number Publication date
TWI475567B (zh) 2015-03-01
US20090066410A1 (en) 2009-03-12
TW200912945A (en) 2009-03-16
KR20090025789A (ko) 2009-03-11
US7816977B2 (en) 2010-10-19

Similar Documents

Publication Publication Date Title
KR100910861B1 (ko) 밴드갭 레퍼런스 발생회로
US10679714B2 (en) ROM cell with transistor body bias control circuit
KR101286241B1 (ko) 최대 전압 선택회로
KR101212736B1 (ko) 코어전압 발생회로
KR100794994B1 (ko) 내부전압 발생회로
KR100977731B1 (ko) 반도체 메모리 장치의 네거티브 워드라인 전압 발생기
US7839204B2 (en) Core voltage generation circuit and semiconductor device having the same
US11120862B2 (en) Non-volatile memory read method for improving read margin
KR100889324B1 (ko) 코아전압 릴리즈 드라이버
KR100990138B1 (ko) 코어전압 발생회로
KR20050095052A (ko) 하프 전원 전압 발생 회로
KR102319710B1 (ko) 센스 앰프 구동 장치
KR100412990B1 (ko) 감지 증폭기
KR100771547B1 (ko) 반도체 장치
KR0123828B1 (ko) 반도체 소자의 감지 증폭기
KR19990019750A (ko) 기판 바이어스전압 감지장치
KR20070115054A (ko) 반도체 메모리의 차동 증폭기
KR20100054349A (ko) 반도체 메모리장치의 내부전압 발생회로 및 제어방법
KR101039868B1 (ko) 반도체 메모리장치의 내부전압 발생회로 및 제어방법
KR100728961B1 (ko) 레벨 시프터의 전류 개선 회로
KR100415102B1 (ko) 반도체 메모리의 센스앰프
KR20090059678A (ko) 벌크 전압 디텍터
KR20090026659A (ko) 입력 회로
KR20090072335A (ko) 기준전압 발생회로
KR980011416A (ko) 메모리 셀 데이터 센싱회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20110127

Effective date: 20121025

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 8