KR20070115054A

KR20070115054A - 반도체 메모리의 차동 증폭기

Info

Publication number: KR20070115054A
Application number: KR1020060048857A
Authority: KR
Inventors: 신선혜; 김경훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-30
Filing date: 2006-05-30
Publication date: 2007-12-05

Abstract

본 발명에 따르는 반도체 메모리의 차동 증폭기는, 입력 신호(Vin)와 기준 신호(VREF)의 전압 차이를 증폭하여 출력하는 차동 증폭부와; 상기 차동 증폭부의 입력 신호(Vin) 및 상기 차동 증폭부의 구동을 위한 인에이블 신호(EN)를 논리 조합하여 상기 차동 증폭부의 구동을 제어하기 위한 컨트롤 신호(CTRL)를 생성하고, 생성된 컨트롤 신호(CTRL)를 상기 차동 증폭부로 입력하는 제어부; 로 이루어짐에 기술적 특징이 있다.

차동 증폭기, 논리 문턱 전압

Description

반도체 메모리의 차동 증폭기{Differential Amplifier in Semiconductor Memory}

도 1은 종래의 차동 증폭기 회로도,

도 2는 종래의 차동 증폭기 회로의 동작 타이밍도,

도 3은 본 발명의 차동 증폭기 회로도,

도 4는 도 3의 제어부 회로도,

도 5는 본 발명의 차동 증폭기 회로의 동작 타이밍도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

100 : 차동 증폭부 200 : 제어부

본 발명은 반도체 메모리의 차동 증폭기에 관한 것으로, 보다 자세하게는 입력 신호가 없는 경우에 불필요하게 소모되는 전류를 최소화하는 차동 증폭기에 관한 것이다.

반도체 메모리에서 데이터 입력 신호를 수신하는 입력 수신기로는 MOS 타입의 차동 증폭기를 사용하는 차동 수신기 및 CMOS 인버터 타입의 수신기를 들 수 있 으며, 차동 수신기는 슬루 레이트(Slew Rate), 스윙 폭, 스윙 레벨의 센터 포인트 등과 같이 입력 신호에 연계되는 파라미터에 매우 둔감하여 신호의 지연 변화가 작고, 이득이 큰 장점이 있어 고속 시스템에 사용되나, 전체 회로가 항상 턴온되어 있어 항상 전류를 소모하게 된다는 단점이 있다.

도 1에 나타낸 바와 같이 차동 증폭기는 일반적으로 두 입력 신호(Vin, VREF)의 차에 해당하는 전압을 증폭하여 출력하며, 5개의 트랜지스터(PM1, PM2, NM1~NM3)로 이루어진다. 그리고, 차동 수신기로서 사용되는 차동 증폭기의 경우, 접지단의 NMOS 트랜지스터(NM1)의 게이트단으로 인에이블 신호(EN)가 입력되고, 상기 인에이블 신호(EN)가 하이 레벨로 인입되는 경우, 상기 NMOS 트랜지스터(NM1)가 턴온되어 차동 증폭 동작이 수행된다.

도 2의 동작 타이밍도를 참조하여 보면, 상기와 같은 구조의 차동 증폭기의 경우, 일정 레벨(V_A) 이상의 입력 신호(V_IN)가 있는 a 구간과, 입력 신호가 없는 b 구간 모두에서 상기 NMOS 트랜지스터(NM1)는 하이 레벨의 인에이블 신호(EN)를 입력받아 항상 턴온되어 있으며, 결국 입력 신호가 없는 구간에서도 항상 일정한 전류를 소모하게 되는 것이다.

이러한 이유로 저전력 시스템의 경우 신호 레벨에 따라 소모 전류가 제어되는 CMOS 인버터 타입의 수신기가 사용되고 있으나, CMOS 인버터 타입의 수신기는 이득이 낮아 입력 신호를 충분히 증폭 시키지 못하는 단점이 있으며, 슬루 레이트(Slew Rate), 스윙 폭, 스윙 레벨의 센터 포인트 등과 같이 입력 신호에 연계되 는 파라미터에 매우 민감하여, 프로세스의 특성에 따라 입력 신호의 지연 변화폭이 넓다는 단점을 가지고 있어, 전류 소모를 감소시켜 저전력 시스템에서도 활용 가능한 차동 증폭기의 구현이 요구된다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 입력 신호가 있는 경우에만 동작함으로써 불필요한 전류 소모를 방지할 수 있는 반도체 메모리의 차동 증폭기를 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 입력 신호(Vin)와 기준 신호(VREF)의 전압 차이를 증폭하여 출력하는 차동 증폭부와; 상기 차동 증폭부의 입력 신호(Vin) 및 상기 차동 증폭부의 구동을 위한 인에이블 신호(EN)를 논리 조합하여 상기 차동 증폭부의 구동을 제어하기 위한 컨트롤 신호(CTRL)를 생성하고, 생성된 컨트롤 신호(CTRL)를 상기 차동 증폭부로 입력하는 제어부; 로 이루어지는 반도체 메모리의 차동 증폭기에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

먼저, 도 3은 본 발명의 차동 증폭기 회로도이고, 도 4는 도 3의 제어부 회로도이다.

도시된 바와 같이, 본 발명의 차동 증폭기는 입력 신호(Vin)와 인에이블 신호(EN)의 반전 신호(ENb)를 논리 조합하여 컨트롤 신호(CTRL)를 출력하는 제어부(200)와, 상기 제어부(200)로부터의 컨트롤 신호(CTRL)에 의해 구동되는 차동 증폭부(100)로 구성된다.

상기 차동 증폭부(100)는 노드 1과 접지 전압(VSS) 사이에 배치되며, 제어부(200)로부터의 컨트롤 신호(CTRL)를 입력받아 전류를 공급하기 위한 제1 NMOS 트랜지스터(N1), 노드 2와 노드 1 사이에 배치되며, 기준 신호(VREF)를 게이트 입력으로 하는 제2 NMOS 트랜지스터(N2), 노드 2의 전압에 제어받아 상기 제2 NMOS 트랜지스터(N2)와 함께 네거티브 피드백 루프를 구성하는 제1 PMOS 트랜지스터(P1), 노드 3과 노드 1 사이에 배치되며, 입력 신호(Vin)를 게이트 입력으로 하는 제3 NMOS 트랜지스터(N3), 노드 2의 전압에 제어받아 상기 제3 NMOS 트랜지스터(N3)와 함께 노드 3을 통해 출력 전압(Vout)을 형성하는 제2 PMOS 트랜지스터(P2)로 구성된다.

그리고, 상기 제어부(200)는 입력 신호(Vin)가 인가되는 경우에만 상기 차동 증폭부(100)의 제1 NMOS 트랜지스터(N1)를 턴온시켜 상기 노드 1로부터 접지단으로 소스 전류가 공급되도록 하는 컨트롤 신호(CTRL)를 생성하며, 이를 위하여 입력 신호(Vin)와 상기 차동 증폭부(100)의 동작 제어를 위한 기존의 인에이블 신호(EN)를 이용하여 컨트롤 신호(CTRL)를 생성한다.

이때, 상기 제어부(200)는 입력 신호(Vin)가 인가되는 경우, 입력 신호(Vin)의 논리 레벨과 무관하게 항상 상기 차동 증폭부(100)를 구동시키기 위하여 하이 레벨의 컨트롤 신호를 출력하며, 입력 신호(Vin)가 없는 경우에는 상기 차동 증폭부(100)의 제1 NMOS 트랜지스터(N1)를 통해 불필요한 전류가 흐르지 않도록 하기 위하여, 로우 레벨의 컨트롤 신호를 출력하도록 구성된다.

도 4는 일 실시예로서 상기 제어부(200)의 회로를 구성한 것으로, 상기 제어부(200)는 인버터(IV)와 노어게이트(NR)로 구성될 수 있다.

상기 인버터(IV)는 입력 신호(Vin)의 레벨을 반전시켜 출력하며, 상기 노어게이트(NR)는 상기 인버터(IV)의 출력 신호와, 인에이블 신호(EN)의 반전 신호(ENb)를 논리 조합하여 컨트롤 신호(CTRL)를 출력한다.

즉, 상기 인버터(IV)는 하이 레벨의 입력 신호(Vin)를 로우 레벨로 반전시켜 출력하고, 상기 노어게이트(NR)는 상기 인버터(IV)로부터 로우 레벨로 출력되는 신호와 로우 레벨인 반전 인에이블 신호(ENb)를 노어 연산함으로써, 하이 레벨의 컨트롤 신호(CTRL)를 출력하며, 차동 증폭부(100)는 상기 노어게이트(NR)로부터 하이 레벨의 컨트롤 신호(CTRL)를 입력받아 차동 증폭 동작을 수행하게 된다.

한편, 앞서도 언급했듯이, 본 발명에서 상기 제어부(200)는 입력 신호(Vin)의 논리 레벨이 로우 레벨인 경우에도, 즉, 입력 신호(Vin)가 존재하는 경우에는 입력 신호(Vin)의 실제 논리 레벨과 무관하게 상기 컨트롤 신호(CTRL)를 하이 레벨로 출력하여야 한다.

이를 위하여, 상기 인버터(IV)의 논리 문턱 전압은 상기 입력 신호(Vin)의 스윙 범위를 벗어난 전압으로 설정되어야 하며, 보다 정확히 표현하자면 상기 입력 신호(Vin)의 최저 전압(V_A) 이하의 특정 전압으로 설정되어야 한다.

즉, 상기 인버터는 입력 신호(Vin)의 최저 전압(V_A) 이하의 특정 전압(V_x)을 논리 문턱 전압으로 하며, 이에 따라 입력 신호(Vin)가 실제 로우 레벨인 경우에도 상기 인버터(IV)는 입력 신호의 레벨을 하이 레벨로 인식하여 로우 레벨의 반전 신호를 출력함으로써, 상기 차동 증폭부(100)로 하이 레벨의 컨트롤 신호(CTRL)가 입력되도록 하고, 이에 따라 상기 차동 증폭부(100)가 동작하게 된다. 여기서, 상기 인버터의 논리 문턱 전압은 인버터를 구성하는 트랜지스터들의 문턱 전압을 조절함으로써 구현될 수 있다.

도 5는 본 발명의 차동 증폭기 회로의 동작 타이밍도이다.

도시된 바와 같이, 본 발명의 차동 증폭기에서, 입력 신호(Vin)의 최저 전압(V_A) 이하의 특정 전압(V_X)을 논리 문턱 전압으로 하는 제어부(200)는 입력 신호(Vin)와 반전 인에이블 신호(ENb)를 논리 조합함으로써, 입력 신호(Vin)의 레벨이 로우 레벨인 경우에도 하이 레벨의 컨트롤 신호(CTRL)를 출력하며, 입력 신호(Vin)가 없어진 경우 컨트롤 신호(CTRL)를 로우 레벨로 천이시켜 차동 증폭부(100)의 동작을 제한한다.

이에 따라, 본 발명에서는 입력 신호(Vin)가 존재하고, 인에이블 신호(EN)가 하이 레벨인 가 구간에서는, 하이 레벨의 컨트롤 신호(CTRL)를 차동 증폭부(100)로 인가함으로써 차동 증폭부(100)가 정상적으로 출력 신호(Vout)를 형성하게 되며, 인에이블 신호(EN)가 하이 레벨이지만 입력 신호(Vin)가 존재하지 않는 구간인 나 구간에서는, 차동 증폭부(100)로 입력되는 컨트롤 신호(CTRL)가 로우 레벨로 천이되도록 함으로써, 차동 증폭부(100)가 구동되지 않게 되며, 이로 인하여 불필요한 전류가 흐르지 않게 된다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

따라서, 본 발명의 반도체 메모리의 차동 증폭기에 의하면, 차동 수신기로서 동작 시에도 입력 신호가 있는 경우에만 구동됨으로써 불필요한 전류 소모가 방지될 뿐만 아니라, 파워 절약 모드에서 일정 레벨로 인입되는 외부 신호에 의한 불필요한 전류 소모도 방지할 수 있으며, 저전력 시스템에서 평균 소모 전류를 감소시킬 수 있는 효과 및 대기 상태에서의 소모 전류 감소 효과를 기대할 수 있다.

Claims

입력 신호(Vin)와 기준 신호(VREF)의 전압 차이를 증폭하여 출력하는 차동 증폭부와;

상기 차동 증폭부의 입력 신호(Vin) 및 상기 차동 증폭부의 구동을 위한 인에이블 신호(EN)를 논리 조합하여 상기 차동 증폭부의 구동을 제어하기 위한 컨트롤 신호(CTRL)를 생성하고, 생성된 컨트롤 신호(CTRL)를 상기 차동 증폭부로 입력하는 제어부;

로 이루어짐을 특징으로 하는 반도체 메모리의 차동 증폭기.
제1항에 있어서,

상기 제어부는 상기 차동 증폭부의 입력 신호(Vin)가 비인가되는 경우 상기 컨트롤 신호(CTRL)에 의해 상기 차동 증폭부를 비활성화시키는 것을 특징으로 하는 반도체 메모리의 차동 증폭기.
제1항 또는 제2항에 있어서,

상기 차동 증폭부는,

소스단이 접지 전압(VSS)과 연결되고, 드레인단이 노드 1과 연결되며, 게이트단으로 상기 제어부로부터의 컨트롤 신호(CTRL)를 입력받아 소스 전류를 공급하는 제 1 NMOS 트랜지스터(N1);

소스단이 상기 노드 1과 연결되고, 게이트단으로 기준 신호(VREF)를 인가받으며, 드레인단이 노드 2와 연결되는 제2 NMOS 트랜지스터(N2);

소스단으로 공급 전압(VDD)을 인가받고, 게이트단 및 드레인단이 상기 노드 2와 연결되는 제1 PMOS 트랜지스터(P1);

소스단으로 공급 전압(VDD)을 인가받고, 게이트단이 상기 노드 2와 연결되며, 드레인단이 노드 3과 연결되는 제2 PMOS 트랜지스터(P2); 및

드레인단이 상기 노드 3과 연결되고, 게이트단으로 입력 신호(Vin)를 인가받으며, 소스단이 상기 노드 1과 연결되는 제3 NMOS 트랜지스터(N3);

로 구성되고,

상기 노드 3을 통해 출력 신호(Vout)가 형성되는 것을 특징으로 하는 반도체 메모리의 차동 증폭기.
제3항에 있어서,

상기 제어부는,

상기 컨트롤 신호(CTRL)를 상기 제 1NMOS 트랜지스터(N1)의 게이트단으로 입력하는 것을 특징으로 하는 반도체 메모리의 차동 증폭기.
제3항에 있어서,

상기 제어부는,

상기 입력 신호(Vin)를 반전시켜 출력하는 인버터(IV)와;

상기 인버터의 출력 신호와 상기 인에이블 신호의 반전 신호(ENb)를 입력받아 노어 연산하여 컨트롤 신호(CTRL)를 생성하고, 생성된 컨트롤 신호(CTRL)를 상기 제1 NMOS 트랜지스터(N1)의 게이트단으로 입력하는 노어게이트(NR);

로 구성됨을 특징으로 하는 반도체 메모리의 차동 증폭기.
제5항에 있어서,

상기 인버터(IV)는 로우 레벨인 입력 신호(Vin) 이하의 논리 문턱 전압을 갖는 것을 특징으로 하는 반도체 메모리의 차동 증폭기.