JP4950665B2 - バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置 - Google Patents

バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置 Download PDF

Info

Publication number
JP4950665B2
JP4950665B2 JP2006535754A JP2006535754A JP4950665B2 JP 4950665 B2 JP4950665 B2 JP 4950665B2 JP 2006535754 A JP2006535754 A JP 2006535754A JP 2006535754 A JP2006535754 A JP 2006535754A JP 4950665 B2 JP4950665 B2 JP 4950665B2
Authority
JP
Japan
Prior art keywords
comparator
voltage
circuit
output
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006535754A
Other languages
English (en)
Other versions
JPWO2006030666A1 (ja
Inventor
普之 井ノ口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2006535754A priority Critical patent/JP4950665B2/ja
Publication of JPWO2006030666A1 publication Critical patent/JPWO2006030666A1/ja
Application granted granted Critical
Publication of JP4950665B2 publication Critical patent/JP4950665B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/78—A comparator being used in a controlling circuit of an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45281—One SEPP output stage being added to the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45426—Indexing scheme relating to differential amplifiers the CMCL comprising a comparator circuit with extra buffering means before comparison of the common mode signal, e.g. by a follower
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45681—Indexing scheme relating to differential amplifiers the LC comprising offset compensating means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45726—Indexing scheme relating to differential amplifiers the LC comprising more than one switch, which are not cross coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)
  • Electronic Switches (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

この発明は、バッファアンプ、ドライバＩＣおよびこのドライバＩＣを用いる表示装置に関し、詳しくは、表示装置用の低電圧駆動で高速動作をする電圧出力アンプの改良に関する。
液晶表示装置や有機ＥＬ表示装置等のＩＣドライバ、すなわち、電圧出力アンプは、大容量、低消費電力、高速出力応答が要求される。そのため、出力電圧は、グランド電位から電源電位付近までのダイナミックレンジが必要になる。
出願人は、ＣＭＯＳのバッファアンプ（ボルテージフォロア）の出力側において出力側と電源ラインとの間、そして出力側とグランドラインとの間にそれぞれスイッチ回路を設け、さらにバッファアンプの入力電圧と出力電圧とを比較するコンパレータを２つ設けた出力加速回路（エンハンサー回路）を有するバッファ回路を発明として出願している（特許文献１）。このバッファ回路は、バッファアンプの立上がり、立下がり時の出力電流の多くを出力加速回路から供給することで出力電圧信号のスルーレートを向上させるものである。
このバッファ回路は、各コンパレータの比較動作にオフセットが与えられ、バッファアンプへの入力電圧が出力電圧に対して所定のオフセット電圧を越える一定の範囲にあるときには、コンパレータでそれを検出して、入力信号が立上がるときには電源側に接続されたスイッチ回路をＯＮにして出力信号を急速に立上げ、入力信号が立下がるときにはグランド側に接続されたスイッチ回路をＯＮにして出力電圧信号を急速に立下げ、出力電圧が入力電圧に対してオフセット電圧の範囲に入ったときにそれぞれにスイッチ回路をＯＦＦにしてバッファアンプの出力のみとして入力電圧に対応する出力電圧をバッファアンプから出力するものである。
なお、前記のコンパレータの比較動作に対して与えられる前記のオフセット電圧は、コンパレータを構成する一対のＭＯＳトランジスタの閾値を利用することで形成されている。
特開２００４−１４０４８７号公報
前記の特開２００４−１４０４８７号の電源側とグランド側とにそれぞれ接続される２つのスイッチ回路は、それぞれコンパレータによりＯＮ／ＯＦＦが制御される。この場合、コンパレータの１つは、立上がり側に対応してＮチャネルＭＯＳトランジスタの差動対で構成される電流切換回路とされ、他の１つは、立下がり側に対応してＰチャネルＭＯＳトランジスタの差動対で構成される電流切換回路とされる。そのため、それぞれのコンパレータは、ＮチャネルあるいはＰチャネルのトランジスタの動作閾値で決定される０．８Ｖ程度の不感帯（ソース−ゲート間電圧）を持つ。
ＭＯＳトランジスタは、通常、閾値以下の入力信号に対して動作はしない、入力信号に対する不感帯がある。したがって、立上がり信号に対してＮチャネルＭＯＳトランジスタの差動対を比較部に有するコンパレータは、入力信号が不感帯を越えたところから動作を開始する。また、立下がり信号に対してＰチャネルＭＯＳトランジスタの差動対のコンパレータは、不感帯が電源電圧側となるので入力信号が電源電圧を基準としてこれから不感帯以下の電圧まで低下したところから動作を開始する。
一方、コンパレータの比較動作に対して与えられる前記のオフセット電圧は、バッファアンプの入力電圧の、出力電圧に対する差電圧である。そこで、コンパレータの差動対トランジスタの動作閾値以上での差電圧として与えられるために、依然として差動対トランジスタの動作開始時点での不感帯は比較動作上において残ってしまう。
バッファアンプ、特に、低電圧駆動のバッファアンプにおいては、グランド電位から電源電位までのレール・ツー・レールで動作させることが必要になるが、この場合の出力加速回路（そのコンパレータ）の持つ０．８Ｖ程度の不感帯領域は、バッファアンプのみの動作となってしまい、スルーレートが落ちる欠点がある。この種のバッファアンプを液晶表示装置や有機ＥＬ表示装置等のＩＣドライバとして使用した場合にスルーレートの落ち込みは、水平方向の駆動周波数に影響を与えて高解像度化の障害になる。
特に、アクティブマトリックス型の有機ＥＬ表示装置のピクセル回路のコンデンサの駆動電圧（書込み電圧）を発生するドライバにおいては、出力信号の立上がりまでの時間が１０μsec以下の動作速度で駆動電圧を４．０Ｖ程度の電圧に設定することが要求されるので問題である。
この発明の目的は、このような従来技術の問題点を解決するものであって、低電圧駆動で高速動作をするバッファ回路を提供することにある。
また、この発明の他の目的は、基準電位ライン（例えばグランド）から電源電位付近までダイナミックレンジの大きい出力電圧を発生することが可能な低電圧駆動のバッファ回路を有するドライバＩＣを提供することにある。
さらに、この発明の他の目的は、低消費電力で高速表示が可能な表示装置を提供することにある。
このような目的を達成するための第１の発明のバッファアンプ、ドライバＩＣあるいはこのドライバＩＣを用いる表示装置の特徴は、バッファアンプの入力端子と出力端子との間に設けられＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成されこの比較部の比較動作に所定のオフセット電圧が設定されこのオフセット電圧を超えたところで出力信号を発生する第１のコンパレータと、この第１のコンパレータの前記出力信号に応じてＯＮ／ＯＦＦするスイッチ回路とを有し、このスイッチ回路のＯＮあるいはＯＦＦに応じて電源ラインから前記出力端子にあるいは前記出力端子から基準電位ラインへ電流を流すことで前記バッファアンプの出力電圧の立上がりあるいは出力電圧の立下がりを加速するバッファ回路において、
ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記入力電圧と前記出力電圧とを比較する比較部が構成された第２のコンパレータと、第１のコンパレータの比較部を構成する前記いずれか一方のＭＯＳトランジスタの不感帯の範囲に第２のコンパレータの比較動作を制限するための動作制限回路とを備えていて、スイッチ回路が第１のコンパレータの前記出力信号および第２のコンパレータの出力信号に応じてＯＮあるいはＯＦＦされるものである。
さらに、前記第１の動作制限回路は、入力電圧が不感帯に入る電圧領域あるいは不感帯から出た電圧領域のいずれかの電圧領域と、不感帯領域とにおいて第２のコンパレータの出力信号を発生させるものであり、第１のスイッチ回路は、基準ラインと出力端子との間に若しくは電源ラインと出力端子との間に設けられ、第１のコンパレータの出力信号および第２のコンパレータの出力信号のいずれか一方により選択的にＯＮにされかつ不感帯に入る電圧領域あるいは不感帯から出た電圧領域においては第１のコンパレータの出力信号および第２のコンパレータの出力信号とを同時に受けてＯＮになるものである。
また、第２の発明は、バッファアンプの入力端子と出力端子との間に設けられＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成されこの比較部の比較動作に第１のオフセット電圧が設定されこの第１のオフセット電圧を超えたところで比較動作をする第１のコンパレータと、ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記入力電圧と前記出力電圧とを比較する比較部が構成されこの比較部の比較動作に第２のオフセット電圧が設定されこの第２のオフセット電圧を超えたところで比較動作をする第２のコンパレータと前記第１のコンパレータの出力信号に応じてＯＮ／ＯＦＦする第１のスイッチ回路と前記第２のコンパレータの出力信号に応じてＯＮ／ＯＦＦする第２のスイッチ回路とを有し、前記第１のスイッチ回路のＯＮあるいはＯＦＦに応じて電源ラインから前記出力端子に電流を流すことで前記バッファアンプの出力電圧の立上がりを加速し、前記第２のスイッチ回路のＯＮあるいはＯＦＦに応じて前記出力端子から基準電位ラインへ電流をシンクすることで前記バッファアンプの出力電圧の立下がりを加速するバッファ回路において、
前記ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成された第３のコンパレータと、前記ＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成された第４のコンパレータと、前記第１のコンパレータの前記比較部を構成する前記トランジスタの不感帯の範囲に前記第３のコンパレータの比較動作を制限するための第１の動作制限回路と、前記第４のコンパレータの比較動作を前記第２のコンパレータの前記比較部を構成する前記トランジスタの不感帯の範囲に制限するための第２の動作制限回路とを備えていて、
前記第１のスイッチ回路が前記第１のコンパレータの前記出力信号および前記第３のコンパレータの出力信号に応じてＯＮあるいはＯＦＦされ、前記第２のスイッチ回路が前記第２のコンパレータの前記出力信号および前記第４のコンパレータの出力信号に応じてＯＮあるいはＯＦＦされるものである。
さらに、前記第１の動作制限回路は、入力電圧が不感帯に入る電圧領域あるいは不感帯から出た電圧領域のいずれかの電圧領域と、不感帯領域とにおいて第３のコンパレータの出力信号を発生させるものであり、第１のスイッチ回路は、電源ラインと出力端子との間に設けられ、第１のコンパレータの出力信号および第３のコンパレータの出力信号のいずれか一方により選択的にＯＮにされかつ不感帯に入る電圧領域あるいは不感帯から出た電圧領域においては第１のコンパレータの出力信号および第３のコンパレータの出力信号とを同時に受けてＯＮになり、前記第２の動作制限回路は、入力電圧が不感帯に入る電圧領域あるいは不感帯から出た電圧領域のいずれかの電圧領域と、不感帯領域とにおいて第４のコンパレータの出力信号を発生させるものであり、第２のスイッチ回路は、基準ラインと出力端子との間に設けられ、第２のコンパレータの出力信号および第４のコンパレータの出力信号のいずれか一方により選択的にＯＮにされかつ不感帯に入る電圧領域あるいは不感帯から出た電圧領域においては第２のコンパレータの出力信号および第４のコンパレータの出力信号とを同時に受けてＯＮになるものである。
スルーレートを向上させるためには、出力加速回路のコンパレータに設定される所定のオフセット電圧は、できるだけ低い電圧値が好ましい。所定のオフセット電圧は、バッファアンプの出力電流値にも依存するが、有機ＥＬ表示装置のような駆動回路に使用されるバッファ回路では、μＡオーダーのバッファアンプの出力電流に対して少なくとも比較部を構成するトランジスタの不感帯以下の電圧値となり、その電圧は、０．１Ｖか、それ以下に設定される必要がある。しかも、比較動作の開始は、不感帯以上のところからになる。
一方、スイッチ回路をＯＮさせて電源ラインから電流を供給する出力加速回路は、急速に電流を出力端子に供給するため、オーバーシュートが発生し易い。そのため、バッファアンプの入力電圧と出力電圧との比較を開始するための所定のオフセット電圧を低くするのには限界がある。そこで、スルーレートを向上させにくい。
そこで、この発明にあっては、第１のコンパレータは、オーバーシュートを抑える限界近くのオフセット電圧として、例えば、０．１Ｖ程度に抑えて不感帯領域以上で動作するようにする。さらに、第１のコンパレータの比較部を構成するＭＯＳトランジスタとは異なるＰチャネルあるいはＮチャネルの第２のコンパレータを設けて、この第２のコンパレータの比較動作を第１のコンパレータの不感帯領域で動作するように制限する。第２のコンパレータの動作範囲を不感帯領域に制限することで、所定のオフセット電圧を持って比較動作をする第１のコンパレータに対してオフセット電圧の設定が実質的にされない第２のコンパレータが影響しないようにする。これにより、オーバーシュートを抑える限界近くまで第１のコンパレータの所定のオフセット電圧を低くすることが可能となり、第１のコンパレータの不感帯においては第１のコンパレータの動作に影響を与えずに第２のコンパレータが動作するのでスルーレートを向上させることができる。
ところで、出力加速回路を立上り信号と立下がり信号に対応してそれぞれに動作させる場合には、それぞれにコンパレータが必要になる。この場合、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの比較部を持つコンパレータ（出力加速回路側）に並列にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの比較部を持つコンパレータを設けることにより一方の不感帯領域で他方のトランジスタを動作させてそれぞれの比較動作に対して不感帯をなくすことが考えられる。
しかし、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのコンパレータ（出力加速回路側）に並列に設けた不感帯で動作する他方のコンパレータがオフセット電圧を持つコンパレータと同じタイプのトランジスタで構成されることになる。そのため、同じタイプのトランジスタが入力電圧信号の立ち上がり、立ち下がりのほとんどの期間においてそれぞれパラレル駆動されることになる。たとえ、コンパレータに所定のオフセット電圧を持たせたとしても、負荷電流が大きくなると、立上がり信号、立下がり信号におけるオーバシートを抑えきれなくなって、リンギングに発展して、このようなものは、実際には使い物にならない回路になってしまうことが分かった。
しかし、前記のような動作制限回路を設ければ、立上がり側と立下がり側の双方に不感帯で動作しかつオフセット電圧の設定が実質的にされないコンパレータの動作範囲が不感帯領域付近に制限されるので、立上がり信号の後半あるいは立下がり信号の後半には同じタイプのトランジスタで構成されるコンパレータのパラレル駆動はなくなり、たとえ比較検出動作にばらつきがあってもリンギングを防止できる。
その結果、この発明は、例えば、バッファアンプがグランド電位から電源電位までのレール・ツー・レールで動作するものであっても高いスルーレートで動作させることができ、低電圧駆動で高速動作をするバッファ回路を容易に実現できる。また、基準電位ライン（グランド）から電源電位付近までダイナミックレンジの大きい出力電圧を発生するドライバＩＣ、さらには、低消費電力で高速表示が可能な表示装置をこのバッファ回路を利用して容易に実現することができる。
図１は、この発明を適用したバッファ回路の一実施例のブロック図、そして図２は、その具体的な回路図である。
図１において、１０は、バッファ回路であって、バッファアンプ１と出力加速回路２とからなる。出力加速回路２は、スイッチ回路２０とコンパレータ（ＣＯＭ）２３〜２６、そして動作制限回路２７，２８で構成され、スイッチ回路２０は、スイッチ回路２１とスイッチ回路２２とからなる。
バッファアンプ１は、オペアンプ（ＯＰ）あるいは差動増幅回路等で構成され、その出力側が（−）入力端子（反転入力端子）１０ｃに全帰還され，ボルテージフォロアとなっている。このバッファアンプ１は、電源電圧ライン＋ＶDDとグランドラインＧＮＤ（基準電位ライン）との間、すなわち、レール・ツー・レールで動作する。電源電圧ライン＋ＶDDの電圧は、ここでは、５．０Ｖである。
バッファアンプ１の（＋）入力端子（非反転入力端子）１０ａと出力端子１０ｂとの間には立上がり側コンパレータ（ＣＯＭ）２３と立下がり側コンパレータ（ＣＯＭ）２４とが設けられている。これらコンパレータ２３，２４は、バッファアンプ１の入力電圧と出力電圧とを入力側に受けてこれら電圧を比較してこれらの間にコンパレータ２３では電位差ΔＶ以上の差があることを検出し、コンパレータ２４では電位差ΔＶ’以上の差があることを検出する。コンパレータ２３，２４は、それぞれその比較結果に応じて、スイッチ回路２１、２２をそれぞれにＯＮ／ＯＦＦする。
すなわち、コンパレータ２３は、出力加速回路の立上がり側の入力段回路を構成していて、その（＋）入力端子は、バッファアンプ１の（＋）入力端子１０ａに、その（−）入力端子は、バッファアンプ１の（−）入力端子１０ｃにそれぞれ接続されている。コンパレータ２４は、出力加速回路の立下がり側の入力段回路を構成していて、その（−）入力端子は、（＋）入力端子１０ａに、その（＋）入力端子は、（−）入力端子１０ｃにそれぞれ接続されている。
バッファアンプ１の入力電圧Ｖinが出力電圧Ｖoutに対して電位差ΔＶ以上の差があるときには、コンパレータ２３がスイッチ回路２１をＯＮにし、バッファアンプ１の入力電圧Ｖinが出力電圧Ｖoutに対して電位差ΔＶ’以上の差があるときには、コンパレータ２４がスイッチ回路２２をＯＮにする。
スイッチ回路２１は、電源電圧ライン＋ＶDDと出力端子１０ｂとの間に設けられ、スイッチ回路２２は、出力端子１０ｂとグランドラインＧＮＤとの間に設けられている。
電位差ΔＶは、コンパレータ２３に設定される比較動作開始電圧に対するオフセット電圧であり、電位差ΔＶ’は、コンパレータ２４に設定される比較動作開始電圧に対するオフセット電圧である。ここでは、これらは、オーバーシュートを抑える限界近くの０．１Ｖ程度に設定されている。なお、ΔＶ’＝ΔＶであっても、そうでなくてもよい。
Ｃoは、出力端子１０ｂに接続された負荷としてのコンデンサである。入力電圧信号Ｖinは、（＋）入力端子１０ａに加えられ、通常、これは、立上がり、立下がりが急峻なパルス信号である。出力電圧信号Ｖoutは、出力端子１０ｂに発生する電圧信号である。
通常、コンパレータ２３とコンパレータ２４とは、ＰチャネルあるいはＮチャネルのいずれか一方の、一対の差動動作のＭＯＳトランジスタで比較部が構成されるので、そのゲート閾値ＶTHで決定される動作閾値により発生する０．８Ｖ程度の不感帯がある。
そこで、（＋）入力端子１０ａと出力端子１０ｂとの間には立上がり側コンパレータ２３の不感帯領域で動作する不感帯動作のコンパレータ２５が設けられ、このコンパレータ２５の動作を不感帯ＶTH1の範囲に制限する動作制限回路２７がさらに設けられている。また、（＋）入力端子１０ａと出力端子１０ｂとの間には立下がり側コンパレータ２４の不感帯領域で動作する不感帯動作のコンパレータ２６が設けられ、このコンパレータ２６の動作を不感帯ＶTH2の範囲に制限する動作制限回路２８がさらに設けられている。
コンパレータ２５の（＋）入力端子は、（＋）入力端子１０ａに、その（−）入力端子は、（−）入力端子１０ｃにそれぞれ接続され、コンパレータ２６の（−）入力端子は、（＋）入力端子１０ａに、その（＋）入力端子は、（−）入力端子１０ｃにそれぞれ接続されている。これらコンパレータ２５，２６は、ペア性の高い差動対ＭＯＳトランジスタで構成され、これらのコンパレータの比較部には比較動作に対して実質的なオフセット電圧はない。
バッファアンプ１は、内部に定電流源と差動増幅回路等の増幅回路を有する回路として構成されるので、その分、スイッチ動作の回路よりも動作速度が遅くなる。一方、コンパレータ２３，２４、２５，２６は、図２に示すうよにスイッチ動作の電流切換回路で構成されるので、その動作速度はバッファアンプ１よりも速い。
なお、バッファアンプ１は、入力電圧信号Ｖinを受けてその電圧に応じて出力電圧信号Ｖoutを発生するものであり、入力電圧信号Ｖinに対して出力電圧信号Ｖoutの立上がりあるいは立下がりタイミングが遅くなるので、パルス状の入力電圧信号Ｖinが加えられたときには、入力電圧信号Ｖinと出力電圧信号Ｖoutとの間には電位差が発生する。この電位差をコンパレータ２３，２４が比較検出する。
コンパレータ２３の動作について説明すると、入力電圧信号Ｖinが立上がり、入力電圧信号Ｖinと出力電圧信号Ｖoutとの間の電位差が不感帯（＝０．８Ｖ）を越えるとコンパレータ２３が動作を開始し、Ｖin＞ＶoutでかつΔＶ（＝Ｖin−Ｖout＝０．１Ｖ）以上のときに、コンパレータ２３の検出信号Ｐ1によりスイッチ回路２１がＯＮとなる。このとき、バッファアンプ１の、立上がりが遅い出力電流に対して電源電圧ライン＋ＶDDから出力端子１０ａにＯＮしたスイッチ回路２１を介して電流が高速に供給されて出力電圧信号Ｖoutが高速に立上がる。
このときスイッチ回路２１から供給される電流値はバッファアンプ１の出力電流値よりも大きい。出力端子１０ｂには負荷Ｃoが接続されているので、スイッチ回路２１がＯＮ状態にあっても立上がり状態では通常ΔＶ（＝Ｖin−Ｖout＝０．１Ｖ）以上の関係は保持され、負荷Ｃoがバッファアンプ１の出力電流値とスイッチ回路２１から供給される電流値の和で充電される。なお、このときには立下がり側コンパレータ２４は出力信号を発生しないのでスイッチ回路２２はＯＦＦである。
入力電圧信号Ｖinが“Ｈ”（ＨＩＧＨレベル）に近づいたときには、出力電圧信号Ｖoutが入力電圧信号Ｖinの立上がりに追従してやがて入力電圧信号Ｖinと出力電圧信号Ｖoutとの間の電位差がΔＶ（＝０．１Ｖ）以下となると、コンパレータ２３の検出信号Ｐ1が停止してスイッチ回路２１がＯＦＦとなり、立上がりが遅いバッファアンプ１の出力電流により出力電圧信号Ｖoutが“Ｈ”の電圧値に至る。
この場合、コンパレータ２３の比較部をＭＯＳトランジスタで構成すると、そのゲート閾値ＶTH1で決定される不感帯があるので入力電圧信号Ｖinが０．８Ｖ以下のときにはコンパレータ２３は動作しないが、コンパレータ２５が動作する。したがって、スイッチ回路２１をＯＮさせる検出信号Ｐ1はコンパレータ２３からは発生しないが、このとき、コンパレータ２３の不感帯領域ＶTH1（０Ｖ〜０．８Ｖ、ただしＶin＞Ｖoutの領域）で動作するコンパレータ２５がＶin＞Ｖoutであれば検出信号Ｐ2を発生してスイッチ回路２１をＯＮにする。それにより入力電圧信号Ｖinの立上がり初期に出力電圧信号Ｖoutも高速な立上がりをすることが可能となる。
コンパレータ２５は、動作制限回路２７によりコンパレータ２３の不感帯領域ＶTH1（０Ｖ〜０．８Ｖ）の範囲に動作が制限されているので、不感帯領域を越えるとスイッチ回路２１をＯＮにする検出信号Ｐ2が停止するが、このときにはコンパレータ２３が動作を開始しているので検出信号Ｐ1が発生していてスイッチ回路２１はＯＮのまま維持される。そのように動作制限回路２７がコンパレータ２５の動作を制限する。したがって、スイッチ回路２１は、コンパレータ２５とコンパレータ２３との切換時点では両者の検出信号Ｐ1，Ｐ2を受けてＯＮ状態になっている。スイッチ回路２１がＯＦＦするのは、入力電圧信号Ｖinが“Ｈ”に近づき入力電圧信号Ｖinと出力電圧信号Ｖoutとの間の電位差がΔＶ（＝０．１Ｖ）以下となったときである。このときには、コンパレータ２５は動作していない。しかも、立上がりであるのでコンパレータ２６も動作しない。
その結果、スイッチ回路２１は、コンパレータ２３の不感帯の影響を受けないでＯＮにされる。
なお、コンパレータ２３の出力信号は、不感帯＋電位差ΔＶで発生するので、この点を考慮して、入力電圧信号Ｖinが不感帯範囲から通常の動作範囲へ遷移する領域、すなわち、コンパレータの比較部を構成するＭＯＳトランジスタの不感帯に入る電圧領域あるいは不感帯から出た電圧領域においては、コンパレータ２３とコンパレータ２５の両者の出力信号を受けてスイッチ回路２１がＯＮするようにする。入力電圧信号Ｖinの不感帯電圧、すなわち、ソース−ゲート間電圧を０．８Ｖとしたときに、コンパレータ２５の出力信号の停止は、これに対して電位差ΔＶ＝０．１より大きい＋０．２Ｖ程度の範囲が適当であり、後述するように、グランドＧＮＤの電位から１．０Ｖ程度の高い電圧がコパレータ２５の動作停止電圧として動作制限回路２７により設定される。なお、コンパレータ２５の出力信号を停止する電圧は、前記入力電圧の信号の立上がり終了後の電圧の半分の電圧値より小さい範囲にあればよい。
入力電圧信号Ｖinが立下がった場合もコンパレータ２３，２５がコンパレータ２４，２６に変わり、スイッチ回路２１がスイッチ回路２２に変わるだけであり、スイッチ回路２２のＯＮ／ＯＦＦの切換動作は、入力電圧信号Ｖinが立下に応じて同様にして行われる。すなわち、入力電圧信号Ｖinが立下り、入力電圧信号Ｖinと出力電圧信号Ｖoutとの間の電位差が不感帯（＝０．８Ｖ）を越えて動作を開始し、Ｖin＜Ｖoutのときに、コンパレータ２４の検出信号Ｐ3によりスイッチ回路２２がＯＮとなり、バッファアンプ１の立下がりが遅い出力電流に加えて出力端子１０ａからグランドラインＧＮＤに高速に出力端子１０ｂから電流がシンクされて出力電圧信号Ｖoutが立下がる。
このときスイッチ回路２２からグランドＧＮＤへシンクされる電流値はバッファアンプ１のシンク出力電流値よりも大きい。出力端子１０ｂには負荷Ｃoが接続されているので、スイッチ回路２２がＯＮ状態にあっても立下がり状態では通常ΔＶ’（＝Ｖin−Ｖout＝０．１Ｖ）以上の関係は保持され、負荷Ｃoがバッファアンプ１のシンク出力電流値とスイッチ回路２２によりシンクされる電流値の和で放電される。なお、このときには立上がり側コンパレータ２３は出力信号を発生しないのでスイッチ回路２１はＯＦＦである。
入力電圧信号Ｖinが“Ｌ”（ＬＯＷレベル）、すなわちグランド電位に近づいたときには、出力電圧信号Ｖoutが入力電圧信号Ｖinの立下がりに追従してやがて入力電圧信号Ｖinと出力電圧信号Ｖoutとの間の電位差がΔＶ’以下となり、コンパレータ２４の検出信号Ｐ3が停止してスイッチ回路２２がＯＦＦとなり、立下がりが遅いバッファアンプ１の出力電流により“Ｌ”となる。
この場合、コンパレータ２４の比較部をＭＯＳトランジスタで構成すると、そのゲート閾値ＶTH2で決定される不感帯があるので入力電圧信号Ｖinが＋ＶDDからの差が０．８Ｖ以下のときにはコンパレータ２４は動作しないが、コンパレータ２６が動作する。したがって、スイッチ回路２２をＯＮさせる検出信号Ｐ3はコンパレータ２４からは発生しないが、このとき、コンパレータ２３の不感帯領域ＶTH2（＋ＶDD〜（＋ＶDD−０．８）Ｖ、ただしＶin＜Ｖoutの領域）で動作するコンパレータ２６がＶin＜Ｖoutであれば検出信号Ｐ4を発生してスイッチ回路２２をＯＮにする。それにより出力電圧信号Ｖoutは、高速な立下がりが可能になる。
コンパレータ２６は、動作制限回路２８によりコンパレータ２３の不感帯領域ＶTH2（＋ＶDD〜（＋ＶDD−０．８）Ｖ）の範囲に動作が制限されているので、不感帯領域を越えるとスイッチ回路２２をＯＮにする検出信号Ｐ4が停止する。しかし、このときにはコンパレータ２４が動作を開始しているので検出信号Ｐ3が発生していてスイッチ回路２２はＯＮのまま維持される。
なお、前記と同様にスイッチ回路２２は、コンパレータ２６とコンパレータ２４との切換時点では両者の検出信号Ｐ3，Ｐ4を受けてＯＮ状態になっている。そしてこのスイッチ回路２２がＯＦＦするのは、グランド電位に近づき入力電圧信号Ｖinと出力電圧信号Ｖoutとの間の電位差がΔＶ’（＝０．１Ｖ）以下となったときである。このときには、コンパレータ２６は動作していない。しかも、立下がりであるのでコンパレータ２５も動作しない。
その結果、スイッチ回路２２は、コンパレータ２４の不感帯の影響を受けないでＯＮにされる。
コンパレータ２４の出力信号も不感帯＋電位差ΔＶ’で発生するので、この点を考慮して、入力電圧信号Ｖinが不感帯範囲から通常の動作範囲へ遷移する領域、すなわち、コンパレータの比較部を構成するＭＯＳトランジスタの不感帯に入る電圧領域あるいは不感帯から出た電圧領域においては、コンパレータ２４とコンパレータ２６の両者の出力信号を受けてスイッチ回路２２がＯＮするようにする。入力電圧信号Ｖinの不感帯電圧、すなわち、ソース−ゲート間電圧を０．８Ｖとしたときに、コンパレータ２６の出力信号の停止は、これに対して＋０．２Ｖ程度となり、後述するように、電源電圧＋ＶDDから１．０Ｖ程度の低い電圧がコンパレータ２６の停止電圧として設定される。なお、コンパレータ２６の出力信号を停止する電圧は、前記入力電圧の信号の立下がり開始電圧の半分の電圧値より小さい範囲にあればよい。
図２は、その具体的な回路図である。図２においては、図１と同一の構成要素は同一の符号で示してある。
各コンパレータ２３〜２６は、電流切換回路で構成されている。コンパレータ２３は、差動対トランジスタがＮチャネルＭＯＳトランジスタＴN1，ＴN2で構成されている。先の電位差ΔＶ（＝０．１Ｖ）のオフセット電圧は、トランジスタＴN1，ＴN2の動作閾値の差で決定される。この電位差ΔＶのオフセット電圧は、これらトランジスタＴN1，ＴN2の不感帯の電圧０．８Ｖよりも小さい。オフセット電圧は、例えば、ペア性を外して一対のＭＯＳトランジスタの閾値をミスマッチさせることで行われる。あるいは一対のＭＯＳトランジスタのチャネル幅比（ゲート幅比）を１：ｎ（ｎは２以上の数）にすることでも可能である。
入力信号の立上がり時点では、これらトランジスタの不感帯の電圧０．８Ｖが問題となる。この不感帯に対してコンパレータ２５は、差動対トランジスタがＰチャネルＭＯＳトランジスタＴP1，ＴP2で構成されていて、Ｐチャネルトランジスタであるので、０Ｖ〜０．８Ｖの範囲には不感帯はない。
一方、コンパレータ２４は、差動対トランジスタがＰチャネルＭＯＳトランジスタＴP3，ＴP4で構成されている。先の電位差ΔＶ’（＝０．１Ｖ）のオフセット電圧は、トランジスタＴP3，ＴP4の動作閾値の差で決定される。前記したように、この電位差ΔＶ’のオフセット電圧もこれらトランジスタＴP3，ＴP4の不感帯の電圧０．８Ｖよりも小さい。
入力信号の立下がり時点では、この不感帯の電圧０．８Ｖが問題となる。この不感帯に対してコンパレータ２６は、差動対トランジスタがＮチャネルＭＯＳトランジスタＴN3，ＴN4で構成されていて、Ｎチャネルトランジスタであるので、＋ＶDD（＝５．０Ｖ）〜（＋ＶDD−０．８）Ｖの範囲には不感帯はない。
なお、バッファアンプ１の入力端子１０ａは、トランジスタＴN1，ＴP3，ＴN3，ＴP1の各ゲートにそれぞれ接続されている。バッファアンプ１の出力端子１０ｂは、トランジスタＴN2，ＴP4，ＴN4，ＴP2の各ゲートにそれぞれ接続されている。
スイッチ回路２１，２２は、それぞれＰチャネルＭＯＳトランジスタＴＰ，ＮチャネルＭＯＳトランジスタＴＮで構成されている。トランジスタＴＰは、電源ライン＋ＶDDと出力端子１０ｂとの間にソース−ドレインが接続され、トランジスタＴＮは、グランドＧＮＤと出力端子１０ｂとの間にソース−ドレインが接続されている。
トランジスタＴＰのゲートは、コンパレータ２３の検出信号Ｐ1を発生するトランジスタＴN1のドレイン（その負荷トランジスタであるＰチャネルＭＯＳトランジスタＴP5のドレイン）に接続され、さらに出力側トランジスタＴN7のドレインに接続されている。トランジスタＴN7は、トランジスタＴP2の負荷トランジスタＴN6とカレントミラー接続されている。このカレントミラー回路により、コンパレータ２５の検出信号Ｐ2に相当するトランジスタＴP2のドレイン電流が出力側トランジスタＴN7のドレイン電流として転送され、スイッチ回路２１を構成するトランジスタＴＰのゲートを駆動する。
その結果、各コンパレータ２３，２５の検出信号Ｐ1，Ｐ2は、トランジスタＴN1のドレインとトランジスタＴP2のドレイン（トランジスタＴN7のドレイン）にそれぞれ発生し、トランジスタＴＰがこれらの検出信号Ｐ1，Ｐ2によりＯＮにされる。
一方、トランジスタＴＮのゲートは、コンパレータ２４の検出信号Ｐ３を発生するトランジスタＴP3のドレイン（その負荷トランジスタであるＮチャネルＭＯＳトランジスタＴN8のドレイン）に接続され、さらに出力側トランジスタＴP10のドレインに接続されている。トランジスタＴP10は、トランジスタＴN4の負荷トランジスタＴP9とカレントミラー接続されている。このカレントミラー回路により、コンパレータ２６の検出信号Ｐ４に相当するトランジスタＴN4のドレイン電流が出力側トランジスタＴP10のドレイン電流として転送され、スイッチ回路２２を構成するトランジスタＴＮのゲートを駆動する。
その結果、各コンパレータ２４，２５の検出信号Ｐ3，Ｐ4は、トランジスタＴP3のドレインとトランジスタＴN4のドレイン（トランジスタＴP10のドレイン）にそれぞれ発生し、トランジスタＴＮがこれらの検出信号Ｐ3，Ｐ4によりＯＮにされる。
各コンパレータ２３〜２６は、電流切換回路の定電流源としてそれぞれＮチャネル、ＰチャネルのＭＯＳトランジスタＴN9，ＴP11，ＴP12，ＴN10を有している。トランジスタＴN9，ＴN10のゲートはそれぞれ定電圧のバイアスラインＶｂに接続され、トランジスタＴP11，ＴP12のゲートはそれぞれ定電圧のバイアスラインＶａに接続されている。
動作制限回路２７は、コンパレータ２５の差動増幅回路の定電流源であるトランジスタＴP12のドレインとその差動対トランジスタＴP1，ＴP2の共通ソースとの間に設けられ、ソース−ドレインが接続されたトランジスタＴP13，ＴP14の従属接続回路（直列回路）で構成される。
このように動作制限回路２７をコンパレータ２５の差動増幅回路の一対の差動トランジスタＴP1，ＴP2と定電流源（トランジスタＴP12）との間に設けることで簡単な回路で比較動作の電圧範囲を制限することができる。
トランジスタＴP14は、そのゲートがドレインにダイオード接続されてさらにトランジスタＴP1，ＴP2の共通のソースに接続されている。トランジスタＴP14のソース側は、トランジスタＴP13のドレインに接続されている。そこで、トランジスタＴP13のドレインの電圧に応じてトランジスタＴP14、すなわち、このダイオードがＯＦＦする。これがＯＦＦする電圧は、トランジスタＴP1，ＴP2のゲートの電圧がトランジスタＴN1，ＴN2の不感帯電圧（ソース−ゲート間電圧）よりも少し高い電圧、例えば、１．０Ｖ程度になったときである。このＯＦＦになる電圧の設定は、トランジスタＴP13のゲートに調整された所定の定電圧Ｖｃが設定されることで行われる。また、そうなるような電圧が外部からトランジスタＴP13のゲート電圧Ｖｃに与えられる。
その結果、コンパレータ２５の差動対トランジスタＴP1，ＴP2は、トランジスタＴN1，ＴN2の不感帯（０Ｖ〜１．０Ｖ）の範囲で動作することができ、トランジスタＴP1，ＴP2がＯＮになったときには、動作制限回路２７のトランジスタＴP13，ＴP14はともにＯＮになり、トランジスタＴP1，ＴP2のゲートの電圧が１．０Ｖ程度になったときにトランジスタＴP14がＯＦＦしてコンパレータ２５の動作が停止する。
動作制限回路２８は、コンパレータ２６の差動増幅回路の定電流源であるトランジスタＴN10のドレインとその差動対トランジスタＴN3，ＴN4の共通ソースとの間に設けられたソース−ドレインが接続され、トランジスタＴN1，ＴN12の従属接続回路（直列回路）で構成される。この動作制限回路２８もコンパレータ２６の差動増幅回路の一対の差動トランジスタ（トランジスタＴN3，ＴN4）と定電流源（トランジスタＴN10）との間に設けられている。
トランジスタＴN12は、そのゲートがドレインにダイオード接続され、さらにトランジスタＴN3，ＴN4の共通のソースに接続されている。トランジスタＴN12のソース側は、トランジスタＴN11のドレインに接続されている。そこで、トランジスタＴN11のドレインの電圧に応じてトランジスタＴN12、すなわち、このダイオードがＯＦＦする。これがＯＦＦする電圧は、トランジスタＴN3，ＴN4のゲートの電圧がトランジスタＴP3，ＴP4の不感帯よりも少し低い電位、例えば、＋ＶDD（＝５．０Ｖ）から１．０Ｖ程度低い４．０Ｖ程度になったときである。このＯＦＦになる電圧の設定は、トランジスタＴPN11のゲートに調整された定電圧Ｖdが設定されることで行われる。また、そうなるような電圧が外部からトランジスタＴN11のゲート電圧Ｖｄに与えられる。
その結果、コンパレータ２６の差動対トランジスタＴN3，ＴN4は、トランジスタＴP3，ＴP4の不感帯（＋ＶDD（＝５．０Ｖ）から４．０Ｖ）の範囲で動作することができ、トランジスタＴN3，ＴN4がＯＮになったときには、動作制限回路２８のトランジスタＴN11，ＴN12はともにＯＮになり、トランジスタＴN3，ＴN4のゲートの電圧が＋ＶDD（＝５．０Ｖ）から４．０Ｖ程度になったときにトランジスタＴN12がＯＦＦしてコンパレータ２６の動作が停止する。
一方、バッファアンプ１は、差動アンプ１１，１２からなるドライブ段とＣＭＯＳ構成の出力段回路１３とからなる増幅回路である。出力段回路１３は、ＰチャネルＭＯＳトランジスタＱＰ，ＮチャネルＭＯＳトランジスタＱＮで構成され、これらトランジスタＱＰ，トランジスタＱＮが差動アンプ１１，１２により共に駆動される。これによりバッファアンプ１は、レール・ツー・レールで動作するアンプになる。
差動アンプ１１は、差動対がＮチャネルトランジスタで構成されるドライブ段であって、差動対のＮチャネルトランジスタＱ1，Ｑ2のうち、Ｑ1のゲートは、入力端子１０ａに接続され、Ｑ2のゲートは、出力端子１０ｂに接続されている。また、差動アンプ１２は、差動対がＰチャネルトランジスタで構成されるドライブ段であって、差動対トランジスタのＰチャネルトランジスタＱ3，Ｑ4のうち、Ｑ3のゲートは、入力端子１０ａに接続され、Ｑ4のゲートは、出力端子１０ｂに接続されている。トランジスタＱ2，Ｑ４のゲートは、それぞれ（−）入力端子１０ｃに接続されるものであるが、出力端子１０ｂに直接接続されることになるので、図２では特に（−）入力端子１０ｃを示していない。
出力段回路１３のトランジスタＱＰのゲートは、差動アンプ１１のトランジスタＱ1のドレインと、カレントミラー回路の出力側のＮチャネルＭＯＳトランジスタＱ5のドレインに接続されている。トランジスタＱ5のドレインは、これとカレントミラー接続される入力側ＮチャネルＭＯＳトランジスタＱ6に接続され、差動アンプ１２のトランジスタＱ4のドレイン電流がこのカレントミラー回路によりトランジスタＱ5のドレイン電流として転送される。トランジスタＱ5，Ｑ6からなるカレントミラー回路は、トランジスタＱ4に発生する駆動電流を逆方向に反転する折り返し回路となっている。
その結果、トランジスタＱＰのゲートは、差動アンプ１１のトランジスタＱ1と差動アンプ１２のトランジスタＱ4により共に駆動される。
出力段回路１３のトランジスタＱＮのゲートは、差動アンプ１２のトランジスタＱ3のドレインと、カレントミラー回路の出力側のＰチャネルＭＯＳトランジスタＱ8のドレインに接続されている。トランジスタＱ8のドレインは、これとカレントミラー接続される入力側ＰチャネルＭＯＳトランジスタＱ9に接続され、差動アンプ１１のトランジスタＱ2のドレイン電流がこのカレントミラー回路によりトランジスタＱ8のドレイン電流として転送される。ここで、トランジスタＱ8，Ｑ9からなるカレントミラー回路は、トランジスタＱ4に発生する駆動電流を逆方向に反転する折り返し回路となっている。
その結果、トランジスタＱＮのゲートは、差動アンプ１２のトランジスタＱ3と差動アンプ１１のトランジスタＱ2により共に駆動される。
なお、ＮチャネルＭＯＳトランジスタＱ7は、ダイオード接続され、トランジスタＱ3の負荷トランジスタとなっている。そのドレインにはトランジスタＱ8のドレインが接続されている。ＰチャネルＭＯＳトランジスタＱ10は、ダイオード接続され、トランジスタＱ1の負荷トランジスタとなっている。そのドレインにはトランジスタＱ5のドレインが接続されている。
また、ＮチャネルＭＯＳトランジスタＱ11は、差動アンプ１１の定電流源であって、バイアス電圧Ｖｂを受ける。ＰチャネルＭＯＳトランジスタＱ12は、差動アンプ１２の定電流源であって、バイアス電圧Ｖａを受ける。
さて、バッファアンプ１を構成する各トランジスタＱＰ，ＱＮ，Ｑ1〜Ｑ12は、出力端子１０ｂの出力電圧が入力に全帰還される増幅回路であるので、それぞれ電流出力用のトランジスタで構成される。これに対して先のコンパレータ２３〜２６を構成するトランジスタおよびスイッチ回路２１，２２を構成するトランジスタは、スイッチ動作のトランジスタである。
電流出力用のトランジスタとスイッチ動作のトランジスタとは、ソース、ドレイン、ゲートの大きさ（面積）が違う。通常、スイッチ動作のトランジスタは、ＯＮ／ＯＦＦ動作をさせるだけであるので、アナログ的な電流増幅動作をしない。そこで、ソース−ドレインの間にあるゲート幅は狭くてよく、小さな面積のトランジスタとして形成される。この点、電流出力用のトランジスタは、最大出力電流値に応じた面積をもちソース−ドレインの間にあるゲート幅は大きくなる。そのため、動作速度はスイッチ動作のトランジスタ方が電流出力用のトランジスタよりも速い。このようなことによりコンパレータ２３〜２６とスイッチ回路２１，２２が出力加速回路として動作することができる。
ところで、図２において、スイッチ回路２５のトランジスタＴP14は、そのゲートがドレインにダイオード接続されいるが、ダイオード接続せずに、トランジスタＴP14のゲートに、入力端子１０ａに入力される入力電圧信号Ｖinを入力することができる。この場合には、トランジスタＴP14がＯＦＦするタイミングがトランジスタＴP13のドレイン電圧あるいはソース電圧と入力電圧信号Ｖinの電圧との関係で決定される。
同様にトランジスタＴN12は、そのゲートがドレインにダイオード続されいる。しかし、このようなダイオード接続せずに、トランジスタＴN12のゲートに入力電圧信号Ｖinを入力することができる。このようにしても前記と同様な動作が可能である。この場合には、トランジスタＴＮ12がＯＦＦするタイミングがトランジスタＴN11のドレイン電圧あるいはソース電圧と入力電圧信号Ｖinの電圧との関係で決定される。
また、実施例では、トランジスタＴP13のゲートに調整された定電圧Ｖｃを加え、トランジスタＴPN11のゲートに調整された定電圧Ｖdを加えているが、これら定電圧Ｖｃ，Ｖdに換えて入力電圧信号ＶinをトランジスタＴP13のゲートとトランジスタＴPN11のゲートとにそれぞれ加えてもよい。このようにすれば、定電圧Ｖｃ，Ｖdを発生するバイアス回路が不要になる。この場合、トランジスタＴP13，トランジスタＴPN11のＯＮ／ＯＦＦするタイミングとそれぞれの差動対のトランジスタＴP1，ＴP2と、差動対のトランジスタＴN3，ＴN4の比較動作のタイミングが少しずれるだけであって、前記と同様な動作が可能であり、動作上の問題は生じない。
以上説明してきがた、図２の実施例の動作制限回路は、一例であって、実施例に限定されるものではない。オフセット電圧ΔＶ，ΔＶ’の値も一例であって、実施例に限定されるものではない。
実施例では、コンパレータの比較部を差動対のトランジスタで構成し、オフセット電圧ΔＶ，ΔＶ’を差動対トランジスタの動作閾値の差により形成しているが、オフセット電圧ΔＶ，ΔＶ’は、ゲート幅比（チャネル幅比）や、パラレルに接続する素子数、あるいはソースに直列抵抗を挿入することなどにより形成してもよいことはもちろんである。
実施例の不感帯で動作するコンパレータ２５，２６の比較部は、差動対トランジスタをペア性の高いものとして、実質的にオフセット電圧がないものとしているが、多少ペア性が悪くてもオフセット電圧ΔＶ，ΔＶ’に対して問題のない程度、例えば、ΔＶ／２あるいはΔＶ’／２より小さいのオフセット電圧があってもよい。
実施例の出力加速回路は、バッファアンプの立上がりおよび立下がり時の出力電流の多くを出力端子１０ｂに供給しあるいはシンクするものであるが、この発明は、バッファアンプの立上がりおよび立下がり時のいずれか一方だけにおいて出力電流を出力端子に供給しあるいはシンクするものであってもよい。バッファアンプの立上がり側だけ加速する場合には、コンパレータ２３，２５だけを設け、コンパレータ２４，２６とスイッチ回路２２を設ける必要はない。立下がり側はバッファアンプだけの動作にすればよい。
また、バッファアンプの立下がり側だけ加速する場合には、コンパレータ２４，２６だけを設け、コンパレータ２３，２５とスイッチ回路２１を設ける必要はない。立上がり側はバッファアンプだけの動作にすればよい。
ところで、実施例で説明したグランド電位は、電源電圧と異なる所定の基準電位であればよいことはもちろんである。
図１は、この発明を適用したバッファ回路の一実施例のブロック図である。 図２は、その具体的な回路図である。
符号の説明
１…バッファアンプ、２…出力加速回路、
１０…バッファ回路、
１０ａ…（＋）入力端子、１０ｂ…出力端子、
１０ｃ…（−）入力端子、１１，１２…差動アンプ、
１３…出力段回路、２０，２１，２２…スイッチ回路、
２３，２４，２５，２６…コンパレータ、
２７，２８…動作制限回路。

Claims (14)

  1. バッファアンプの入力端子と出力端子との間に設けられＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成されこの比較部の比較動作に所定のオフセット電圧が設定されこのオフセット電圧を超えたところで比較動作をする第１のコンパレータと、この第１のコンパレータの出力信号に応じてＯＮ／ＯＦＦする第１のスイッチ回路とを有し、この第１のスイッチ回路のＯＮあるいはＯＦＦに応じて電源ラインから前記出力端子にあるいは前記出力端子から基準電位ラインへ電流を流すことで前記バッファアンプの出力電圧の立上がりあるいは出力電圧の立下がりを加速するバッファ回路において、
    前記ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記入力電圧と前記出力電圧とを比較する比較部が構成された第２のコンパレータと、
    前記いずれか一方のＭＯＳトランジスタの不感帯の範囲に前記第２のコンパレータの比較動作を制限するための第１の動作制限回路とを備え、
    前記第１のスイッチ回路が前記第１のコンパレータの前記出力信号および前記第２のコンパレータの出力信号に応じてＯＮあるいはＯＦＦにされるものであって、
    前記第１の動作制限回路は、前記入力電圧が前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域のいずれかの電圧領域と、前記不感帯領域とにおいて前記第２のコンパレータの出力信号を発生させるものであり、前記第１のスイッチ回路は、前記基準ラインと前記出力端子との間に設けられ、前記第１のコンパレータの前記出力信号および前記第２のコンパレータの前記出力信号のいずれか一方により選択的にＯＮにされかつ前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域においては前記第１のコンパレータの前記出力信号および前記第２のコンパレータの前記出力信号とを同時に受けてＯＮになるバッファ回路。
  2. バッファアンプの入力端子と出力端子との間に設けられＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成されこの比較部の比較動作に所定のオフセット電圧が設定されこのオフセット電圧を超えたところで比較動作をする第１のコンパレータと、この第１のコンパレータの出力信号に応じてＯＮ／ＯＦＦする第１のスイッチ回路とを有し、この第１のスイッチ回路のＯＮあるいはＯＦＦに応じて電源ラインから前記出力端子にあるいは前記出力端子から基準電位ラインへ電流を流すことで前記バッファアンプの出力電圧の立上がりあるいは出力電圧の立下がりを加速するバッファ回路において、
    前記ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記入力電圧と前記出力電圧とを比較する比較部が構成された第２のコンパレータと、
    前記いずれか一方のＭＯＳトランジスタの不感帯の範囲に前記第２のコンパレータの比較動作を制限するための第１の動作制限回路とを備え、
    前記第１のスイッチ回路が前記第１のコンパレータの前記出力信号および前記第２のコンパレータの出力信号に応じてＯＮあるいはＯＦＦにされるものであって、
    前記第１の動作制限回路は、前記入力電圧が前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域のいずれかの電圧領域と、前記不感帯領域とにおいて前記第２のコンパレータの出力信号を発生させるものであり、前記第１のスイッチ回路は、前記電源ラインと前記出力端子との間に設けられ前記第１のコンパレータの前記出力信号および前記第２のコンパレータの出力信号のいずれか一方により選択的にＯＮにされかつ前記不感帯に入るあるいは前記不感帯から出た電圧領域においては第１のコンパレータの前記出力信号および前記第２のコンパレータの出力信号とを同時に受けてＯＮになるバッファ回路。
  3. 前記第１および第２のコンパレータの各前記比較部は、一対の差動ＭＯＳトランジスタで構成され、前記第２のコンパレータの前記比較部は、実質的にオフセット電圧がない比較動作をするものであり、前記所定のオフセット電圧は、前記第１のコンパレータの前記一対のＭＯＳ差動トランジスタの動作閾値の差により形成される請求項１または請求項２記載のバッファ回路。
  4. 前記第２のコンパレータは、さらに前記一対の差動トランジスタの動作電流を決定する第１の定電流源を有し、前記第１の動作制限回路は、前記第２のコンパレータの前記一対の差動トランジスタと前記第１の定電流源との間に設けられた、あるＭＯＳトランジスタからなり、前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域は、前記不感帯の電圧値＋前記所定のオフセット電圧値よりも大きくかつ前記入力電圧の信号の立上がり電圧の半分の電圧値あるいは立下がり開始電圧の半分の電圧値より小さい請求項３記載のバッファ回路。
  5. 前記第１および第２のコンパレータの前記比較部と前記第１のスイッチ回路は、スイッチ動作のトランジスタで構成され、前記バッファアンプを構成するトランジスタは、電流出力用のトランジスタで構成され、前記第１の動作制限回路は、前記あるＭＯＳトランジスタを複数個従属接続した回路として形成される請求項４記載のバッファ回路。
  6. 前記第１および第２のコンパレータは電流切換回路で構成され、前記所定のオフセット電圧の値は、前記不感帯となる電圧値よりも小さいものであり、前記バッファアンプは、ＰチャネルＭＯＳトランジスタの差動対を有する第１の差動増幅回路とＮチャネルＭＯＳトランジスタの差動対を有する第２の差動増幅回路とからなるドライブ段と、これら第１および第２の差動増幅回路により駆動されるＣＭＯＳ回路の出力段とを有し、レール・ツー・レールで動作するアンプである請求項５記載のバッファ回路。
  7. さらに、第３および第４のコンパレータと第２のスイッチ回路と第２の動作制限回路とを有し、前記第３のコンパレータは、ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記入力電圧と前記出力電圧とを比較する比較部が構成されこの比較部の比較動作に前記所定のオフセット電圧あるいは前記とは別のオフセット電圧が設定されて、前記第３のコンパレータの出力信号に応じて前記第２のスイッチ回路がＯＮ／ＯＦＦされ、前記第４のコンパレータは、前記ＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記入力電圧と前記出力電圧とを比較する比較部が構成され、前記第２の動作制限回路は、前記第３のコンパレータの前記比較部を構成する前記いずれか他方のＭＯＳトランジスタの不感帯の範囲に前記第４のコンパレータの比較動作を制限するためのものである請求項１記載のバッファ回路。
  8. 前記第２の動作制限回路は、前記入力電圧が前記第３のコンパレータの前記ＭＯＳトランジスタの不感帯に入る電圧領域あるいはこれの不感帯から出た電圧領域のいずれかの電圧領域と、これの不感帯領域とにおいて前記第４のコンパレータの出力信号を発生させるものであり、前記第２のスイッチ回路は、前記電源ラインと前記出力端子との間に設けられ前記第３のコンパレータの前記出力信号および前記第４のコンパレータの出力信号のいずれか一方により選択的にＯＮにされかつ前記入力電圧が前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域においては第３のコンパレータの前記出力信号および前記第４のコンパレータの出力信号とを同時に受けてＯＮになる請求項７記載のバッファ回路。
  9. 前記第３および第４のコンパレータの各前記比較部は、一対の差動ＭＯＳトランジスタで構成され、前記第４のコンパレータの前記比較部は、実質的にオフセット電圧がない比較動作をするものであり、前記第３のコンパレータの前記所定のオフセット電圧あるいは前記別のオフセット電圧は、前記第３のコンパレータの前記一対のＭＯＳ差動トランジスタの動作閾値の差により形成される請求項８記載のバッファ回路。
  10. 前記第１から第４のコンパレータは電流切換回路で構成され、前記所定のオフセット電圧および前記別のオフセット電圧は、前記不感帯となる電圧値よりも小さいものであり、前記第４のコンパレータは、さらに前記一対の差動トランジスタの動作電流を決定する第２の定電流源を有し、前記第２の動作制限回路は、前記一対の差動トランジスタと前記第２の定電流源との間に設けられているさらに他のＭＯＳトランジスタからなり、前記バッファアンプは、ＰチャネルＭＯＳトランジスタの差動対を有する第１の差動増幅回路とＮチャネルＭＯＳトランジスタの差動対を有する第２の差動増幅回路とからなるドライブ段と、これら第１および第２の差動増幅回路により駆動されるＣＭＯＳ回路の出力段とを有し、レール・ツー・レールで動作するアンプである請求項９記載のバッファ回路。
  11. バッファアンプの入力端子と出力端子との間に設けられＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成されこの比較部の比較動作に第１のオフセット電圧が設定されこの第１のオフセット電圧を超えたところで比較動作をする第１のコンパレータと、ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記入力電圧と前記出力電圧とを比較する比較部が構成されこの比較部の比較動作に第２のオフセット電圧が設定されこの第２のオフセット電圧を超えたところで比較動作をする第２のコンパレータと、前記第１のコンパレータの出力信号に応じてＯＮ／ＯＦＦする第１のスイッチ回路と、前記第２のコンパレータの出力信号に応じてＯＮ／ＯＦＦする第２のスイッチ回路とを有し、前記第１のスイッチ回路のＯＮあるいはＯＦＦに応じて電源ラインから前記出力端子に電流を流すことで前記バッファアンプの出力電圧の立上がりを加速し、前記第２のスイッチ回路のＯＮあるいはＯＦＦに応じて前記出力端子から基準電位ラインへ電流をシンクすることで前記バッファアンプの出力電圧の立下がりを加速するバッファ回路において、
    前記ＰチャネルあるいはＮチャネルのいずれか他方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成された第３のコンパレータと、
    前記ＰチャネルあるいはＮチャネルのいずれか一方のＭＯＳトランジスタで前記バッファアンプの入力電圧と出力電圧とを比較する比較部が構成された第４のコンパレータと、
    前記第１のコンパレータの前記比較部を構成する前記トランジスタの不感帯の範囲に前記第３のコンパレータの比較動作を制限するための第１の動作制限回路と、
    前記第４のコンパレータの比較動作を前記第２のコンパレータの前記比較部を構成する前記トランジスタの不感帯の範囲に制限するための第２の動作制限回路とを備え、
    前記第１のスイッチ回路が前記第１のコンパレータの前記出力信号および前記第３のコンパレータの出力信号に応じてＯＮあるいはＯＦＦされ、前記第２のスイッチ回路が前記第２のコンパレータの前記出力信号および前記第４のコンパレータの出力信号に応じてＯＮあるいはＯＦＦされるものであって、
    前記第１の動作制限回路は、前記入力電圧が前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域のいずれかの電圧領域と、前記不感帯領域とにおいて前記第３のコンパレータの出力信号を発生させるものであり、前記第１のスイッチ回路は、前記電源ラインと前記出力端子との間に設けられ、前記第１のコンパレータの前記出力信号および前記第３のコンパレータの前記出力信号のいずれか一方により選択的にＯＮにされかつ前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域においては前記第１のコンパレータの前記出力信号および前記第３のコンパレータの前記出力信号とを同時に受けてＯＮになり、前記第２の動作制限回路は、前記入力電圧が前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域のいずれかの電圧領域と、前記不感帯領域とにおいて前記第４のコンパレータの出力信号を発生させるものであり、前記第２のスイッチ回路は、前記基準ラインと前記出力端子との間に設けられ、前記第２のコンパレータの前記出力信号および前記第４のコンパレータの前記出力信号のいずれか一方により選択的にＯＮにされかつ前記不感帯に入る電圧領域あるいは前記不感帯から出た電圧領域においては前記第２のコンパレータの前記出力信号および前記第４のコンパレータの前記出力信号とを同時に受けてＯＮになるバッファ回路。
  12. 請求項１から１１項記載のいずれか１項記載のバッファ回路を複数個有するドライバＩＣ。
  13. 前記ドライバＩＣの前記複数のバッファ回路が表示パネルの端子ピン対応にそれぞれ設けられ各前記端子ピンにそれぞれ前記出力電圧を送出する請求項１２記載の前記ドライバＩＣを有する表示装置。
  14. 前記表示パネルは、アクディブマトリックス型の有機ＥＬ表示パネルである請求項１３記載の表示装置。
JP2006535754A 2004-09-13 2005-09-06 バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置 Expired - Fee Related JP4950665B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006535754A JP4950665B2 (ja) 2004-09-13 2005-09-06 バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004264852 2004-09-13
JP2004264852 2004-09-13
PCT/JP2005/016307 WO2006030666A1 (ja) 2004-09-13 2005-09-06 バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置
JP2006535754A JP4950665B2 (ja) 2004-09-13 2005-09-06 バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置

Publications (2)

Publication Number Publication Date
JPWO2006030666A1 JPWO2006030666A1 (ja) 2008-05-15
JP4950665B2 true JP4950665B2 (ja) 2012-06-13

Family

ID=36059921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006535754A Expired - Fee Related JP4950665B2 (ja) 2004-09-13 2005-09-06 バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置

Country Status (6)

Country Link
US (1) US7916133B2 (ja)
JP (1) JP4950665B2 (ja)
KR (1) KR100872920B1 (ja)
CN (1) CN100505522C (ja)
TW (1) TW200614657A (ja)
WO (1) WO2006030666A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008092106A (ja) * 2006-09-29 2008-04-17 Nec Electronics Corp 差動増幅回路
JP5385578B2 (ja) * 2008-10-01 2014-01-08 ザインエレクトロニクス株式会社 送信装置
TW201128947A (en) * 2010-02-01 2011-08-16 Ili Technology Corp Dual voltage output circuit
CN101908868B (zh) * 2010-07-30 2012-04-25 苏州科山微电子科技有限公司 一种输入和参考电压幅度为轨至轨的cmos比较器
KR102005962B1 (ko) 2012-09-06 2019-07-31 삼성전자주식회사 디스플레이 드라이버 집적회로 및 그것의 디스플레이 데이터 처리 방법
JP6490339B2 (ja) * 2013-11-28 2019-03-27 ザインエレクトロニクス株式会社 送信装置，受信装置および送受信システム
JP2017111236A (ja) 2015-12-15 2017-06-22 セイコーエプソン株式会社 画像表示装置
TWI751987B (zh) * 2016-06-15 2022-01-11 日商半導體能源研究所股份有限公司 顯示裝置、顯示模組及電子裝置
TWI724059B (zh) * 2016-07-08 2021-04-11 日商半導體能源研究所股份有限公司 顯示裝置、顯示模組及電子機器
TWI811066B (zh) * 2022-08-17 2023-08-01 大陸商北京集創北方科技股份有限公司 Led顯示器之消影電路、led驅動晶片及led顯示裝置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0362712A (ja) * 1989-07-31 1991-03-18 Ricoh Co Ltd Ｃｍｏｓ演算増幅器回路
JP3809113B2 (ja) * 2001-03-12 2006-08-16 ローム株式会社 Ｃｍｏｓ演算増幅回路
JP4103468B2 (ja) * 2002-06-28 2008-06-18 日本電気株式会社 差動回路と増幅回路及び該増幅回路を用いた表示装置
JP4407881B2 (ja) * 2002-10-16 2010-02-03 ローム株式会社 バッファ回路及びドライバｉｃ
US7362169B2 (en) * 2005-04-04 2008-04-22 Gang Liu Power efficient amplifier

Also Published As

Publication number Publication date
CN100505522C (zh) 2009-06-24
US7916133B2 (en) 2011-03-29
TW200614657A (en) 2006-05-01
JPWO2006030666A1 (ja) 2008-05-15
KR20070032832A (ko) 2007-03-22
CN101019312A (zh) 2007-08-15
KR100872920B1 (ko) 2008-12-08
US20080088616A1 (en) 2008-04-17
WO2006030666A1 (ja) 2006-03-23

Similar Documents

Publication Publication Date Title
JP4950665B2 (ja) バッファアンプ、ドライバｉｃおよびこのドライバｉｃを用いる表示装置
US10777119B2 (en) Semiconductor device
JP4572170B2 (ja) 出力回路及びこれを用いた表示装置
KR101147354B1 (ko) 출력 버퍼용 슬루율 부스트 회로 및 이를 구비한 출력 버퍼
KR100747328B1 (ko) 동작 범위가 넓은 차동 증폭기
US6897726B2 (en) Differential circuit, amplifier circuit, and display device using the amplifier circuit
US7391262B2 (en) Circuit and method for driving bulk capacitance of amplifier input transistors
US20110007058A1 (en) Differential class ab amplifier circuit, driver circuit and display device
US6727753B2 (en) Operational transconductance amplifier for an output buffer
JP2011172066A (ja) 演算増幅器、並びに、それを用いた表示パネルドライバ及び表示装置
JP4666346B2 (ja) 電圧比較器
KR100753151B1 (ko) 출력 버퍼용 연산 증폭기 및 이를 이용한 신호 처리 회로
US6836186B2 (en) AB class amplifier for controlling quiescent current
US7301399B2 (en) Class AB CMOS output circuit equipped with CMOS circuit operating by predetermined operating current
JP3482159B2 (ja) 電源装置、及びこれを用いた液晶表示装置
US20100321360A1 (en) Differential signal receiving circuit and display apparatus
US7532071B2 (en) Operational amplifier circuit
JP4841343B2 (ja) レシーバアンプ回路
KR100938892B1 (ko) 동적 전류 바이어스 회로
JP3385100B2 (ja) 演算増幅器
KR20070115054A (ko) 반도체 메모리의 차동 증폭기
US9225304B1 (en) Single-stage folded cascode buffer amplifiers with analog comparators
JP2013061749A (ja) 定電圧バッファ回路
JP2006140573A (ja) レベルシフト回路及びこれを用いた携帯無線通信装置
JP2007158656A (ja) 差動増幅器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120309

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees