JP3482159B2 - 電源装置、及びこれを用いた液晶表示装置 - Google Patents
電源装置、及びこれを用いた液晶表示装置Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
Description
【０００１】
【発明の属する技術分野】本発明は、電源ノードに印加
される電源電圧と接地ノードに印加される接地電圧との
間の中間電圧を発生させる構成の電源装置に係るもので
あり、更に述べるならば、液晶表示駆動装置に駆動用電
源電圧を供給する液晶駆動電源装置に用いて特に好適な
電源装置に関するものである。
される電源電圧と接地ノードに印加される接地電圧との
間の中間電圧を発生させる構成の電源装置に係るもので
あり、更に述べるならば、液晶表示駆動装置に駆動用電
源電圧を供給する液晶駆動電源装置に用いて特に好適な
電源装置に関するものである。
【０００２】
【従来の技術】図８に一般的な液晶表示装置のブロック
構成図を示す。図において、４５００は液晶パネル、４
１００はＹドライバ、４２００はＸドライバ、４３００
は制御回路、４４００は、前記Ｙドライバ４１００及び
Ｘドライバ４２００に駆動用基準電源を供給する電源回
路である。
構成図を示す。図において、４５００は液晶パネル、４
１００はＹドライバ、４２００はＸドライバ、４３００
は制御回路、４４００は、前記Ｙドライバ４１００及び
Ｘドライバ４２００に駆動用基準電源を供給する電源回
路である。
【０００３】図９に、抵抗分割により基準電源を出力す
る従来の電源回路の一例を示す。この回路は、複数のブ
リーダ抵抗Ｒ１、Ｒ２、…、Ｒｎにより、電源（ＶＥ
Ｅ）−接地（ＧＮＤ）間を分割し、例えば、基準電源電
圧Ｖ０〜Ｖ４を得るよう構成されている。
る従来の電源回路の一例を示す。この回路は、複数のブ
リーダ抵抗Ｒ１、Ｒ２、…、Ｒｎにより、電源（ＶＥ
Ｅ）−接地（ＧＮＤ）間を分割し、例えば、基準電源電
圧Ｖ０〜Ｖ４を得るよう構成されている。
【０００４】また、図１０に示すように、抵抗分割した
後、オペアンプ回路を介してインピーダンス変換を行
い、各分圧電圧を安定化した後、出力する構成のものも
ある。この構成においては、画素数が多くなると負荷容
量が大きくなり、液晶駆動用電源のインピーダンスが高
いと液晶出力波形にノイズがのり、その結果、表示品位
が低下するのを、オペアンプを介して低インピーダンス
化を図ることにより、未然に防ぐことを目的としている
ものである。
後、オペアンプ回路を介してインピーダンス変換を行
い、各分圧電圧を安定化した後、出力する構成のものも
ある。この構成においては、画素数が多くなると負荷容
量が大きくなり、液晶駆動用電源のインピーダンスが高
いと液晶出力波形にノイズがのり、その結果、表示品位
が低下するのを、オペアンプを介して低インピーダンス
化を図ることにより、未然に防ぐことを目的としている
ものである。
【０００５】上記の何れの回路構成に於いても、基準電
源電圧の安定化を図るためには、ブリーダ抵抗の抵抗値
を小さくすることが望ましいが、そのことは、電源回路
における消費電力の増大を招く。また、図１０の電源回
路においては、オペアンプで液晶表示用に充分な給電量
を確保しようとした場合、オペアンプ回路内の定電流回
路に流れる電流を、ある程度、大きくしなければなら
ず、このことが、低消費電力化の大きな妨げとなってい
た。上記オペアンプ回路の一般的な回路構成例を図１１
に示す。
源電圧の安定化を図るためには、ブリーダ抵抗の抵抗値
を小さくすることが望ましいが、そのことは、電源回路
における消費電力の増大を招く。また、図１０の電源回
路においては、オペアンプで液晶表示用に充分な給電量
を確保しようとした場合、オペアンプ回路内の定電流回
路に流れる電流を、ある程度、大きくしなければなら
ず、このことが、低消費電力化の大きな妨げとなってい
た。上記オペアンプ回路の一般的な回路構成例を図１１
に示す。
【０００６】そこで、基本構成として図９の構成を採用
しながら、ブリーダ抵抗の抵抗値を高くしても、出力電
圧の安定化を図ることが可能な電源回路が特開昭５５−
１４６４８７号公報において開示されている。
しながら、ブリーダ抵抗の抵抗値を高くしても、出力電
圧の安定化を図ることが可能な電源回路が特開昭５５−
１４６４８７号公報において開示されている。
【０００７】図１２に、上記特開昭５５−１４６４８７
の電源回路を示す。この回路は、高抵抗により分圧電圧
を得ると共に、許容値を超える電圧変動を検出し、ＭＯ
Ｓトランジスタにより上記変動を抑えようとするもので
ある。
の電源回路を示す。この回路は、高抵抗により分圧電圧
を得ると共に、許容値を超える電圧変動を検出し、ＭＯ
Ｓトランジスタにより上記変動を抑えようとするもので
ある。
【０００８】図において、Ｅは電源である。直列抵抗Ｒ
１〜Ｒ３は、電源電圧（−Ｅ＝−Ｖ３）を３等分した中
間電圧（−Ｖ１、−Ｖ２）を生成する抵抗分圧回路であ
る。上記分圧電圧（−Ｖ１、−Ｖ２）を中心として、各
々変動許容値を設定する基準電圧（−ＶＨ１、−ＶＬ
１）、（−ＶＨ２、−ＶＬ２）を直列抵抗Ｒ４〜Ｒ８に
よる分圧回路で生成する（−ＶＨ１（２）＝−Ｖ１
（２）＋△Ｖ、−ＶＬ１（２）＝−Ｖ１（２）−△Ｖ；
△Ｖは変動許容値）。
１〜Ｒ３は、電源電圧（−Ｅ＝−Ｖ３）を３等分した中
間電圧（−Ｖ１、−Ｖ２）を生成する抵抗分圧回路であ
る。上記分圧電圧（−Ｖ１、−Ｖ２）を中心として、各
々変動許容値を設定する基準電圧（−ＶＨ１、−ＶＬ
１）、（−ＶＨ２、−ＶＬ２）を直列抵抗Ｒ４〜Ｒ８に
よる分圧回路で生成する（−ＶＨ１（２）＝−Ｖ１
（２）＋△Ｖ、−ＶＬ１（２）＝−Ｖ１（２）−△Ｖ；
△Ｖは変動許容値）。
【０００９】そして、上記基準電圧−ＶＨ１を反転入力
（−）に印加し、分圧電圧（−Ｖ１）を非反転入力
（＋）に印加したオペアンプ回路１と、この出力で制御
される、分圧出力点と電源電圧（−Ｖ３）との間に接続
されたＮチャネルＭＯＳトランジスタＱ２とを設け、前
記出力電圧（−Ｖ１）の上記基準電圧（−ＶＨ１）を超
える変動に対して、ＭＯＳトランジスタＱ２をオンさせ
ることにより、正方向に許容値を超える出力変動を抑え
る。
（−）に印加し、分圧電圧（−Ｖ１）を非反転入力
（＋）に印加したオペアンプ回路１と、この出力で制御
される、分圧出力点と電源電圧（−Ｖ３）との間に接続
されたＮチャネルＭＯＳトランジスタＱ２とを設け、前
記出力電圧（−Ｖ１）の上記基準電圧（−ＶＨ１）を超
える変動に対して、ＭＯＳトランジスタＱ２をオンさせ
ることにより、正方向に許容値を超える出力変動を抑え
る。
【００１０】一方、上記基準電圧−ＶＬ１を反転入力
（−）に印加し、分圧電圧（−Ｖ１）を非反転入力
（＋）に印加したオペアンプ回路２と、この出力で制御
される、分圧出力点と接地電位（Ｖ０）との間に接続さ
れたＰチャネルＭＯＳトランジスタＱ１とを設け、前記
出力電圧（−Ｖ１）の上記基準電圧（−ＶＬ１）を超え
る変動に対して、ＭＯＳトランジスタＱ１をオンさせる
ことにより、負方向に許容値を超える出力変動を抑え
る。
（−）に印加し、分圧電圧（−Ｖ１）を非反転入力
（＋）に印加したオペアンプ回路２と、この出力で制御
される、分圧出力点と接地電位（Ｖ０）との間に接続さ
れたＰチャネルＭＯＳトランジスタＱ１とを設け、前記
出力電圧（−Ｖ１）の上記基準電圧（−ＶＬ１）を超え
る変動に対して、ＭＯＳトランジスタＱ１をオンさせる
ことにより、負方向に許容値を超える出力変動を抑え
る。
【００１１】上記出力電圧（−Ｖ２）の変動に対しても
同様の構成により許容値を超える変動を防止する。すな
わち、上記基準電圧−ＶＨ２を反転入力（−）に印加
し、分圧電圧（−Ｖ２）を非反転入力（＋）に印加した
オペアンプ回路３と、この出力で制御される、分圧出力
点と電源電圧（−Ｖ３）との間に接続されたＮチャネル
ＭＯＳトランジスタＱ４とを設け、前記出力電圧（−Ｖ
２）の上記基準電圧（−ＶＨ２）を超える変動に対し
て、ＭＯＳトランジスタＱ４をオンさせることにより、
正方向に許容値を超える出力変動を抑える。
同様の構成により許容値を超える変動を防止する。すな
わち、上記基準電圧−ＶＨ２を反転入力（−）に印加
し、分圧電圧（−Ｖ２）を非反転入力（＋）に印加した
オペアンプ回路３と、この出力で制御される、分圧出力
点と電源電圧（−Ｖ３）との間に接続されたＮチャネル
ＭＯＳトランジスタＱ４とを設け、前記出力電圧（−Ｖ
２）の上記基準電圧（−ＶＨ２）を超える変動に対し
て、ＭＯＳトランジスタＱ４をオンさせることにより、
正方向に許容値を超える出力変動を抑える。
【００１２】一方、上記基準電圧−ＶＬ２を反転入力
（−）に印加し、分圧電圧（−Ｖ２）を非反転入力
（＋）に印加したオペアンプ回路４と、この出力で制御
される、分圧出力点と接地電位（Ｖ０）との間に接続さ
れたＰチャネルＭＯＳトランジスタＱ３とを設け、前記
出力電圧（−Ｖ２）の上記基準電圧（−ＶＬ２）を超え
る変動に対して、ＭＯＳトランジスタＱ３をオンさせる
ことにより、負方向に許容値を超える出力変動を抑え
る。
（−）に印加し、分圧電圧（−Ｖ２）を非反転入力
（＋）に印加したオペアンプ回路４と、この出力で制御
される、分圧出力点と接地電位（Ｖ０）との間に接続さ
れたＰチャネルＭＯＳトランジスタＱ３とを設け、前記
出力電圧（−Ｖ２）の上記基準電圧（−ＶＬ２）を超え
る変動に対して、ＭＯＳトランジスタＱ３をオンさせる
ことにより、負方向に許容値を超える出力変動を抑え
る。
【００１３】これにより、出力電圧（−Ｖ１及び−Ｖ
２）の変動は、許容電圧幅２・△Ｖ内に抑えられもので
ある。
２）の変動は、許容電圧幅２・△Ｖ内に抑えられもので
ある。
【００１４】なお、基準電圧発生回路の出力インピーダ
ンスは、オペアンプ出力が低インピーダンスであるた
め、高インピーダンスであっても問題ないことにより、
直列抵抗Ｒ４〜Ｒ８は高抵抗により構成でき、この部分
の消費電流も極めて小さく抑えることができるものであ
る。また、オペアンプ回路は、許容値を超える出力変動
時にのみダイナミック駆動されること等により、その消
費電流も極めて小さい。更に、ＰチャネルＭＯＳトラン
ジスタＱ１及びＮチャネルＭＯＳトランジスタＱ２、ま
た、ＰチャネルＭＯＳトランジスタＱ３及びＮチャネル
ＭＯＳトランジスタＱ４が同時にオンとなることもな
く、貫通電流の発生を防ぐことが可能である。
ンスは、オペアンプ出力が低インピーダンスであるた
め、高インピーダンスであっても問題ないことにより、
直列抵抗Ｒ４〜Ｒ８は高抵抗により構成でき、この部分
の消費電流も極めて小さく抑えることができるものであ
る。また、オペアンプ回路は、許容値を超える出力変動
時にのみダイナミック駆動されること等により、その消
費電流も極めて小さい。更に、ＰチャネルＭＯＳトラン
ジスタＱ１及びＮチャネルＭＯＳトランジスタＱ２、ま
た、ＰチャネルＭＯＳトランジスタＱ３及びＮチャネル
ＭＯＳトランジスタＱ４が同時にオンとなることもな
く、貫通電流の発生を防ぐことが可能である。
【００１５】以上により、低消費電力で、且つ、その出
力電圧も安定な電源回路が提供されるものである。
力電圧も安定な電源回路が提供されるものである。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来技術に於いては、回路構成素子の特性ばらつきに起因
する、以下に示す問題点があった。
来技術に於いては、回路構成素子の特性ばらつきに起因
する、以下に示す問題点があった。
【００１７】該問題点について、以下に説明する。図１
１および図１３を用いて説明を行うものとする。なお、
図１３は、上記図１２と同様の構成による電源回路の一
部分を示し、例えば基準電源電圧Ｖ４を発生するように
構成されているものとする。
１および図１３を用いて説明を行うものとする。なお、
図１３は、上記図１２と同様の構成による電源回路の一
部分を示し、例えば基準電源電圧Ｖ４を発生するように
構成されているものとする。
【００１８】図１３において、通常、図１１に示す一般
的なオペアンプ回路は、差動入力トランジスタ（＋）、
（−）のしきい値電圧差（△Ｖｔｈ）によって生じるオ
フセット電圧（（差動入力＋）−（差動入力−））を持
っている。このオフセット電圧は、例えば、プロセス製
造段階に於ける、トランジスタのゲート領域のシリコン
基板への不純物のイオン注入バラツキによって発生す
る。
的なオペアンプ回路は、差動入力トランジスタ（＋）、
（−）のしきい値電圧差（△Ｖｔｈ）によって生じるオ
フセット電圧（（差動入力＋）−（差動入力−））を持
っている。このオフセット電圧は、例えば、プロセス製
造段階に於ける、トランジスタのゲート領域のシリコン
基板への不純物のイオン注入バラツキによって発生す
る。
【００１９】例えば、図１３に示したオペアンプ回路に
おいて、２個のオペアンプ回路１および２が持つオフセ
ット電圧が、同一方向へばらついた場合は、特に問題と
ならないが、２個のオペアンプ回路１および２が持つオ
フセット電圧の総和が、基準電圧発生回路４内のブリー
ダ抵抗で発生されるウインドウ幅電圧（Ｖａ−Ｖｂ）を
打ち消す方向にばらついた場合、すなわち、下記の表１
に示すように、それぞれのオフセット電圧が逆方向にば
らついた場合は、ウインドウ幅が小さくなり、出力バッ
ファ部５のＰチャネルＭＯＳトランジスタＱ１００とＮ
チャネルＭＯＳトランジスタＱ２００とが、同時にオン
し易くなるため、貫通電流が、より流れ易くなり、その
結果、出力電圧が不安定となるため、期待値の出力レベ
ルに対して、その出力レベルが低下し、例えば、電源投
入時、液晶表示画面が立ち上がらない等の問題があっ
た。
おいて、２個のオペアンプ回路１および２が持つオフセ
ット電圧が、同一方向へばらついた場合は、特に問題と
ならないが、２個のオペアンプ回路１および２が持つオ
フセット電圧の総和が、基準電圧発生回路４内のブリー
ダ抵抗で発生されるウインドウ幅電圧（Ｖａ−Ｖｂ）を
打ち消す方向にばらついた場合、すなわち、下記の表１
に示すように、それぞれのオフセット電圧が逆方向にば
らついた場合は、ウインドウ幅が小さくなり、出力バッ
ファ部５のＰチャネルＭＯＳトランジスタＱ１００とＮ
チャネルＭＯＳトランジスタＱ２００とが、同時にオン
し易くなるため、貫通電流が、より流れ易くなり、その
結果、出力電圧が不安定となるため、期待値の出力レベ
ルに対して、その出力レベルが低下し、例えば、電源投
入時、液晶表示画面が立ち上がらない等の問題があっ
た。
【００２０】
【表１】
表１は、ウインドウ幅電圧を１００ｍＶに設定したが、
オフセット電圧が逆方向にばらついたため、ウインドウ
幅電圧が６０ｍＶと狭くなってしまった場合を示してい
る。更に、ウインドウ幅電圧が無くなると、トランジス
タＱ１００とＱ２００とが同時にオンする状態となる。
オフセット電圧が逆方向にばらついたため、ウインドウ
幅電圧が６０ｍＶと狭くなってしまった場合を示してい
る。更に、ウインドウ幅電圧が無くなると、トランジス
タＱ１００とＱ２００とが同時にオンする状態となる。
【００２１】本発明は、従来技術に於ける上記問題点を
解決できる電源装置を得るべく成されたものである。
解決できる電源装置を得るべく成されたものである。
【００２２】
【課題を解決するための手段】本発明の電源装置は、電
源ノードに印加される電源電圧と接地ノードに印加され
る接地電圧との間の中間電圧を発生させる構成の電源装
置であって、上記電源ノードと上記接地ノードとの間に
接続された基準電圧発生用の複数の抵抗により、上記中
間電圧の変動許容範囲の上限値および下限値となる上限
基準電圧および下限基準電圧を発生させる基準電圧発生
手段と、上記中間電圧と、上記上限基準電圧および下限
基準電圧とを比較し、比較結果を出力する電圧比較手段
と、上記電源ノードおよび接地ノードと上記中間電圧出
力ノードとの間に、それぞれ接続され、上記電圧比較手
段の出力によって導通制御されて、上記中間電圧の上記
上限または下限基準電圧を超える変動を防止する一対の
スイッチング手段とを有して成る電源装置において、上
記一対のスイッチング手段の一方のスイッチング手段が
オンしているときには、上記一方のスイッチング手段の
オン状態を検知して他方のスイッチング手段を常にオフ
するように上記一対のスイッチング手段の導通を強制的
に制御することにより、上記一対のスイッチング手段を
介して、上記電源ノードと接地ノード間に貫通電流が流
れることを防止するための貫通電流抑制手段を設けて成
り、上記電圧比較手段は、差動増幅回路とソースホロワ
回路とで構成され、上記一対のスイッチング手段は、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとの直列回路で構成され、上記各々の回路部の電
流経路に、それぞれＭＯＳトランジスタから成るスイッ
チング手段が設けられ、該各スイッチング手段は、外部
から供給される制御信号により導通・遮断が制御される
ことを特徴とするものである。
源ノードに印加される電源電圧と接地ノードに印加され
る接地電圧との間の中間電圧を発生させる構成の電源装
置であって、上記電源ノードと上記接地ノードとの間に
接続された基準電圧発生用の複数の抵抗により、上記中
間電圧の変動許容範囲の上限値および下限値となる上限
基準電圧および下限基準電圧を発生させる基準電圧発生
手段と、上記中間電圧と、上記上限基準電圧および下限
基準電圧とを比較し、比較結果を出力する電圧比較手段
と、上記電源ノードおよび接地ノードと上記中間電圧出
力ノードとの間に、それぞれ接続され、上記電圧比較手
段の出力によって導通制御されて、上記中間電圧の上記
上限または下限基準電圧を超える変動を防止する一対の
スイッチング手段とを有して成る電源装置において、上
記一対のスイッチング手段の一方のスイッチング手段が
オンしているときには、上記一方のスイッチング手段の
オン状態を検知して他方のスイッチング手段を常にオフ
するように上記一対のスイッチング手段の導通を強制的
に制御することにより、上記一対のスイッチング手段を
介して、上記電源ノードと接地ノード間に貫通電流が流
れることを防止するための貫通電流抑制手段を設けて成
り、上記電圧比較手段は、差動増幅回路とソースホロワ
回路とで構成され、上記一対のスイッチング手段は、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとの直列回路で構成され、上記各々の回路部の電
流経路に、それぞれＭＯＳトランジスタから成るスイッ
チング手段が設けられ、該各スイッチング手段は、外部
から供給される制御信号により導通・遮断が制御される
ことを特徴とするものである。
【００２３】
【００２４】 更に、本発明に係る液晶表示装置は、液
晶パネルと、該液晶パネルに駆動信号を出力する液晶表
示駆動装置と、該液晶表示駆動装置に駆動用電源電圧を
供給する電源装置とを含んで構成される液晶表示装置に
おいて、その電源装置として、上記の電源装置を用いて
成ることを特徴とするものである。
晶パネルと、該液晶パネルに駆動信号を出力する液晶表
示駆動装置と、該液晶表示駆動装置に駆動用電源電圧を
供給する電源装置とを含んで構成される液晶表示装置に
おいて、その電源装置として、上記の電源装置を用いて
成ることを特徴とするものである。
【００２５】かかる本発明の電源装置によれば、貫通電
流抑制手段により、出力電圧変動防止用の一対のスイッ
チング手段に生じる貫通電流を抑制することができる。
したがって、出力電圧を、より高精度に安定化すること
が可能となるとともに、消費電力のより一層の低減化を
達成することができるものである。
流抑制手段により、出力電圧変動防止用の一対のスイッ
チング手段に生じる貫通電流を抑制することができる。
したがって、出力電圧を、より高精度に安定化すること
が可能となるとともに、消費電力のより一層の低減化を
達成することができるものである。
【００２６】また、本発明の液晶表示装置によれば、高
表示品位を有するとともに、低消費電力の液晶表示装置
を提供することができるものである。
表示品位を有するとともに、低消費電力の液晶表示装置
を提供することができるものである。
【００２７】
【発明の実施の形態】以下、実施形態に基づいて本発明
を詳細に説明する。
を詳細に説明する。
【００２８】図１は、本発明の第１の実施形態の液晶駆
動用電源装置の要部構成を示す構成図である。図に示す
通り、図１２（図１３）に示す従来回路の構成を基本構
成として有し、この回路構成に、貫通電流防止用トラン
ジスタ３（ＮチャネルＭＯＳトランジスタ３００）を付
加した構成となっているものである。なお、図１は、本
実施形態の電源装置の一部分を示しているものであり、
発生させる中間電圧の個数に応じて、同様の構成の回路
が複数個設けられる構成となっているものであることは
言うまでもない。
動用電源装置の要部構成を示す構成図である。図に示す
通り、図１２（図１３）に示す従来回路の構成を基本構
成として有し、この回路構成に、貫通電流防止用トラン
ジスタ３（ＮチャネルＭＯＳトランジスタ３００）を付
加した構成となっているものである。なお、図１は、本
実施形態の電源装置の一部分を示しているものであり、
発生させる中間電圧の個数に応じて、同様の構成の回路
が複数個設けられる構成となっているものであることは
言うまでもない。
【００２９】以下、詳細に説明する。この回路は、複数
のブリーダ抵抗で構成され、所定のウインドウ幅電圧を
規定する各基準電圧Ｖｎａ、Ｖｎｂを発生させる基準電
圧発生回路４と、２つのオペアンプ回路１及び２と、Ｐ
チャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯ
ＳトランジスタＱ２００とから成る出力バッファ５と、
ＮチャネルＭＯＳトランジスタＱ３００により構成され
る貫通電流防止用トランジスタ３とにより構成されてい
る。
のブリーダ抵抗で構成され、所定のウインドウ幅電圧を
規定する各基準電圧Ｖｎａ、Ｖｎｂを発生させる基準電
圧発生回路４と、２つのオペアンプ回路１及び２と、Ｐ
チャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯ
ＳトランジスタＱ２００とから成る出力バッファ５と、
ＮチャネルＭＯＳトランジスタＱ３００により構成され
る貫通電流防止用トランジスタ３とにより構成されてい
る。
【００３０】ＰチャネルＭＯＳトランジスタＱ１００の
ソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタ
Ｑ２００のソースはＧＮＤに接続されており、また、Ｐ
チャネルＭＯＳトランジスタＱ１００およびＮチャネル
ＭＯＳトランジスタＱ２００のゲートは、それぞれ、オ
ペアンプ回路２および１の出力に接続されている。ま
た、ＰチャネルＭＯＳトランジスタＱ１００及びＮチャ
ネルＭＯＳトランジスタＱ２００のドレインは共に中間
電圧出力端子Ｖｎに接続されており、更に、該出力端子
Ｖｎはオペアンプ回路１及び２の一方の非反転入力端子
（＋）に接続されている。また、オペアンプ回路１及び
２の他方の反転入力端子（−）は、それぞれ、基準電圧
発生回路４内のウインドウ幅電圧発生用ブリーダ抵抗の
両端の各基準電圧発生端子ＶｎａおよびＶｎｂに接続さ
れている。
ソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタ
Ｑ２００のソースはＧＮＤに接続されており、また、Ｐ
チャネルＭＯＳトランジスタＱ１００およびＮチャネル
ＭＯＳトランジスタＱ２００のゲートは、それぞれ、オ
ペアンプ回路２および１の出力に接続されている。ま
た、ＰチャネルＭＯＳトランジスタＱ１００及びＮチャ
ネルＭＯＳトランジスタＱ２００のドレインは共に中間
電圧出力端子Ｖｎに接続されており、更に、該出力端子
Ｖｎはオペアンプ回路１及び２の一方の非反転入力端子
（＋）に接続されている。また、オペアンプ回路１及び
２の他方の反転入力端子（−）は、それぞれ、基準電圧
発生回路４内のウインドウ幅電圧発生用ブリーダ抵抗の
両端の各基準電圧発生端子ＶｎａおよびＶｎｂに接続さ
れている。
【００３１】貫通電流防止用トランジスタ３を構成する
ＮチャネルＭＯＳトランジスタＱ３００のソースはＧＮ
Ｄに接続され、ゲートは、以下で説明するオペアンプ回
路２内の差動増幅回路２０の出力に接続され、ドレイン
は、出力バッファ５のＮチャネルＭＯＳトランジスタＱ
２００のゲートとオペアンプ回路１の出力とに接続され
る構成となっている。
ＮチャネルＭＯＳトランジスタＱ３００のソースはＧＮ
Ｄに接続され、ゲートは、以下で説明するオペアンプ回
路２内の差動増幅回路２０の出力に接続され、ドレイン
は、出力バッファ５のＮチャネルＭＯＳトランジスタＱ
２００のゲートとオペアンプ回路１の出力とに接続され
る構成となっている。
【００３２】図２は、上記図１の回路構成をトランジス
タレベルで示した回路構成図であり、以下、図２の回路
について、その構成と動作を説明する。
タレベルで示した回路構成図であり、以下、図２の回路
について、その構成と動作を説明する。
【００３３】オペアンプ回路１および２は、それぞれ、
差動増幅回路２０と出力バッファ３０とを含んで構成さ
れた、同一構成のものである。オペアンプ回路１および
２には、反転入力端子（−）および非反転入力端子
（＋）と、バイアス入力端子ＢＩＡＳと、出力端子ＯＵ
Ｔとが設けられている。差動増幅回路２０は、Ｐチャネ
ルＭＯＳトランジスタを差動対とする差動増幅回路であ
り、ＰチャネルＭＯＳトランジスタＴｐ１、Ｔｐ２およ
びＴｐ３と、ＮチャネルＭＯＳトランジスタＴｎ１およ
びＴｎ２とを含んで構成される。なお、本明細書に於い
ては、以後、ＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタを、単に「トランジスタ」と称
することがある。
差動増幅回路２０と出力バッファ３０とを含んで構成さ
れた、同一構成のものである。オペアンプ回路１および
２には、反転入力端子（−）および非反転入力端子
（＋）と、バイアス入力端子ＢＩＡＳと、出力端子ＯＵ
Ｔとが設けられている。差動増幅回路２０は、Ｐチャネ
ルＭＯＳトランジスタを差動対とする差動増幅回路であ
り、ＰチャネルＭＯＳトランジスタＴｐ１、Ｔｐ２およ
びＴｐ３と、ＮチャネルＭＯＳトランジスタＴｎ１およ
びＴｎ２とを含んで構成される。なお、本明細書に於い
ては、以後、ＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタを、単に「トランジスタ」と称
することがある。
【００３４】トランジスタＴｐ１のゲートは反転入力端
子（−）に接続され、反転入力電圧として、前記Ｖｎａ
またはＶｎｂの基準電圧が供給される。トランジスタＴ
ｐ２のゲートは非反転入力端子（＋）に接続され、出力
バッファ５の出力端子Ｖｎより出力される中間電圧が供
給される。トランジスタＴｎ１およびＴｎ２は、トラン
ジスタＴｐ１およびＴｐ２の能動負荷であり、それぞれ
のソースは接地（ＧＮＤ）されている。トランジスタＴ
ｐ３のゲートは、バイアス入力端子ＢＩＡＳに接続され
ており、予め定める電圧レベルのバイアス電圧が与えら
れる。トランジスタＴｐ３のソースは電源ＶＥＥに接続
されており、ドレインはトランジスタＴｐ１およびＴｐ
２の各ソースに共通に接続されている。このトランジス
タＴｐ３は、トランジスタＴｐ１およびＴｐ２に適当な
バイアス電流を与えるための定電流源である。
子（−）に接続され、反転入力電圧として、前記Ｖｎａ
またはＶｎｂの基準電圧が供給される。トランジスタＴ
ｐ２のゲートは非反転入力端子（＋）に接続され、出力
バッファ５の出力端子Ｖｎより出力される中間電圧が供
給される。トランジスタＴｎ１およびＴｎ２は、トラン
ジスタＴｐ１およびＴｐ２の能動負荷であり、それぞれ
のソースは接地（ＧＮＤ）されている。トランジスタＴ
ｐ３のゲートは、バイアス入力端子ＢＩＡＳに接続され
ており、予め定める電圧レベルのバイアス電圧が与えら
れる。トランジスタＴｐ３のソースは電源ＶＥＥに接続
されており、ドレインはトランジスタＴｐ１およびＴｐ
２の各ソースに共通に接続されている。このトランジス
タＴｐ３は、トランジスタＴｐ１およびＴｐ２に適当な
バイアス電流を与えるための定電流源である。
【００３５】出力バッファ３０においては、出力トラン
ジスタＴｎ３のゲートに差動増幅回路２０におけるトラ
ンジスタＴｐ２のドレインの電位が与えられる。出力ト
ランジスタＴｎ３のソースには接地電圧が与えられ、前
記ドレイン電圧に基づいて電流が流れる。この電流は、
それぞれ、出力端子ＯＵＴを介して、出力バッファ５の
ＮチャネルＭＯＳトランジスタＱ２００またはＰチャネ
ルＭＯＳトランジスタＱ１００のゲートへと与えられ
る。なお、トランジスタＴｐ４は、定電流源負荷として
動作する。また、トランジスタＴｎ３のゲート−ドレイ
ン間に接続されるコンデンサは位相補償用のものであ
る。
ジスタＴｎ３のゲートに差動増幅回路２０におけるトラ
ンジスタＴｐ２のドレインの電位が与えられる。出力ト
ランジスタＴｎ３のソースには接地電圧が与えられ、前
記ドレイン電圧に基づいて電流が流れる。この電流は、
それぞれ、出力端子ＯＵＴを介して、出力バッファ５の
ＮチャネルＭＯＳトランジスタＱ２００またはＰチャネ
ルＭＯＳトランジスタＱ１００のゲートへと与えられ
る。なお、トランジスタＴｐ４は、定電流源負荷として
動作する。また、トランジスタＴｎ３のゲート−ドレイ
ン間に接続されるコンデンサは位相補償用のものであ
る。
【００３６】以上に説明したオペアンプ回路の構成並び
に動作は既知のものである。
に動作は既知のものである。
【００３７】貫通電流防止用トランジスタ３を構成する
ＮチャネルＭＯＳトランジスタＱ３００のゲートには、
オペアンプ回路２を構成する出力バッファ３０のトラン
ジスタＴｎ３のゲートと同じく、オペアンプ回路２を構
成する差動増幅回路２０のトランジスタＴｐ２のドレイ
ンの電位が与えられる構成となっている。
ＮチャネルＭＯＳトランジスタＱ３００のゲートには、
オペアンプ回路２を構成する出力バッファ３０のトラン
ジスタＴｎ３のゲートと同じく、オペアンプ回路２を構
成する差動増幅回路２０のトランジスタＴｐ２のドレイ
ンの電位が与えられる構成となっている。
【００３８】以下、前記オペアンプ回路の動作について
説明する。
説明する。
【００３９】非反転入力端子に入力された出力電圧Ｖｎ
の電圧レベルに応じてトランジスタＴｐ２に流れる電流
量が制御される。また、反転入力端子の電圧Ｖｎａの電
圧レベルによって、トランジスタＴｐ１からトランジス
タＴｎ１とＴｎ２で構成されるカレントミラー回路を介
して流れる電流量を制御することで、出力トランジスタ
Ｔｎ３に流れる電流量が変化する。例えば、反転入力端
子の電圧Ｖｎａの電圧レベルに対して非反転入力端子の
電圧Ｖｎの電圧レベルが高い場合は（Ｖｎａ＜Ｖｎ）、
出力トランジスタＴｎ３に流れる電流が減少する。ま
た、反転入力端子の電圧Ｖｎａの電圧レベルに対して非
反転入力端子の電圧Ｖｎの電圧レベルが低い場合は（Ｖ
ｎａ＞Ｖｎ）、出力トランジスタＴｎ３に流れる電流が
増加する。出力トランジスタＴｎ３に流れる電流は、バ
イアス入力端子ＢＩＡＳからのバイアス電圧によってト
ランジスタＴｐ４に流れる負荷電流と比較され、この比
較結果に基づいて、出力端子ＯＵＴから出力される電圧
が変化する。
の電圧レベルに応じてトランジスタＴｐ２に流れる電流
量が制御される。また、反転入力端子の電圧Ｖｎａの電
圧レベルによって、トランジスタＴｐ１からトランジス
タＴｎ１とＴｎ２で構成されるカレントミラー回路を介
して流れる電流量を制御することで、出力トランジスタ
Ｔｎ３に流れる電流量が変化する。例えば、反転入力端
子の電圧Ｖｎａの電圧レベルに対して非反転入力端子の
電圧Ｖｎの電圧レベルが高い場合は（Ｖｎａ＜Ｖｎ）、
出力トランジスタＴｎ３に流れる電流が減少する。ま
た、反転入力端子の電圧Ｖｎａの電圧レベルに対して非
反転入力端子の電圧Ｖｎの電圧レベルが低い場合は（Ｖ
ｎａ＞Ｖｎ）、出力トランジスタＴｎ３に流れる電流が
増加する。出力トランジスタＴｎ３に流れる電流は、バ
イアス入力端子ＢＩＡＳからのバイアス電圧によってト
ランジスタＴｐ４に流れる負荷電流と比較され、この比
較結果に基づいて、出力端子ＯＵＴから出力される電圧
が変化する。
【００４０】以上が、前記オペアンプ回路の動作説明で
ある。そして、従来回路と同様に、出力電圧Ｖｎに対
し、該出力電圧Ｖｎが変化しない場合は出力バッファ５
のＰチャネルＭＯＳトランジスタＱ１００とＮチャネル
ＭＯＳトランジスタＱ２００はオンしないため電流は流
れないが、上記基準電圧Ｖｎａを超える変動に対して、
出力バッファ５のＮチャネルＭＯＳトランジスタＱ２０
０をオンさせることにより、正方向に許容値を超える出
力変動を抑える。
ある。そして、従来回路と同様に、出力電圧Ｖｎに対
し、該出力電圧Ｖｎが変化しない場合は出力バッファ５
のＰチャネルＭＯＳトランジスタＱ１００とＮチャネル
ＭＯＳトランジスタＱ２００はオンしないため電流は流
れないが、上記基準電圧Ｖｎａを超える変動に対して、
出力バッファ５のＮチャネルＭＯＳトランジスタＱ２０
０をオンさせることにより、正方向に許容値を超える出
力変動を抑える。
【００４１】一方、出力電圧Ｖｎに於ける上記基準電圧
Ｖｎｂを超える変動に対しては、出力バッファ５のＰチ
ャネルＭＯＳトランジスタＱ１００をオンさせることに
より、負方向に許容値を超える出力変動を抑える。
Ｖｎｂを超える変動に対しては、出力バッファ５のＰチ
ャネルＭＯＳトランジスタＱ１００をオンさせることに
より、負方向に許容値を超える出力変動を抑える。
【００４２】しかしながら、前述の［発明が解決しよう
とする課題］の項でも述べた通り、２個のオペアンプ回
路１および２のオフセット電圧の総和が、基準電圧発生
回路４のブリーダ抵抗で発生されるウインドウ幅電圧
（Ｖｎａ−Ｖｎｂ）を打ち消す方向にばらついた場合
は、出力バッファ５のＰチャネルＭＯＳトランジスタＱ
１００とＮチャネルＭＯＳトランジスタＱ２００とが、
同時に、よりオンし易くなるため貫通電流が流れ易くな
る。
とする課題］の項でも述べた通り、２個のオペアンプ回
路１および２のオフセット電圧の総和が、基準電圧発生
回路４のブリーダ抵抗で発生されるウインドウ幅電圧
（Ｖｎａ−Ｖｎｂ）を打ち消す方向にばらついた場合
は、出力バッファ５のＰチャネルＭＯＳトランジスタＱ
１００とＮチャネルＭＯＳトランジスタＱ２００とが、
同時に、よりオンし易くなるため貫通電流が流れ易くな
る。
【００４３】本実施形態は、上記従来の回路構成を基
に、貫通電流を防止するため貫通電流防止用トランジス
タ３を付加した構成となっている。
に、貫通電流を防止するため貫通電流防止用トランジス
タ３を付加した構成となっている。
【００４４】次に、この貫通電流防止用トランジスタ３
の構成、並びに動作について説明する。
の構成、並びに動作について説明する。
【００４５】貫通電流防止用トランジスタ３はＮチャネ
ルＭＯＳトランジスタＱ３００で構成され、トランジス
タＱ３００において、そのソースは接地（ＧＮＤ）さ
れ、ゲートはオペアンプ回路２内のトランジスタＴｐ２
のドレインに接続され、ドレインにはオペアンプ回路１
内の出力ＯＵＴの電位が与えられる構成となっている。
ルＭＯＳトランジスタＱ３００で構成され、トランジス
タＱ３００において、そのソースは接地（ＧＮＤ）さ
れ、ゲートはオペアンプ回路２内のトランジスタＴｐ２
のドレインに接続され、ドレインにはオペアンプ回路１
内の出力ＯＵＴの電位が与えられる構成となっている。
【００４６】この貫通電流防止用トランジスタ３は、出
力バッファ５を構成するトランジスタＱ１００とＱ２０
０とが同時にオンしないように、トランジスタＱ１００
がオンしている時は、トランジスタＱ２００をオフする
ように動作するものである。
力バッファ５を構成するトランジスタＱ１００とＱ２０
０とが同時にオンしないように、トランジスタＱ１００
がオンしている時は、トランジスタＱ２００をオフする
ように動作するものである。
【００４７】オペアンプ回路２のＯＵＴ端子がゲートに
接続されているトランジスタＱ１００がオン状態（すな
わち、オペアンプ回路２のトランジスタＴｎ３がオン状
態であり、Ｔｐ４及びＴｎ３に電流が流れている状態）
の時、同じＬＳＩチップ内であり特性も似ているＮチャ
ンネルＭＯＳトランジスタＱ３００のゲートもトランジ
スタＴｎ３のゲートと同じ電位であることから同様にオ
ンする。そして、トランジスタＱ３００がオンすること
により、トランジスタＱ２００のゲートとオペアンプ回
路１のＯＵＴ端子の電位を接地レベルにする。これによ
り、ＮチャンネルＭＯＳトランジスタＱ２００は強制的
にオフ状態となり、トランジスタＱ１００とＱ２００と
は同時にオンすることはなく、よって、不要な貫通電流
の発生を防ぐことができるものである。
接続されているトランジスタＱ１００がオン状態（すな
わち、オペアンプ回路２のトランジスタＴｎ３がオン状
態であり、Ｔｐ４及びＴｎ３に電流が流れている状態）
の時、同じＬＳＩチップ内であり特性も似ているＮチャ
ンネルＭＯＳトランジスタＱ３００のゲートもトランジ
スタＴｎ３のゲートと同じ電位であることから同様にオ
ンする。そして、トランジスタＱ３００がオンすること
により、トランジスタＱ２００のゲートとオペアンプ回
路１のＯＵＴ端子の電位を接地レベルにする。これによ
り、ＮチャンネルＭＯＳトランジスタＱ２００は強制的
にオフ状態となり、トランジスタＱ１００とＱ２００と
は同時にオンすることはなく、よって、不要な貫通電流
の発生を防ぐことができるものである。
【００４８】以上に説明したように、本実施形態によれ
ば、２個のオペアンプ回路１、２が持つオフセット電圧
の総和が、基準電圧発生回路４内のブリーダ抵抗で発生
されるウインド幅電圧（Ｖｎａ−Ｖｎｂ）を打ち消す消
す方向にばらついた場合においても、貫通電流防止用ト
ランジスタ３により出力バッファ５におけるＰチャネル
ＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトラン
ジスタＱ２００とによる貫通電流の発生を防ぐことが可
能である。これにより、低消費電力で、且つ、その出力
電圧も安定な液晶駆動用電源回路が提供されるものであ
る。
ば、２個のオペアンプ回路１、２が持つオフセット電圧
の総和が、基準電圧発生回路４内のブリーダ抵抗で発生
されるウインド幅電圧（Ｖｎａ−Ｖｎｂ）を打ち消す消
す方向にばらついた場合においても、貫通電流防止用ト
ランジスタ３により出力バッファ５におけるＰチャネル
ＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトラン
ジスタＱ２００とによる貫通電流の発生を防ぐことが可
能である。これにより、低消費電力で、且つ、その出力
電圧も安定な液晶駆動用電源回路が提供されるものであ
る。
【００４９】以上で、本発明の第１の実施形態について
の説明を終わる。
の説明を終わる。
【００５０】次に、本発明の第２の実施形態について説
明する。
明する。
【００５１】図３は、本発明の第２の実施形態の液晶駆
動用電源装置の要部構成を示す構成図、図４は、図３の
回路構成をトランジスタレベルで示した回路構成図であ
る。
動用電源装置の要部構成を示す構成図、図４は、図３の
回路構成をトランジスタレベルで示した回路構成図であ
る。
【００５２】図に示すように、差動増幅回路２０と、出
力バッファ（ソースホロワ回路）３０と、ＰチャネルＭ
ＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジ
スタＱ２００とから成る出力バッファ５の各々の回路構
成部の電流経路に、ＭＯＳトランジスタから成るスイッ
チング手段が設けられ、上記各スイッチング手段は、外
部から供給される制御信号ＣＯＮＴ・ＣＯＮＴＢにより
導通・遮断できる構成とし、動作不要時における無駄な
電力消費を防止できる構成となっている。すなわち、こ
の第２の実施形態は、制御信号ＣＯＮＴ（ＣＯＮＴＢ
は、信号ＣＯＮＴの反転信号）を追加して、外部から、
この制御信号ＣＯＮＴにより、オペアンプ回路１及び
２、出力バッファ５の電流経路を導通もしくは遮断する
ものである。この実施形態では、制御信号ＣＯＮＴがハ
イレベルの時、回路は通常動作を行い、ＣＯＮＴがロウ
レベルの時、回路内の電流経路を遮断することになる。
力バッファ（ソースホロワ回路）３０と、ＰチャネルＭ
ＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジ
スタＱ２００とから成る出力バッファ５の各々の回路構
成部の電流経路に、ＭＯＳトランジスタから成るスイッ
チング手段が設けられ、上記各スイッチング手段は、外
部から供給される制御信号ＣＯＮＴ・ＣＯＮＴＢにより
導通・遮断できる構成とし、動作不要時における無駄な
電力消費を防止できる構成となっている。すなわち、こ
の第２の実施形態は、制御信号ＣＯＮＴ（ＣＯＮＴＢ
は、信号ＣＯＮＴの反転信号）を追加して、外部から、
この制御信号ＣＯＮＴにより、オペアンプ回路１及び
２、出力バッファ５の電流経路を導通もしくは遮断する
ものである。この実施形態では、制御信号ＣＯＮＴがハ
イレベルの時、回路は通常動作を行い、ＣＯＮＴがロウ
レベルの時、回路内の電流経路を遮断することになる。
【００５３】なお、この制御信号ＣＯＮＴ及びＣＯＮＴ
Ｂは共通信号として、出力電圧Ｖｎ（ｎ＝０、１、２、
３、…）を発生する回路全てに供給される。
Ｂは共通信号として、出力電圧Ｖｎ（ｎ＝０、１、２、
３、…）を発生する回路全てに供給される。
【００５４】先の第１の実施形態の回路構成に、定電流
源を切り離すため、トランジスタＴｐ３、Ｔｐ４、Ｑ１
００のドレイン側にＰチャンネルＭＯＳトランジスタＴ
ｐ１００、Ｔｐ１０１、Ｔｐ１０２を挿入し、これらト
ランジスタのゲートには制御信号ＣＯＮＴＢが入力され
ている。ＣＯＮＴＢをハイレベル（ＣＯＮＴがロウレベ
ル）にすると、トランジスタＴｐ１００、Ｔｐ１０１、
Ｔｐ１０２がオフ状態となり、回路を流れる電流は遮断
される。
源を切り離すため、トランジスタＴｐ３、Ｔｐ４、Ｑ１
００のドレイン側にＰチャンネルＭＯＳトランジスタＴ
ｐ１００、Ｔｐ１０１、Ｔｐ１０２を挿入し、これらト
ランジスタのゲートには制御信号ＣＯＮＴＢが入力され
ている。ＣＯＮＴＢをハイレベル（ＣＯＮＴがロウレベ
ル）にすると、トランジスタＴｐ１００、Ｔｐ１０１、
Ｔｐ１０２がオフ状態となり、回路を流れる電流は遮断
される。
【００５５】これで十分であるが、更に、トランジスタ
Ｔｎ３のゲートにＮチャネルＭＯＳトランジスタＴｎ１
００を、また、トランジスタＱ２００のドレイン側にＮ
チャネルＭＯＳトランジスタＴｎ１０１を挿入し、トラ
ンジスタＴｎ１００のゲートには制御信号ＣＯＮＴＢ
を、一方、トランジスタＴｎ１０１のゲートには制御信
号ＣＯＮＴを入力してもよい。これにより、回路内の電
流経路を完全に遮断することができる。すなわち、ＣＯ
ＮＴがロウレベル（ＣＯＮＴＢがハイレベル）時に、ト
ランジスタＴｎ１０１がオフ状態となり、出力バッファ
５の電流経路は遮断され、一方、トランジスタＴｎ１０
０はオン状態となり、トランジスタＴｎ３のゲートを接
地レベルにすることで、トランジスタＴｎ３をオフ状態
にし、出力バッファ３０の電流経路を遮断する。
Ｔｎ３のゲートにＮチャネルＭＯＳトランジスタＴｎ１
００を、また、トランジスタＱ２００のドレイン側にＮ
チャネルＭＯＳトランジスタＴｎ１０１を挿入し、トラ
ンジスタＴｎ１００のゲートには制御信号ＣＯＮＴＢ
を、一方、トランジスタＴｎ１０１のゲートには制御信
号ＣＯＮＴを入力してもよい。これにより、回路内の電
流経路を完全に遮断することができる。すなわち、ＣＯ
ＮＴがロウレベル（ＣＯＮＴＢがハイレベル）時に、ト
ランジスタＴｎ１０１がオフ状態となり、出力バッファ
５の電流経路は遮断され、一方、トランジスタＴｎ１０
０はオン状態となり、トランジスタＴｎ３のゲートを接
地レベルにすることで、トランジスタＴｎ３をオフ状態
にし、出力バッファ３０の電流経路を遮断する。
【００５６】これにより、制御信号ＣＯＮＴ及びこの反
転信号であるＣＯＮＴＢにより、差動増幅器２０、出力
バッファ回路（ソースホロア回路）３０及び出力バッフ
ァ回路５の各々の回路構成部の電流経路の導通もしくは
遮断を制御することができ、動作不要時における無駄な
電力消費を防止することができる。
転信号であるＣＯＮＴＢにより、差動増幅器２０、出力
バッファ回路（ソースホロア回路）３０及び出力バッフ
ァ回路５の各々の回路構成部の電流経路の導通もしくは
遮断を制御することができ、動作不要時における無駄な
電力消費を防止することができる。
【００５７】以上で、第２の実施形態についての説明を
終わる。
終わる。
【００５８】次に、本発明の第３の実施形態について説
明する。
明する。
【００５９】図５は、本発明の第３の実施形態の液晶駆
動用電源装置の要部構成を示す構成図、図６は、図５の
回路構成をトランジスタレベルで示した回路構成図であ
る。
動用電源装置の要部構成を示す構成図、図６は、図５の
回路構成をトランジスタレベルで示した回路構成図であ
る。
【００６０】本実施形態の電源回路は、複数のブリーダ
抵抗で構成され、所定のウインドウ幅電圧を規定する各
基準電圧（Ｖｎａ、Ｖｎｂ）を発生させる基準電圧発生
回路１４と、２つのオペアンプ回路１１及び１２と、Ｐ
チャネルＭＯＳトランジスタＱ４００とＮチャネルＭＯ
ＳトランジスタＱ５００とから成る出力バッファ１５
と、ＰチャネルＭＯＳトランジスタＱ６００により構成
される貫通電流防止用トランジスタ１３とにより構成さ
れている。
抵抗で構成され、所定のウインドウ幅電圧を規定する各
基準電圧（Ｖｎａ、Ｖｎｂ）を発生させる基準電圧発生
回路１４と、２つのオペアンプ回路１１及び１２と、Ｐ
チャネルＭＯＳトランジスタＱ４００とＮチャネルＭＯ
ＳトランジスタＱ５００とから成る出力バッファ１５
と、ＰチャネルＭＯＳトランジスタＱ６００により構成
される貫通電流防止用トランジスタ１３とにより構成さ
れている。
【００６１】ＰチャネルＭＯＳトランジスタＱ４００の
ソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタ
Ｑ５００のソースはＧＮＤに接続されており、また、Ｐ
チャネルＭＯＳトランジスタＱ４００およびＮチャネル
ＭＯＳトランジスタＱ５００のゲートは、それぞれ、オ
ペアンプ回路１１および１２の出力に接続されている。
また、ＰチャネルＭＯＳトランジスタＱ４００及びＮチ
ャネルＭＯＳトランジスタＱ５００のドレインは共に中
間電圧出力端子Ｖｎに接続されており、また、該出力端
子Ｖｎはオペアンプ回路１及び２の一方の非反転入力端
子（＋）に接続されている。また、オペアンプ回路１１
及び１２の他方の反転入力端子（−）は、それぞれ、基
準電圧発生回路１４内のブリーダ抵抗の両端の各基準電
圧発生端子ＶｎｂおよびＶｎａに接続されている。
ソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタ
Ｑ５００のソースはＧＮＤに接続されており、また、Ｐ
チャネルＭＯＳトランジスタＱ４００およびＮチャネル
ＭＯＳトランジスタＱ５００のゲートは、それぞれ、オ
ペアンプ回路１１および１２の出力に接続されている。
また、ＰチャネルＭＯＳトランジスタＱ４００及びＮチ
ャネルＭＯＳトランジスタＱ５００のドレインは共に中
間電圧出力端子Ｖｎに接続されており、また、該出力端
子Ｖｎはオペアンプ回路１及び２の一方の非反転入力端
子（＋）に接続されている。また、オペアンプ回路１１
及び１２の他方の反転入力端子（−）は、それぞれ、基
準電圧発生回路１４内のブリーダ抵抗の両端の各基準電
圧発生端子ＶｎｂおよびＶｎａに接続されている。
【００６２】貫通電流防止用トランジスタ１３を構成す
るＰチャネルＭＯＳトランジスタＱ６００のソースは電
源ＶＥＥに接続され、ゲートはオペアンプ回路１２内の
差動増幅回路２０の出力ＯＵＴに接続され、ドレインは
出力バッファ１５のＰチャネルＭＯＳトランジスタＱ４
００のゲートとオペアンプ回路１１の出力ＯＵＴとに接
続される構成となっている。
るＰチャネルＭＯＳトランジスタＱ６００のソースは電
源ＶＥＥに接続され、ゲートはオペアンプ回路１２内の
差動増幅回路２０の出力ＯＵＴに接続され、ドレインは
出力バッファ１５のＰチャネルＭＯＳトランジスタＱ４
００のゲートとオペアンプ回路１１の出力ＯＵＴとに接
続される構成となっている。
【００６３】本実施形態は、上記第１の実施形態に於い
て、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳ
トランジスタとを置き換えた回路構成としているもので
ある（Ｔｎｉ→Ｔｐ１ｉ、Ｔｐｉ→Ｔｎ１ｉ）。動作的
には、図１および図２に示した第１の実施形態と基本的
には同一であるので、詳細な説明は省略する。
て、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳ
トランジスタとを置き換えた回路構成としているもので
ある（Ｔｎｉ→Ｔｐ１ｉ、Ｔｐｉ→Ｔｎ１ｉ）。動作的
には、図１および図２に示した第１の実施形態と基本的
には同一であるので、詳細な説明は省略する。
【００６４】貫通電流防止用トランジスタ１３は、出力
バッファ１５を構成するトランジスタＱ４００とＱ５０
０とが同時にオンしないように、トランジスタＱ５００
がオンしている時は、トランジスタＱ４００をオフする
ように動作するものである。
バッファ１５を構成するトランジスタＱ４００とＱ５０
０とが同時にオンしないように、トランジスタＱ５００
がオンしている時は、トランジスタＱ４００をオフする
ように動作するものである。
【００６５】オペアンプ回路１２のＯＵＴ端子がゲート
に接続されているトランジスタＱ５００がオン状態（す
なわち、オペアンプ回路１２のトランジスタＴｐ１３が
オン状態であり、Ｔｐ１３及びＴｎ１４に電流が流れて
いる状態）の時、同じＬＳＩチップ内であり特性も似て
いるＰチャンネルＭＯＳトランジスタＱ６００もＴｐ１
３のゲートと同じ電位であることから同様にオンする。
そして、トランジスタＱ６００がオンすることにより、
トランジスタＱ４００のゲートとオペアンプ回路１１の
ＯＵＴ端子の電位を電源電圧レベルにする。これによ
り、ＰチャンネルＭＯＳトランジスタＱ４００は強制的
にオフ状態となり、トランジスタＱ４００とＱ５００と
は同時にオンすることはなく、よって、不要な貫通電流
の発生を防ぐことができるものである。
に接続されているトランジスタＱ５００がオン状態（す
なわち、オペアンプ回路１２のトランジスタＴｐ１３が
オン状態であり、Ｔｐ１３及びＴｎ１４に電流が流れて
いる状態）の時、同じＬＳＩチップ内であり特性も似て
いるＰチャンネルＭＯＳトランジスタＱ６００もＴｐ１
３のゲートと同じ電位であることから同様にオンする。
そして、トランジスタＱ６００がオンすることにより、
トランジスタＱ４００のゲートとオペアンプ回路１１の
ＯＵＴ端子の電位を電源電圧レベルにする。これによ
り、ＰチャンネルＭＯＳトランジスタＱ４００は強制的
にオフ状態となり、トランジスタＱ４００とＱ５００と
は同時にオンすることはなく、よって、不要な貫通電流
の発生を防ぐことができるものである。
【００６６】以上で第３の実施形態についての説明を終
わる。
わる。
【００６７】以上、第１の実施形態、第２の実施形態、
及び第３の実施形態で説明した電源回路の出力Ｖｎ（ｎ
＝０、１、２、３、…）は、先に説明した電源回路（図
１２を参照）のように、出力段にブリーダ抵抗（図１２
では、Ｒ１、Ｒ２、Ｒ３）を設置してもよいし、単に、
出力端子Ｖｎと接地間に容量を設置して電圧を平坦化す
る構成でもよい。
及び第３の実施形態で説明した電源回路の出力Ｖｎ（ｎ
＝０、１、２、３、…）は、先に説明した電源回路（図
１２を参照）のように、出力段にブリーダ抵抗（図１２
では、Ｒ１、Ｒ２、Ｒ３）を設置してもよいし、単に、
出力端子Ｖｎと接地間に容量を設置して電圧を平坦化す
る構成でもよい。
【００６８】また、上記の説明は液晶表示装置を例に行
ったが、本発明は、液晶表示装置に限らず他の表示装置
の電源回路や一般の電源回路にも適用可能であることは
言うまでもない。
ったが、本発明は、液晶表示装置に限らず他の表示装置
の電源回路や一般の電源回路にも適用可能であることは
言うまでもない。
【００６９】本発明によれば、不要な消費電流を削減可
能であることから、特に携帯用機器で使用される表示駆
動用等の電源回路に極めて有効である。
能であることから、特に携帯用機器で使用される表示駆
動用等の電源回路に極めて有効である。
【００７０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、貫通電流の発生を抑制できることにより、低消費
電力で、且つ、その出力電圧も安定な電源回路が提供さ
れるものである。
れば、貫通電流の発生を抑制できることにより、低消費
電力で、且つ、その出力電圧も安定な電源回路が提供さ
れるものである。
【００７１】本発明の効果は、以下の説明でさらに明ら
かとなる。近年、市場が拡大している携帯電話を例に説
明する。
かとなる。近年、市場が拡大している携帯電話を例に説
明する。
【００７２】携帯電話の表示機能は、年々拡張されてお
り、これに使用される液晶表示パネルも大型化し、これ
に伴い制御回路やドライバ回路等の駆動回路の回路も増
加している。これらの増大は消費電力の増加を伴い、電
池駆動である携帯電話の電池に大きな負担をかけること
になる。したがって、無駄な消費電流は極力削減するこ
とが必至となる。
り、これに使用される液晶表示パネルも大型化し、これ
に伴い制御回路やドライバ回路等の駆動回路の回路も増
加している。これらの増大は消費電力の増加を伴い、電
池駆動である携帯電話の電池に大きな負担をかけること
になる。したがって、無駄な消費電流は極力削減するこ
とが必至となる。
【００７３】携帯電話は、その性格上、頻繁に電源をオ
ン／オフする。オフ時には電池部と回路部の間のスイッ
チ部をオフにし、電流が流れないように遮断している
が、オフからオンに切り変えると、電池部と回路部が接
続され、まず、昇圧回路により電池電圧は昇圧され、そ
の昇圧された電圧は、先に説明した基準電圧発生回路４
の電源電圧ＶＥＥとして入力され、後は先述の動作を行
うことになる。
ン／オフする。オフ時には電池部と回路部の間のスイッ
チ部をオフにし、電流が流れないように遮断している
が、オフからオンに切り変えると、電池部と回路部が接
続され、まず、昇圧回路により電池電圧は昇圧され、そ
の昇圧された電圧は、先に説明した基準電圧発生回路４
の電源電圧ＶＥＥとして入力され、後は先述の動作を行
うことになる。
【００７４】ここで、図７に示すように、オフからオン
（０からＶＥＥ）に立ち上がる際の遷移期間中、最初、
設定のＶＥＥより電圧が低いためウィンドウ幅は当然狭
い状態となる。このため、従来の電源回路では瞬間的に
出力バッファ５のトランジスタＱ１００とＱ２００が同
時にオン状態となり貫通電流が流れていた。携帯電話は
オン／オフの切り換えが多いことから、この遷移状態時
の貫通電流による電池の消耗への影響は無視できないも
のであった。
（０からＶＥＥ）に立ち上がる際の遷移期間中、最初、
設定のＶＥＥより電圧が低いためウィンドウ幅は当然狭
い状態となる。このため、従来の電源回路では瞬間的に
出力バッファ５のトランジスタＱ１００とＱ２００が同
時にオン状態となり貫通電流が流れていた。携帯電話は
オン／オフの切り換えが多いことから、この遷移状態時
の貫通電流による電池の消耗への影響は無視できないも
のであった。
【００７５】本発明は、この貫通電流をなくすことで低
消費電力化を図り、電池駆動でも長時間駆動可能な表示
装置駆動用電源回路を提供することができるものであ
る。
消費電力化を図り、電池駆動でも長時間駆動可能な表示
装置駆動用電源回路を提供することができるものであ
る。
【００７６】また、第２の発明を用いて、例えば、制御
信号ＣＯＮＴを、先の遷移期間中、ロウレベルにし、電
源回路に流れる電流を遮断し、電源回路へ供給する電源
電圧が安定した後、制御信号ＣＯＮＴをハイレベルにす
ることで、初期の電源立ち上がり時に於ける不要な消費
電流を無くすことができる（図７参照）。
信号ＣＯＮＴを、先の遷移期間中、ロウレベルにし、電
源回路に流れる電流を遮断し、電源回路へ供給する電源
電圧が安定した後、制御信号ＣＯＮＴをハイレベルにす
ることで、初期の電源立ち上がり時に於ける不要な消費
電流を無くすことができる（図７参照）。
【００７７】本発明の電源回路により、瞬間的ではある
が大電流である貫通電流をなくすことは、昇圧された電
源電圧の立ち上がりを迅速にし安定した電圧レベルに速
やかに達することができることから、電源投入後の速や
かな表示を実現できることになるものである。
が大電流である貫通電流をなくすことは、昇圧された電
源電圧の立ち上がりを迅速にし安定した電圧レベルに速
やかに達することができることから、電源投入後の速や
かな表示を実現できることになるものである。
【００７８】また、本発明による回路増加はほとんどな
く、ＬＳＩチップサイズの増加やこれに伴うコストアッ
プはないと共に、本電源回路を、例えば、液晶表示装置
に於けるドライバ回路ＩＣや制御回路ＩＣ等に内蔵させ
１チップ化することに対しても何ら問題はないものであ
る。
く、ＬＳＩチップサイズの増加やこれに伴うコストアッ
プはないと共に、本電源回路を、例えば、液晶表示装置
に於けるドライバ回路ＩＣや制御回路ＩＣ等に内蔵させ
１チップ化することに対しても何ら問題はないものであ
る。
【００７９】以上のように、本発明の効果は極めて大な
るものである。
るものである。
【図１】本発明の第１の実施形態の液晶駆動用電源装置
の要部構成を示す構成図である。
の要部構成を示す構成図である。
【図２】図１の回路をトランジスタレベルで示した回路
構成図である。
構成図である。
【図３】本発明の第２の実施形態の液晶駆動用電源装置
の要部構成を示す構成図である。
の要部構成を示す構成図である。
【図４】図３の回路をトランジスタレベルで示した回路
構成図である。
構成図である。
【図５】本発明の第３の実施形態の液晶駆動用電源装置
の要部構成を示す構成図である。
の要部構成を示す構成図である。
【図６】図５の回路をトランジスタレベルで示した回路
構成図である。
構成図である。
【図７】本発明の効果の説明に供する電圧・信号波形図
である。
である。
【図８】一般的な液晶表示装置のブロック構成図であ
る。
る。
【図９】抵抗分割により基準電源を出力する従来の電源
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図１０】抵抗分割した後、オペアンプ回路を介して基
準電源を出力する従来の電源回路の一例を示す回路図で
ある。
準電源を出力する従来の電源回路の一例を示す回路図で
ある。
【図１１】一般的なオペアンプ回路の構成をを示す回路
図である。
図である。
【図１２】特開昭５５−１４６４８７号公報に開示され
る電源回路を示す回路図である。
る電源回路を示す回路図である。
【図１３】基準電源Ｖ４の電源回路部分を示す回路図で
ある。
ある。
１、２ オペアンプ回
路 ３ 貫通電流防止
用トランジスタ ４ 基準電圧発生
回路 ５ 出力バッファ Ｑ１００ ＰチャネルＭ
ＯＳトランジスタ Ｑ２００、Ｑ３００ ＮチャネルＭ
ＯＳトランジスタ ２０ 差動増幅回路 ３０ 出力バッファ
（ソースホロア回路） Ｔｐ１００、Ｔｐ１０１、Ｔｐ１０２ ＰチャネルＭ
ＯＳトランジスタ Ｔｎ１００、Ｔｎ１０１ ＮチャネルＭ
ＯＳトランジスタ １１、１２ オペアンプ回
路 １３ 貫通電流防止
用トランジスタ １４ 基準電圧発生
回路 １５ 出力バッファ Ｑ４００、Ｑ６００ ＰチャネルＭ
ＯＳトランジスタ Ｑ５００ ＮチャネルＭ
ＯＳトランジスタ
路 ３ 貫通電流防止
用トランジスタ ４ 基準電圧発生
回路 ５ 出力バッファ Ｑ１００ ＰチャネルＭ
ＯＳトランジスタ Ｑ２００、Ｑ３００ ＮチャネルＭ
ＯＳトランジスタ ２０ 差動増幅回路 ３０ 出力バッファ
（ソースホロア回路） Ｔｐ１００、Ｔｐ１０１、Ｔｐ１０２ ＰチャネルＭ
ＯＳトランジスタ Ｔｎ１００、Ｔｎ１０１ ＮチャネルＭ
ＯＳトランジスタ １１、１２ オペアンプ回
路 １３ 貫通電流防止
用トランジスタ １４ 基準電圧発生
回路 １５ 出力バッファ Ｑ４００、Ｑ６００ ＰチャネルＭ
ＯＳトランジスタ Ｑ５００ ＮチャネルＭ
ＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/36
G02F 1/133 520
G05F 1/618 310
G09G 3/20 612
Claims (2)
- 【請求項１】 電源ノードに印加される電源電圧と接地
ノードに印加される接地電圧との間の中間電圧を発生さ
せる構成の電源装置であって、 上記電源ノードと上記接地ノードとの間に接続された基
準電圧発生用の複数の抵抗により、上記中間電圧の変動
許容範囲の上限値および下限値となる上限基準電圧およ
び下限基準電圧を発生させる基準電圧発生手段と、 上記中間電圧と、上記上限基準電圧および下限基準電圧
とを比較し、比較結果を出力する電圧比較手段と、 上記電源ノードおよび接地ノードと上記中間電圧出力ノ
ードとの間に、それぞれ接続され、上記電圧比較手段の
出力によって導通制御されて、上記中間電圧の上記上限
または下限基準電圧を超える変動を防止する一対のスイ
ッチング手段とを有して成る電源装置において、 上記一対のスイッチング手段の一方のスイッチング手段
がオンしているときには、上記一方のスイッチング手段
のオン状態を検知して他方のスイッチング手段を常にオ
フするように上記一対のスイッチング手段の導通を強制
的に制御することにより、上記一対のスイッチング手段
を介して、上記電源ノードと接地ノードとの間に貫通電
流が流れることを防止するための貫通電流抑制手段を設
けて成り、 上記電圧比較手段は、差動増幅回路とソースホロワ回路
とで構成され、上記一対のスイッチング手段は、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとの直列回路で構成され、 上記各々の回路部の電流経路に、それぞれＭＯＳトラン
ジスタから成るスイッチング手段が設けられ、該各スイ
ッチング手段は、外部から供給される制御信号により導
通・遮断が制御され ることを特徴とする、電源装置。 - 【請求項２】 液晶パネルと、該液晶パネルに駆動信号
を出力する液晶表示駆動装置と、 該液晶表示駆動装置に駆動用電源電圧を供給する電源装
置とを含んで構成される液晶表示装置において、上記電
源装置として、請求項１に記載の電源装置を用いて成る
ことを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21325499A JP3482159B2 (ja) | 1999-07-28 | 1999-07-28 | 電源装置、及びこれを用いた液晶表示装置 |
| TW089106093A TW558704B (en) | 1999-07-28 | 2000-03-31 | Power supply circuit arranged to generate intermediate voltage and liquid crystal display device including power supply circuit |
| US09/542,885 US6297596B1 (en) | 1999-07-28 | 2000-04-04 | Power supply circuit arranged to generate intermediate voltage and liquid crystal display device including power supply circuit |
| KR1020000043652A KR100346096B1 (ko) | 1999-07-28 | 2000-07-28 | 중간전압을 발생시키도록 구성된 전원회로 및 이전원회로를 포함하는 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21325499A JP3482159B2 (ja) | 1999-07-28 | 1999-07-28 | 電源装置、及びこれを用いた液晶表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001042830A JP2001042830A (ja) | 2001-02-16 |
| JP3482159B2 true JP3482159B2 (ja) | 2003-12-22 |
Family
ID=16636064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21325499A Expired - Fee Related JP3482159B2 (ja) | 1999-07-28 | 1999-07-28 | 電源装置、及びこれを用いた液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3482159B2 (ja) |
| KR (1) | KR100346096B1 (ja) |
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| JP2002353792A (ja) | 2001-05-24 | 2002-12-06 | Sanyo Electric Co Ltd | 駆動回路および表示装置 |
| WO2004034369A1 (ja) * | 2002-10-09 | 2004-04-22 | Mitsubishi Denki Kabushiki Kaisha | 定電流回路、駆動回路および画像表示装置 |
| JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2007101576A (ja) | 2005-09-30 | 2007-04-19 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイ装置 |
| KR101413650B1 (ko) * | 2008-01-16 | 2014-07-01 | 삼성전자주식회사 | 오프셋 특성이 저하되지 않으며 적은 동적 전력을 소비하는버퍼 증폭기 및 그 버퍼 증폭기를 구비하는 디스플레이드라이버 |
| KR101482768B1 (ko) * | 2008-07-28 | 2015-01-16 | 삼성디스플레이 주식회사 | 액정 표시 장치의 전원 회로 |
| JP5355756B2 (ja) * | 2011-09-30 | 2013-11-27 | シャープ株式会社 | スイッチング電源装置と、それを用いたインバータ、コンバータ、エアーコンディショナー、ソーラーパワーコントローラ、および自動車 |
| KR102087873B1 (ko) | 2013-05-09 | 2020-05-27 | 에스케이하이닉스 주식회사 | 전압 생성 회로, 반도체 장치, 시스템 및 전압 생성 방법 |
| CN111696462B (zh) * | 2019-03-14 | 2023-07-21 | 奇景光电股份有限公司 | 输出缓冲器及其操作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146487A (en) | 1979-05-02 | 1980-11-14 | Hitachi Ltd | Power circuit for liquid crystal |
| JP3395866B2 (ja) * | 1995-04-12 | 2003-04-14 | シャープ株式会社 | 液晶駆動装置 |
| JPH08314414A (ja) * | 1995-05-12 | 1996-11-29 | Sony Corp | プラズマアドレス表示装置 |
| US6046577A (en) * | 1997-01-02 | 2000-04-04 | Texas Instruments Incorporated | Low-dropout voltage regulator incorporating a current efficient transient response boost circuit |
| US5959439A (en) * | 1997-05-23 | 1999-09-28 | The Board Of Trustees Of The University Of Illinois | Monolithic DC to DC converter |
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1999
- 1999-07-28 JP JP21325499A patent/JP3482159B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-31 TW TW089106093A patent/TW558704B/zh not_active IP Right Cessation
- 2000-04-04 US US09/542,885 patent/US6297596B1/en not_active Expired - Lifetime
- 2000-07-28 KR KR1020000043652A patent/KR100346096B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW558704B (en) | 2003-10-21 |
| KR100346096B1 (ko) | 2002-07-24 |
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