JP2007101576A - プラズマディスプレイ装置 - Google Patents

Abstract

【課題】高精細画像表示に対応可能なプラズマディスプレイ装置を提供することを課題とする。
【解決手段】第１及び第２の基板と、第１の基板上に設けられる複数のＸ電極と、第１の基板上で複数のＸ電極に並行するように設けられ、複数のＸ電極との間でサステイン放電を発生させる複数のＹ電極と、第２の基板上にＸ電極及びＹ電極と交差するように設けられ、Ｙ電極との間でアドレス放電を発生させる複数のアドレス電極と、複数のＹ電極に順次アドレス放電のためのスキャンパルスを印加するスキャン回路とを有し、スキャン回路は、第１及び第２のスキャンＩＣ（４０２ａ，４０２ｂ）で構成され、第１及び第２のスキャンＩＣは、それぞれ回路基板（４０１）の両面に実装されるプラズマディスプレイ装置が提供される。
【選択図】図４

Description

本発明は、プラズマディスプレイ装置に関する。

プラズマディスプレイ装置は、表示する画素を選択するためのスキャンパルスを生成するスキャンＩＣ（集積回路：Integrated Circuit）を有する。プラズマディスプレイ装置の高精細化が進み、ＨＤＴＶ（高精細テレビ）の開発が行われている。ＨＤＴＶでは、スキャンパルスを供給する電極数が増加する。それに伴い、スキャンＩＣがスキャンパルスを出力する端子数も増加する。

本発明の目的は、高精細画像表示に対応可能なプラズマディスプレイ装置を提供することである。

本発明のプラズマディスプレイ装置は、第１及び第２の基板と、前記第１の基板上に設けられる複数のＸ電極と、前記第１の基板上で前記複数のＸ電極に並行するように設けられ、前記複数のＸ電極との間でサステイン放電を発生させる複数のＹ電極と、前記第２の基板上に前記Ｘ電極及び前記Ｙ電極と交差するように設けられ、前記Ｙ電極との間でアドレス放電を発生させる複数のアドレス電極と、前記複数のＸ電極に前記サステイン放電のための電圧を印加するＸ電極駆動回路と、前記複数のＹ電極に前記サステイン放電のための電圧を印加するＹ電極駆動回路と、前記複数のアドレス電極に前記アドレス放電のための電圧を印加するアドレス電極駆動回路と、前記複数のＹ電極に順次前記アドレス放電のためのスキャンパルスを印加するスキャン回路とを有し、前記スキャン回路は、第１及び第２のスキャンＩＣ（Integrated Circuit）で構成され、前記第１及び第２のスキャンＩＣは、それぞれ回路基板（リジット基板等を用いて形成）の両面に実装されることを特徴とする。

第１及び第２のスキャンＩＣを回路基板の両面に実装することにより、スキャンパルスの出力端子数を増加させることができる。これにより、多数のＹ電極を有する高精細プラズマディスプレイ装置を実現することができる。

（第１の実施形態）
図１は、本発明の第１の実施形態によるプラズマディスプレイ装置の構成例を示す図である。信号処理回路２１は、入力端子ＩＮから入力された信号を処理し、駆動制御回路７に出力する。駆動制御回路７は、Ｘ電極駆動回路４、Ｙ電極駆動回路５、スキャン回路８及びアドレス電極駆動回路６を制御する。Ｘ電極駆動回路４は、複数のＸ電極Ｘ１，Ｘ２，・・・に所定の電圧を供給する。以下、Ｘ電極Ｘ１，Ｘ２，・・・の各々を又はそれらの総称を、Ｘ電極Ｘｉといい、ｉは添え字を意味する。Ｙ電極駆動回路５は、スキャン回路８を介して、複数のＹ電極Ｙ１，Ｙ２，・・・に所定の電圧を供給する。以下、Ｙ電極Ｙ１，Ｙ２，・・・の各々を又はそれらの総称を、Ｙ電極Ｙｉといい、ｉは添え字を意味する。アドレス電極駆動回路６は、複数のアドレス電極Ａ１，Ａ２，・・・に所定の電圧を供給する。以下、アドレス電極Ａ１，Ａ２，・・・の各々を又はそれらの総称を、アドレス電極Ａｊといい、ｊは添え字を意味する。

プラズマディスプレイパネル３では、Ｘ電極Ｘｉ及びＹ電極Ｙｉが水平方向に並行して延びる行を形成し、アドレス電極ＡｊがＸ電極Ｘｉ及びＹ電極Ｙｉに交差するように垂直方向に延びる列を形成する。Ｙ電極Ｙｉ及びＸ電極Ｘｉは、垂直方向に交互に配置される。Ｙ電極Ｙｉ及びアドレス電極Ａｊは、ｉ行ｊ列の２次元行列を形成する。表示セルＣｉｊは、Ｙ電極Ｙｉ及びアドレス電極Ａｊの交点並びにそれに対応して隣接するＸ電極Ｘｉにより形成される。この表示セルＣｉｊが画素に対応し、プラズマディスプレイパネル３は２次元画像を表示することができる。フルスペックＨＤＴＶでは、１９２０（水平方向）×１０８０（垂直方向）画素を有する。

図２は、本実施形態によるプラズマディスプレイパネル３の構造例を示す分解斜視図である。バス電極１１は、透明電極１２上に形成される。電極１１及び１２の組みは、図１のＸ電極Ｘｉ又はＹ電極Ｙｉに対応する。Ｘ電極Ｘｉ及びＹ電極Ｙｉは、前面ガラス基板１上に交互に形成されている。その上には、放電空間に対し絶縁するための誘電体層１３が覆うように被着されている。さらにその上には、ＭｇＯ（酸化マグネシウム）保護層１４が被着されている。一方、アドレス電極１５は、図１のアドレス電極Ａｊに対応し、前面ガラス基板１と対向して配置された背面ガラス基板２上に形成される。その上には、誘電体層１６が被着される。更にその上には、赤色蛍光体層１８、緑色蛍光体層１９及び青色蛍光体層２０が被着されている。隔壁（リブ）９の内面には、赤、青、緑色の蛍光体層１８〜２０がストライプ状に各色毎に配列、塗付されている。Ｘ電極Ｘｉ及びＹ電極Ｙｉの間の放電によって蛍光体層１８〜２０を励起して各色が発光する。前面ガラス基板１及び背面ガラス基板２との間の放電空間には、Ｎｅ＋Ｘｅペニングガス等の放電ガスが封入されている。

図１６は、本実施形態による画像の１フレームｆｋの構成例を示す図である。画像は、複数のフレームｆｋ−１，ｆｋ，ｆｋ＋１等で構成される。１フレームｆｋは、例えば、第１のサブフレームｓｆ１、第２のサブフレームｓｆ２、・・・、第８のサブフレームｓｆ８により形成される。サブフレームｓｆ１，ｓｆ２等の各々を又はそれらの総称を、以下、サブフレームｓｆという。各サブフレームｓｆは、階調ビット数に相当する重みを有する。

各サブフレームｓｆは、リセット期間ＴＲ、アドレス期間ＴＡ及びサステイン（維持）放電期間ＴＳにより構成される。リセット期間ＴＲでは、表示セルＣｉｊの初期化を行う。Ｙ電極Ｙｉには、正の鈍波（正の傾斜を持つ波形）Ｐｒ１及び負の鈍波（負の傾斜を持つ波形）Ｐｒ２が印加される。

アドレス期間ＴＡでは、アドレス電極Ａｊ及びＹ電極Ｙｉ間のアドレス放電により各表示セルＣｉｊの発光又は非発光を選択することができる。具体的には、Ｙ電極Ｙ１，Ｙ２，Ｙ３，Ｙ４，・・・等に順次スキャンパルスＰｙを印加し、そのスキャンパルスＰｙに対応してアドレス電極ＡｊにアドレスパルスＰａを印加することにより、所望の表示セルＣｉｊの発光又は非発光を選択することができる。

サステイン期間ＴＳでは、選択された表示セルＣｉｊのＸ電極Ｘｉ及びＹ電極Ｙｉ間でサステイン放電を行い、発光を行う。各サブフレームｓｆでは、Ｘ電極Ｘｉ及びＹ電極Ｙｉ間のサステイン放電パルスＰｓによる発光回数（サステイン期間ＴＳの長さ）が異なる。これにより、階調値を決めることができる。サステイン放電パルスＰｓは、０Ｖ及び電圧Ｖｓのパルスである。

図１のスキャン回路８は、アドレス期間ＴＡにおいて複数のＹ電極Ｙｉに順次アドレス放電のためのスキャンパルスＰｙを印加する。アドレス電極駆動回路６は、アドレス期間ＴＡにおいて複数のアドレス電極Ａｊにアドレス放電のためのアドレスパルスＰａを印加する。Ｘ電極駆動回路４は、サステイン期間ＴＳにおいて複数のＸ電極Ｘｉにサステイン放電のためのサステイン放電パルスＰｓを印加する。Ｙ電極駆動回路５は、リセット期間ＴＲにおいて複数のＹ電極Ｙｉにリセット電圧Ｐｒ１，Ｐｒ２を印加し、サステイン期間ＴＳにおいて複数のＹ電極Ｙｉにサステイン放電のためのサステイン放電パルスＰｓを印加する。

図３（Ａ）は片面実装構造のリジット（硬質）基板３０１及びスキャンＩＣ３０２の構成例を示す側面図であり、図３（Ｂ）はその平面図である。リジット基板（回路基板）３０１の片面上には、スキャンＩＣ３０２が実装されている。スキャンＩＣ３０２は、図１のスキャン回路８に対応する。スキャンＩＣ３０２は、複数のスキャンパルスを出力するための複数の出力端子３０３を有する。各出力線３０４は、隣接する２個の出力端子３０３に接続される。複数の出力線３０４は、それぞれ図１の複数のＹ電極Ｙｉに接続される。

５５インチ等の大型ディスプレイパネル３を駆動する際に、スキャンＩＣ３０２の駆動能力上の問題から、１個のＹ電極Ｙｉに対して、スキャンＩＣ３０２の２個の出力端子３０３で駆動する必要がある。その２個の出力端子３０３は、同じスキャンパルスを出力する。スキャンＩＣ３０２は、リジット基板３０１の片面で実装されている。しかし、プラズマディスプレイ装置の高精細化が進むと、Ｙ電極Ｙｉの数が増えるため、スキャンＩＣ３０２の出力端子数を増加させる必要がある。そこで、本実施形態は、スキャンＩＣをリジット基板の両面に実装する。

図４（Ａ）は本実施形態による両面実装構造のリジット基板４０１及びスキャンＩＣ４０２ａ，４０２ｂの構成例を示す側面図であり、図４（Ｂ）はその平面図である。リジット基板４０１の両面上には、それぞれスキャンＩＣ４０２ａ及び４０２ｂが実装されている。第１のスキャンＩＣ４０２ａはリジット基板４０１の表面上に実装され、第２のスキャンＩＣ４０２ｂはリジット基板４０１の裏面上に実装される。スキャンＩＣ４０２ａ及び４０２ｂは、図１のスキャン回路８に対応する。スキャンＩＣ４０２ａは、複数のスキャンパルスを出力するための複数の出力端子４０３ａを有する。スキャンＩＣ４０２ｂは、複数のスキャンパルスを出力するための複数の出力端子４０３ｂを有する。対応する１個の出力端子４０３ａ及び１個の出力端子４０３ｂは、１組みとなり、ショート接続される。各出力線４０４は、リジット基板４０１を介して、スキャンＩＣ４０２ａの１個の出力端子４０３ａ及びスキャンＩＣ４０２ｂの１個の出力端子４０３ｂに接続される。接続する２個の出力端子４０３ａ及び４０３ｂは、同じスキャンパルスを出力する。これにより、スキャンＩＣ４０２ａ及び４０２ｂは、上記のように、Ｙ電極Ｙｉの駆動能力を大きくすることができる。複数の出力線４０４は、それぞれ図１の複数のＹ電極Ｙｉに接続される。

２個のスキャンＩＣ４０２ａ及び４０２ｂを用いることにより、スキャンパルスの出力端子４０３ａ，４０３ｂを増加させることができる。これにより、多数のＹ電極Ｙｉを有する高精細プラズマディスプレイ装置を実現することができる。ＨＤＴＶは、１９２０（水平方向）×１０８０（垂直方向）画素を有する。また、２個のスキャンＩＣ４０２ａ及び４０２ｂをリジット基板４０１の両面に実装することにより、図３（Ａ）及び（Ｂ）のリジット基板３０１と同じ大きさのリジット基板４０１を使用することができ、リジット基板４０１の面積の増大を防止することができる。

図５は、スキャンＩＣ４０２ａ及び４０２ｂの構成例を示す回路図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。スキャンＩＣ４０２ａは、Ｎチャネルトランジスタ５０１ａ，５０２ａ及び出力端子４０３ａを有する。スキャンＩＣ４０２ｂは、Ｎチャネルトランジスタ５０１ｂ，５０２ｂ及び出力端子４０３ｂを有する。

トランジスタ５０１ａは、ドレインがハイレベルに接続され、ソースが出力端子４０３ａに接続される。トランジスタ５０２ａは、ドレインが出力端子４０３ａに接続され、ソースがローレベルに接続される。トランジスタ５０１ｂは、ドレインがハイレベルに接続され、ソースが出力端子４０３ｂに接続される。トランジスタ５０２ｂは、ドレインが出力端子４０３ｂに接続され、ソースがローレベルに接続される。出力線４０４は、出力端子４０３ａ及び４０３ｂに接続される。

図６は、スキャンＩＣ４０２ａの出力端子４０３ａの電圧Ｖ１及びスキャンＩＣ４０２ｂの出力端子４０３ｂの電圧Ｖ２の波形例を示す図である。電圧Ｖ１及びＶ２は、負のスキャンパルスを有する。電圧Ｖ１及びＶ２のスキャンパルスのタイミングは理論的には同じになるはずである。しかし、スキャンＩＣ４０２ａ及び４０２ｂ間のばらつき、及び／又はスキャンＩＣ４０２ａ及び４０２ｂの温度の違いによるスキャンパルスの伝播遅延時間の違いが生じる。その理由により、電圧Ｖ１及びＶ２のスキャンパルスのタイミングにずれが生じることがある。なお、図３（Ａ）及び（Ｂ）の１個のスキャンＩＣ３０２を使用する場合には、スキャンパルスのタイミングのずれが生じ難い。

電圧Ｖ２のスキャンパルスが電圧Ｖ１のスキャンパルスよりも遅れる場合を例に説明する。時刻ｔ１の前では、トランジスタ５０１ａがオンし、トランジスタ５０２ａがオフするので、電圧Ｖ１はハイレベルになる。そして、トランジスタ５０１ｂがオンし、トランジスタ５０２ｂがオフするので、電圧Ｖ２はハイレベルになる。次に、時刻ｔ１では、トランジスタ５０１ａがオフし、トランジスタ５０２ａがオンするので、電圧Ｖ１はローレベルになる。次に、時刻ｔ２では、トランジスタ５０１ｂがオフし、トランジスタ５０２ｂがオンするので、電圧Ｖ２はローレベルになる。次に、時刻ｔ３では、トランジスタ５０２ａがオフし、トランジスタ５０１ａがオンするので、電圧Ｖ１はハイレベルになる。次に、時刻ｔ４では、５０２ｂがオフし、トランジスタ５０１ｂがオンするので、電圧Ｖ２はハイレベルになる。

貫通期間Ｔ１は、時刻ｔ１〜ｔ２の期間である。貫通期間Ｔ１では、電圧Ｖ１がローレベルであり、電圧Ｖ２がハイレベルであるので、大きな貫通電流Ｉ１がトランジスタ５０１ｂ及び５０２ａを流れてしまう。また、貫通期間Ｔ２は、時刻ｔ３〜ｔ４の期間である。貫通期間Ｔ２では、電圧Ｖ１がハイレベルであり、電圧Ｖ２がローレベルであるので、大きな貫通電流Ｉ２がトランジスタ５０１ａ及び５０２ｂを流れてしまう。貫通電流が流れると、トランジスタが破壊されたり、無駄の電力を消費してしまう問題がある。本実施形態は、スキャンＩＣ４０２ａの出力端子４０３ａ及びスキャンＩＣ４０２ｂの出力端子４０３ｂ間に流れる貫通電流を防止するための貫通電流防止回路を有する。

図７は、本実施形態による貫通電流防止回路７１１ａ，７１１ｂ，７１２ａ，７１２ｂを有するスキャンＩＣ４０２ａ及び４０２ｂの構成例を示す回路図である。トランジスタ５０１ａ，５０２ａ，５０１ｂ，５０２ｂ、出力端子４０３ａ，４０３ｂ及び出力線４０４は、図５の説明と同じである。

まず、スキャンＩＣ４０２ａ内の貫通電流防止回路７１１ａを説明する。差分検出器７０１ａは、非反転入力端子がトランジスタ５０１ａのドレインに接続され、反転入力端子がトランジスタ５０１ａのソースに接続され、トランジスタ５０１ａのソース及びドレイン間の電圧を出力する。トランジスタ５０１ａのソース及びドレイン間の電圧は、そのソース及びドレイン間に貫通電流Ｉ２が流れると高くなり、貫通電流Ｉ２が流れないときには低い。コンパレータ７０２ａは、差分検出器７０１ａの出力電圧が所定電圧Ｖｔｈ以上であるときにハイレベルを出力し、所定電圧Ｖｔｈ未満であるときにローレベルを出力する。所定電圧Ｖｔｈは、例えば、トランジスタの閾値電圧である。Ｎチャネルトランジスタ７０３ａは、ゲートがコンパレータ７０２ａの出力端子に接続され、ソースがトランジスタ５０１ａのソースに接続され、ドレインがトランジスタ５０１ａのゲートに接続される。

期間Ｔ２において貫通電流Ｉ２が流れると、トランジスタ５０１ａのソース及びドレイン間の電圧が所定電圧Ｖｔｈ以上になり、コンパレータ７０２ａがハイレベルを出力する。すると、トランジスタ７０３ａはオンし、トランジスタ５０１ａはオフする。その結果、トランジスタ５０１ａ及び５０２ａがオフすることにより、スキャンＩＣ４０２ａの出力端子４０３ａがハイインピーダンス状態（オープン状態）になり、貫通電流Ｉ２が流れなくなる。

逆に、時刻ｔ４以降では、貫通電流Ｉ２が流れていないので、トランジスタ５０１ａのソース及びドレイン間の電圧が所定電圧Ｖｔｈ未満になり、コンパレータ７０２ａがローレベルを出力する。すると、トランジスタ７０３ａはオフし、トランジスタ５０１ａはオンを維持する。すなわち、貫通電流防止回路の機能がオフしていることを意味する。

次に、スキャンＩＣ４０２ｂ内の貫通電流防止回路７１２ｂを説明する。差分検出器７０１ｂは、非反転入力端子がトランジスタ５０２ｂのドレインに接続され、反転入力端子がトランジスタ５０２ｂのソースに接続され、トランジスタ５０２ｂのソース及びドレイン間の電圧を出力する。トランジスタ５０２ｂのソース及びドレイン間の電圧は、そのソース及びドレイン間に貫通電流Ｉ２が流れると高くなり、貫通電流Ｉ２が流れないときには低い。コンパレータ７０２ｂは、差分検出器７０１ｂの出力電圧が所定電圧Ｖｔｈ以上であるときにハイレベルを出力し、所定電圧Ｖｔｈ未満であるときにローレベルを出力する。所定電圧Ｖｔｈは、例えば、トランジスタの閾値電圧である。Ｎチャネルトランジスタ７０３ｂは、ゲートがコンパレータ７０２ｂの出力端子に接続され、ソースがトランジスタ５０２ｂのソースに接続され、ドレインがトランジスタ５０２ｂのゲートに接続される。

期間Ｔ２において貫通電流Ｉ２が流れると、トランジスタ５０２ｂのソース及びドレイン間の電圧が所定電圧Ｖｔｈ以上になり、コンパレータ７０２ｂがハイレベルを出力する。すると、トランジスタ７０３ｂはオンし、トランジスタ５０２ｂはオフする。その結果、トランジスタ５０１ｂ及び５０２ｂがオフすることにより、スキャンＩＣ４０２ｂの出力端子４０３ｂがハイインピーダンス状態（オープン状態）になり、貫通電流Ｉ２が流れなくなる。

逆に、時刻ｔ４以降では、貫通電流Ｉ２が流れていないので、トランジスタ５０２ｂのソース及びドレイン間の電圧が所定電圧Ｖｔｈ未満になり、コンパレータ７０２ｂがローレベルを出力する。すると、トランジスタ７０３ｂはオフし、トランジスタ５０２ｂはオンを維持する。すなわち、貫通電流防止回路の機能がオフしていることを意味する。

上記の貫通防止回路７１１ａ及び貫通防止回路７１２ｂは、必ずしも両方設ける必要はなく、いずれか片方のみを設けても、貫通電流Ｉ２を防止することができる。

また、貫通電流防止回路７１２ａは、スキャンＩＣ４０２ａ内に設けられ、トランジスタ５０２ａに接続される。貫通電流防止回路７１２ａは、貫通電流防止回路７１１ｂと同様の構成を有し、貫通電流Ｉ１を防止することができる。

また、貫通電流防止回路７１１ｂは、スキャンＩＣ４０２ｂ内に設けられ、トランジスタ５０１ｂに接続される。貫通電流防止回路７１１ｂは、貫通電流防止回路７１１ａと同様の構成を有し、貫通電流Ｉ１を防止することができる。

上記の貫通防止回路７１２ａ及び貫通防止回路７１１ｂは、必ずしも両方設ける必要はなく、いずれか片方のみを設けても、貫通電流Ｉ１を防止することができる。

図８は、スキャンＩＣ４０２ａ及び４０２ｂのピン（端子）配置を示す平面図である。スキャンＩＣ４０２ａ及び４０２ｂのピン配置は、相互に線対称になっている。これにより、図４（Ｂ）のように、スキャンＩＣ４０２ａ及び４０２ｂを、リジット基板４０１を介して、接続する場合には、相互にピン配置が同じになるので、接続が容易になる。

図１５は、図８のスキャンＩＣ４０２ａ及び４０２ｂの構成例を示す断面図である。スキャンＩＣ４０２ａは、半導体チップ１５０１ａがボンディングワイヤ１５０２ａによりピン（端子）１５０３ａに接続される。スキャンＩＣ４０２ｂは、半導体チップ１５０１ｂがボンディングワイヤ１５０２ｂによりピン（端子）１５０３ｂに接続される。半導体チップ１５０１ａ及び１５０１ｂは、同一の構成を有し、相互に表と裏が逆になってピン（端子）１５０３ａ及び１５０３ｂに接続される。これにより、図８に示すように、スキャンＩＣ４０２ａ及び４０３ｂは、ピン配置が相互に線対称になる。

図９は、リジット基板４０１の構成例を示す断面図である。リジット基板４０１は、８層Ｌ１〜Ｌ８を有する。第１層Ｌ１は、部品層である。第２層Ｌ２は、シールド層である。第３層Ｌ３は、グランド面（層）である。第４層Ｌ４は、電源層である。第５層Ｌ５は、電源層である。第６層Ｌ６は、グランド面（層）である。第７層Ｌ７は、シールド層である。第８層Ｌ８は、半田面である。第１層Ｌ１はリジット基板４０１の表面であり、第８層Ｌ８はリジット基板４０１の裏面である。第２層Ｌ２は、表面Ｌ１の内側の第１番目の層である。第３層Ｌ３は、表面Ｌ１の内側の第２番目の層である。第４層Ｌ４は、表面Ｌ１の内側の第３番目の層である。第７層Ｌ７は、裏面Ｌ８の内側の第１番目の層である。第６層Ｌ６は、裏面Ｌ８の内側の第２番目の層である。第５層Ｌ５は、裏面Ｌ８の内側の第３番目の層である。スキャンＩＣ４０２ａは第１層Ｌ１上に実装され、スキャンＩＣ４０２ｂは第８層Ｌ８上に実装される。スキャンＩＣ４０２ａの出力端子４０３ａ及びスキャンＩＣ４０２ｂの出力端子４０３ｂは、リジット基板４０１のビアホール部９０１を介して、相互にショートされ、出力線４０４に接続される。

以上のように、本実施形態によれば、スキャンＩＣ４０２ａ及び４０２ｂをリジット基板４０１の両面に実装することにより、スキャンパルスの出力端子４０３ａ，４０３ｂの数を増加させることができる。これにより、多数のＹ電極Ｙｉを有する高精細プラズマディスプレイ装置を実現することができる。

（第２の実施形態）
図１０は本発明の第２の実施形態によるリジット基板４０１の構成例を示す断面図であり、図１１はリジット基板４０１の第１層Ｌ１〜第４層Ｌ４の平面図であり、図１２はリジット基板４０１の第５層Ｌ５〜第８層Ｌ８の平面図である。第１の実施形態では、図８に示したように、スキャンＩＣ４０２ａ及び４０２ｂのピン配置が線対称である場合を説明した。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態では、スキャンＩＣ４０２ａ及び４０２ｂが同一構成を有する場合のリジット基板４０１の構成例を示す。すなわち、スキャンＩＣ４０２ａ及び４０２ｂのピン配置が同一である。すなわち、スキャンＩＣ４０２ａ及び４０２ｂをリジット基板４０１の両面に実装すると、スキャンＩＣ４０２ａ及び４０２ｂのピン配置が逆になる。したがって、スキャンＩＣ４０２ａ及び４０２ｂのそれぞれ対応する出力端子４０３ａ及び４０３ｂを、リジット基板４０１を介して接続するには、接続の切り返し部１００１が必要になる。切り返し部１００１は、第３層（グランド層）Ｌ３及び第６層（グランド層）Ｌ６に設けられる。その切り返し部１００１をシールドするため、その切り返し部１００１に対応する第４層（電源層）Ｌ４及び第５層（電源層）Ｌ５の部分にシールド１００２を設ける。シールド１００２は、グランドである。これにより、切り返し部１００１に対応する部分の他のすべての層Ｌ２，Ｌ４，Ｌ５，Ｌ７は、すべてグランドでシールドされていることになり、ノイズを防止することができる。

（第３の実施形態）
図１３は本発明の第３の実施形態によるリジット基板４０１の第１層Ｌ１〜第４層Ｌ４の平面図であり、図１４はリジット基板４０１の第５層Ｌ５〜第８層Ｌ８の平面図である。本実施形態が第２の実施形態と異なる点を説明する。切り返し部１００１は、第２層（シールド層）Ｌ２及び第７層（シールド層）Ｌ７に設けられる。その切り返し部１００１をシールドするため、その切り返し部１００１に対応する第４層（電源層）Ｌ４及び第５層（電源層）Ｌ５の部分にシールド１００２を設ける。シールド１００２は、グランドである。これにより、切り返し部１００１に対応する部分の他のすべての層Ｌ３，Ｌ４，Ｌ５，Ｌ６は、すべてグランドでシールドされていることになり、ノイズを防止することができる。

以上のように、第１〜第３の実施形態によれば、スキャンＩＣ４０２ａ及び４０２ｂをリジット基板４０１の両面に実装し、スキャンＩＣ４０２ａ及び４０２ｂの出力端子４０３ａ及び４０３ｂをショート接続し、スキャンＩＣ４０２ａ及び４０２ｂ間での貫通電流を防止するための貫通電流防止回路を有する。貫通電流防止回路は、スキャンＩＣ４０２ａ及び４０２ｂ間の貫通電流を検出し、スキャンＩＣ４０２ａ又は４０２ｂの出力トランジスタをオフにすることにより、貫通電流を防止することができる。貫通電流の検出方法は、例えば、スキャンＩＣ４０２ａ又は４０２ｂの出力トランジスタのソース及びドレイン間電圧の検出や貫通電流の検出等により行う。

これにより、スキャンＩＣ４０２ａ及び４０２ｂをリジット基板４０１の両面に実装し、出力端子４０３ａ及び４０３ｂをショートしても、スキャンＩＣ４０２ａ及び４０２ｂ間の貫通電流を防止することができる。また、出力端子４０３ａ及び４０３ｂをショートすることにより、インチサイズの異なるプラズマディスプレイ装置においてリジット基板４０１の両面実装（図４（Ａ）及び（Ｂ））又は片面実装（図３（Ａ）及び（Ｂ））を選択することにより、プラズマディスプレイ装置の大小に対応でき、リジット基板４０１を共通化することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
第１及び第２の基板と、
前記第１の基板上に設けられる複数のＸ電極と、
前記第１の基板上で前記複数のＸ電極に並行するように設けられ、前記複数のＸ電極との間でサステイン放電を発生させる複数のＹ電極と、
前記第２の基板上に前記Ｘ電極及び前記Ｙ電極と交差するように設けられ、前記Ｙ電極との間でアドレス放電を発生させる複数のアドレス電極と、
前記複数のＸ電極に前記サステイン放電のための電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に前記サステイン放電のための電圧を印加するＹ電極駆動回路と、
前記複数のアドレス電極に前記アドレス放電のための電圧を印加するアドレス電極駆動回路と、
前記複数のＹ電極に順次前記アドレス放電のためのスキャンパルスを印加するスキャン回路とを有し、
前記スキャン回路は、第１及び第２のスキャンＩＣ（Integrated Circuit）で構成され、前記第１及び第２のスキャンＩＣは、それぞれ回路基板の両面に実装されることを特徴とするプラズマディスプレイ装置。
（付記２）
前記第１及び第２のスキャンＩＣの出力端子がショートされていることを特徴とする付記１記載のプラズマディスプレイ装置。
（付記３）
さらに、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れることを防止するための貫通電流防止回路を有することを特徴とする付記２記載のプラズマディスプレイ装置。
（付記４）
前記貫通電流防止回路は、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れると、前記第１のスキャンＩＣの出力端子をハイインピーダンス状態にすることを特徴とする付記３記載のプラズマディスプレイ装置。
（付記５）
前記貫通電流防止回路は、第１及び第２の貫通電流防止回路を有し、
前記第１の貫通電流防止回路は、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れると、前記第１のスキャンＩＣの出力端子をハイインピーダンス状態にし、
前記第２の貫通電流防止回路は、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れると、前記第２のスキャンＩＣの出力端子をハイインピーダンス状態にすることを特徴とする付記３記載のプラズマディスプレイ装置。
（付記６）
前記第１の貫通電流防止回路は前記第１のスキャンＩＣ内に設けられ、前記第２の貫通電流防止回路は前記第２のスキャンＩＣ内に設けられることを特徴とする付記５記載のプラズマディスプレイ装置。
（付記７）
前記第１及び第２のスキャンＩＣの端子配置が相互に線対称になっていることを特徴とする付記１記載のプラズマディスプレイ装置。
（付記８）
前記回路基板は、表面の内側の第１番目の層及び裏面の内側の第１番目の層がシールド層であることを特徴とする付記２記載のプラズマディスプレイ装置。
（付記９）
前記第１及び第２のスキャンＩＣは同一の構成を有し、
前記回路基板は、表面の内側の第１番目の層及び裏面の内側の第１番目の層において前記第１及び第２のスキャンＩＣの出力端子の切り返し接続を行うことを特徴とする付記２記載のプラズマディスプレイ装置。
（付記１０）
前記第１及び第２のスキャンＩＣは同一の構成を有し、
前記回路基板は、表面の内側の第２番目の層及び裏面の内側の第２番目の層において前記第１及び第２のスキャンＩＣの出力端子の切り返し接続を行い、前記切り返し接続の部分が他のすべての層でシールドされていることを特徴とする付記２記載のプラズマディスプレイ装置。
（付記１１）
前記第１のスキャンＩＣは、ハイレベルを前記出力端子に接続するための第１の電界効果トランジスタと、ローレベルを前記出力端子に接続するための第２の電界効果トランジスタとを有し、
前記貫通電流防止回路は、前記第１及び第２の電界効果トランジスタをオフすることにより、前記第１のスキャンＩＣの出力端子をハイインピーダンス状態にすることを特徴とする付記４記載のプラズマディスプレイ装置。
（付記１２）
前記貫通電流防止回路は、前記第１の電界効果トランジスタのソース及びドレイン間の電圧が所定値以上になると、前記第１の電界効果トランジスタをオフにすることを特徴とする付記１１記載のプラズマディスプレイ装置。
（付記１３）
前記所定値は、電界効果トランジスタの閾値電圧であることを特徴とする付記１２記載のプラズマディスプレイ装置。
（付記１４）
前記貫通電流防止回路は、前記第２の電界効果トランジスタのソース及びドレイン間の電圧が所定値以上になると、前記第２の電界効果トランジスタをオフにすることを特徴とする付記１１記載のプラズマディスプレイ装置。
（付記１５）
前記所定値は、電界効果トランジスタの閾値電圧であることを特徴とする付記１４記載のプラズマディスプレイ装置。
（付記１６）
前記貫通電流防止回路は、前記第１の電界効果トランジスタのソース及びドレイン間の電圧が所定値以上になると、前記第１の電界効果トランジスタをオフにし、前記第２の電界効果トランジスタのソース及びドレイン間の電圧が所定値以上になると、前記第２の電界効果トランジスタをオフにすることを特徴とする付記１１記載のプラズマディスプレイ装置。
（付記１７）
前記所定値は、電界効果トランジスタの閾値電圧であることを特徴とする付記１６記載のプラズマディスプレイ装置。
（付記１８）
前記回路基板は、シールド層、グランド層及び電源層を有することを特徴とする付記２記載のプラズマディスプレイ装置。
（付記１９）
前記回路基板は、順に、第１のシールド層、第１のグランド層、第１の電源層、第２の電源層、第２のグランド層、第２のシールド層を有することを特徴とする付記１８記載のプラズマディスプレイ装置。
（付記２０）
前記第１のスキャンＩＣは、第１の半導体チップがボンディングワイヤにより端子に接続され、前記第２のスキャンＩＣは、第２の半導体チップがボンディングワイヤにより端子に接続され、
前記第１及び第２の半導体チップは、同一の構成を有し、相互に表と裏が逆になって前記端子に接続されることを特徴とする付記７記載のプラズマディスプレイ装置。

本発明の第１の実施形態によるプラズマディスプレイ装置の構成例を示す図である。 第１の実施形態によるプラズマディスプレイパネルの構造例を示す分解斜視図である。 図３（Ａ）は片面実装構造のリジット基板及びスキャンＩＣの構成例を示す側面図であり、図３（Ｂ）はその平面図である。 図４（Ａ）は第１の実施形態による両面実装構造のリジット基板及びスキャンＩＣの構成例を示す側面図であり、図４（Ｂ）はその平面図である。 第１及び第２のスキャンＩＣの構成例を示す回路図である。 第１のスキャンＩＣの出力端子の電圧Ｖ１及び第２のスキャンＩＣの出力端子の電圧Ｖ２の波形例を示す図である。 第１の実施形態による貫通電流防止回路を有する第１及び第２のスキャンＩＣの構成例を示す回路図である。 第１及び第２のスキャンＩＣのピン（端子）配置を示す平面図である。 リジット基板の構成例を示す断面図である。 本発明の第２の実施形態によるリジット基板の構成例を示す断面図である。 第２の実施形態によるリジット基板の第１層〜第４層の平面図である。 第２の実施形態によるリジット基板の第５層〜第８層の平面図である。 本発明の第３の実施形態によるリジット基板の第１層〜第４層の平面図である。 第３の実施形態によるリジット基板の第５層〜第８層の平面図である。 図８の第１及び第２のスキャンＩＣの構成例を示す断面図である。 第１の実施形態による画像の１フレームの構成例を示す図である。

符号の説明

１ 前面ガラス基板
２ 背面ガラス基板
３ プラズマディスプレイパネル
４ Ｘ電極駆動回路
５ Ｙ電極駆動回路
６ アドレス電極駆動回路
７ 駆動制御回路
８ スキャン回路
９ 隔壁（リブ）
１１ バス電極
１２ 透明電極
１３、１６ 誘電体層
１４ 保護層
１５ アドレス電極
１８〜２０ 蛍光体
２１ 信号処理回路
４０１ リジット基板
４０２ａ 第１のスキャンＩＣ
４０２ｂ 第２のスキャンＩＣ
４０３ａ，４０３ｂ 出力端子
４０４ 出力線

Claims (10)

1. 第１及び第２の基板と、
   前記第１の基板上に設けられる複数のＸ電極と、
   前記第１の基板上で前記複数のＸ電極に並行するように設けられ、前記複数のＸ電極との間でサステイン放電を発生させる複数のＹ電極と、
   前記第２の基板上に前記Ｘ電極及び前記Ｙ電極と交差するように設けられ、前記Ｙ電極との間でアドレス放電を発生させる複数のアドレス電極と、
   前記複数のＸ電極に前記サステイン放電のための電圧を印加するＸ電極駆動回路と、
   前記複数のＹ電極に前記サステイン放電のための電圧を印加するＹ電極駆動回路と、
   前記複数のアドレス電極に前記アドレス放電のための電圧を印加するアドレス電極駆動回路と、
   前記複数のＹ電極に順次前記アドレス放電のためのスキャンパルスを印加するスキャン回路とを有し、
   前記スキャン回路は、第１及び第２のスキャンＩＣ（Integrated Circuit）で構成され、前記第１及び第２のスキャンＩＣは、それぞれ回路基板の両面に実装されることを特徴とするプラズマディスプレイ装置。
2. 前記第１及び第２のスキャンＩＣの出力端子がショートされていることを特徴とする請求項１記載のプラズマディスプレイ装置。
3. さらに、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れることを防止するための貫通電流防止回路を有することを特徴とする請求項２記載のプラズマディスプレイ装置。
4. 前記貫通電流防止回路は、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れると、前記第１のスキャンＩＣの出力端子をハイインピーダンス状態にすることを特徴とする請求項３記載のプラズマディスプレイ装置。
5. 前記貫通電流防止回路は、第１及び第２の貫通電流防止回路を有し、
   前記第１の貫通電流防止回路は、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れると、前記第１のスキャンＩＣの出力端子をハイインピーダンス状態にし、
   前記第２の貫通電流防止回路は、前記第１及び第２のスキャンＩＣの出力端子間に貫通電流が流れると、前記第２のスキャンＩＣの出力端子をハイインピーダンス状態にすることを特徴とする請求項３記載のプラズマディスプレイ装置。
6. 前記第１の貫通電流防止回路は前記第１のスキャンＩＣ内に設けられ、前記第２の貫通電流防止回路は前記第２のスキャンＩＣ内に設けられることを特徴とする請求項５記載のプラズマディスプレイ装置。
7. 前記第１及び第２のスキャンＩＣの端子配置が相互に線対称になっていることを特徴とする請求項１〜６のいずれか１項に記載のプラズマディスプレイ装置。
8. 前記回路基板は、表面の内側の第１番目の層及び裏面の内側の第１番目の層がシールド層であることを特徴とする請求項２記載のプラズマディスプレイ装置。
9. 前記第１及び第２のスキャンＩＣは同一の構成を有し、
   前記回路基板は、表面の内側の第１番目の層及び裏面の内側の第１番目の層において前記第１及び第２のスキャンＩＣの出力端子の切り返し接続を行うことを特徴とする請求項２記載のプラズマディスプレイ装置。
10. 前記第１及び第２のスキャンＩＣは同一の構成を有し、
    前記回路基板は、表面の内側の第２番目の層及び裏面の内側の第２番目の層において前記第１及び第２のスキャンＩＣの出力端子の切り返し接続を行い、前記切り返し接続の部分が他のすべての層でシールドされていることを特徴とする請求項２記載のプラズマディスプレイ装置。

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