KR100806768B1 - 플라스마 디스플레이 장치 - Google Patents

플라스마 디스플레이 장치 Download PDF

Info

Publication number
KR100806768B1
KR100806768B1 KR1020060092830A KR20060092830A KR100806768B1 KR 100806768 B1 KR100806768 B1 KR 100806768B1 KR 1020060092830 A KR1020060092830 A KR 1020060092830A KR 20060092830 A KR20060092830 A KR 20060092830A KR 100806768 B1 KR100806768 B1 KR 100806768B1
Authority
KR
South Korea
Prior art keywords
scan
electrodes
layer
field effect
circuit
Prior art date
Application number
KR1020060092830A
Other languages
English (en)
Other versions
KR20070037333A (ko
Inventor
이사오 후루카와
마코토 오노자와
Original Assignee
후지츠 히다찌 플라즈마 디스플레이 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지츠 히다찌 플라즈마 디스플레이 리미티드 filed Critical 후지츠 히다찌 플라즈마 디스플레이 리미티드
Publication of KR20070037333A publication Critical patent/KR20070037333A/ko
Application granted granted Critical
Publication of KR100806768B1 publication Critical patent/KR100806768B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/22—Electrodes, e.g. special shape, material or configuration
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

본 발명은 고정세(高精細) 화상 표시에 대응 가능한 플라스마 디스플레이 장치를 제공하는 것을 과제로 한다.
제 1 및 제 2 기판과, 제 1 기판 위에 설치되는 복수의 X전극과, 제 1 기판 위에서 복수의 X전극에 병행하도록 설치되고, 복수의 X전극과의 사이에서 서스테인 방전을 발생시키는 복수의 Y전극과, 제 2 기판 위에 X전극 및 Y전극과 교차하도록 설치되고, Y전극과의 사이에서 어드레스 방전을 발생시키는 복수의 어드레스 전극과, 복수의 Y전극에 순차적으로 어드레스 방전을 위한 스캔 펄스를 인가하는 스캔 회로를 가지며, 스캔 회로는 제 1 및 제 2 스캔 IC(402a, 402b)로 구성되고, 제 1 및 제 2 스캔 IC는 각각 회로 기판(401)의 양면에 실장되는 플라스마 디스플레이 장치가 제공된다.
Figure R1020060092830
플라스마 디스플레이 패널, 어드레스 전극 구동 회로, 스캔 회로

Description

플라스마 디스플레이 장치{PLASMA DISPLAY DEVICE}
도 1은 본 발명의 제 1 실시예에 의한 플라스마 디스플레이 장치의 구성예를 나타내는 도면.
도 2는 제 1 실시예에 의한 플라스마 디스플레이 패널의 구조예를 나타내는 분해 사시도.
도 3의 (a)는 편면 실장 구조의 리짓 기판 및 스캔 IC의 구성예를 나타내는 측면도이며, 도 3의 (b)는 그 평면도.
도 4의 (a)는 제 1 실시예에 의한 양면 실장 구조의 리짓 기판 및 스캔 IC의 구성예를 나타내는 측면도이며, 도 4의 (b)는 그 평면도.
도 5는 제 1 및 제 2 스캔 IC의 구성예를 나타내는 회로도.
도 6은 제 1 스캔 IC의 출력 단자의 전압(V1) 및 제 2 스캔 IC의 출력 단자의 전압(V2)의 파형예를 나타내는 도면.
도 7은 제 1 실시예에 의한 관통 전류 방지 회로를 갖는 제 1 및 제 2 스캔 IC의 구성예를 나타내는 회로도.
도 8은 제 1 및 제 2 스캔 IC의 핀(단자) 배치를 나타내는 평면도.
도 9는 리짓 기판의 구성예를 나타내는 단면도.
도 10은 본 발명의 제 2 실시예에 의한 리짓 기판의 구성예를 나타내는 단면 도.
도 11은 제 2 실시예에 의한 리짓 기판의 제 1 층∼제 4 층의 평면도.
도 12는 제 2 실시예에 의한 리짓 기판의 제 5 층∼제 8 층의 평면도.
도 13은 본 발명의 제 3 실시예에 의한 리짓 기판의 제 1 층∼제 4 층의 평면도.
도 14는 제 3 실시예에 의한 리짓 기판의 제 5 층∼제 8 층의 평면도.
도 15는 도 8의 제 1 및 제 2 스캔 IC의 구성예를 나타내는 단면도.
도 16은 제 1 실시예에 의한 화상의 1프레임의 구성예를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 전면(前面) 유리 기판 2 : 배면 유리 기판
3 : 플라스마 디스플레이 패널 4 : X전극 구동 회로
5 : Y전극 구동 회로 6 : 어드레스 전극 구동 회로
7 : 구동 제어 회로 8 : 스캔 회로
9 : 격벽(리브) 11 : 버스 전극
12 : 투명 전극 13, 16 : 유전체층
14 : 보호층 15 : 어드레스 전극
18∼20 : 형광체 21 : 신호 처리 회로
401 : 리짓 기판 402a : 제 1 스캔 IC
402b : 제 2 스캔 IC 403a, 403b : 출력 단자
404 : 출력선
본 발명은 플라스마 디스플레이 장치에 관한 것이다.
플라스마 디스플레이 장치는 표시하는 화소를 선택하기 위한 스캔 펄스를 생성하는 스캔 IC(집적 회로 : Integrated Circuit)를 갖는다. 플라스마 디스플레이 장치의 고정세화(高精細化)가 진행되어, HDTV(고선명 텔레비전)의 개발이 행해지고 있다. HDTV에서는, 스캔 펄스를 공급하는 전극수가 증가한다. 그에 따라, 스캔 IC가 스캔 펄스를 출력하는 단자수도 증가한다.
본 발명의 목적은 고정세 화상 표시에 대응 가능한 플라스마 디스플레이 장치를 제공하는 것이다.
본 발명의 플라스마 디스플레이 장치는 제 1 및 제 2 기판과, 상기 제 1 기판 위에 설치되는 복수의 X전극과, 상기 제 1 기판 위에서 상기 복수의 X전극에 병행하도록 설치되고, 상기 복수의 X전극과의 사이에서 서스테인 방전을 발생시키는 복수의 Y전극과, 상기 제 2 기판 위에 상기 X전극 및 상기 Y전극과 교차하도록 설치되고, 상기 Y전극과의 사이에서 어드레스 방전을 발생시키는 복수의 어드레스 전극과, 상기 복수의 X전극에 상기 서스테인 방전을 위한 전압을 인가하는 X전극 구동 회로와, 상기 복수의 Y전극에 상기 서스테인 방전을 위한 전압을 인가하는 Y전극 구동 회로와, 상기 복수의 어드레스 전극에 상기 어드레스 방전을 위한 전압을 인가하는 어드레스 전극 구동 회로와, 상기 복수의 Y전극에 순차적으로 상기 어드레스 방전을 위한 스캔 펄스를 인가하는 스캔 회로를 가지며, 상기 스캔 회로는 제 1 및 제 2 스캔 IC(Integrated Circuit)로 구성되고, 상기 제 1 및 제 2 스캔 IC의 출력 단자가 쇼트되고, 각각 회로 기판(리짓 기판 등을 이용하여 형성)의 양면에 실장되어 있으며, 상기 제 1 및 제 2 스캔 IC의 출력 단자 간에 관통 전류가 흐르는 것을 방지하기 위한 관통 전류 방지 회로를 더 갖는 것을 특징으로 한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 의한 플라스마 디스플레이 장치의 구성예를 나타내는 도면이다. 신호 처리 회로(21)는 입력 단자(IN)로부터 입력된 신호를 처리하여, 구동 제어 회로(7)에 출력한다. 구동 제어 회로(7)는 X전극 구동 회로(4), Y전극 구동 회로(5), 스캔 회로(8) 및 어드레스 전극 구동 회로(6)를 제어한다. X전극 구동 회로(4)는 복수의 X전극(X1, X2, ···)에 소정의 전압을 공급한다. 이하, X전극(X1, X2, ···) 각각을 또는 그들의 총칭을 X전극(Xi)이라고 하고, i는 첨자를 의미한다. Y전극 구동 회로(5)는 스캔 회로(8)를 통하여, 복수의 Y전극(Y1, Y2, ···)에 소정의 전압을 공급한다. 이하, Y전극(Y1, Y2, ···) 각각을 또는 그들의 총칭을 Y전극(Yi)이라고 하고, i는 첨자를 의미한다. 어드레스 전극 구동 회로(6)는 복수의 어드레스 전극(A1, A2, ···)에 소정의 전압을 공급한다. 이하, 어드레스 전극(A1, A2, ···)의 각각을 또는 그들의 총칭을 어드레스 전극(Aj)이라고 하고, j는 첨자를 의미한다.
플라스마 디스플레이 패널(3)에서는, X전극(Xi) 및 Y전극(Yi)이 수평 방향으 로 병행하여 연장되는 행을 형성하고, 어드레스 전극(Aj)이 X전극(Xi) 및 Y전극(Yi)에 교차하도록 수직 방향으로 연장되는 열을 형성한다. Y전극(Yi) 및 X전극(Xi)은 수직 방향으로 교대로 배치된다. Y전극(Yi) 및 어드레스 전극(Aj)은 i행 j열의 2차원 행렬을 형성한다. 표시 셀(Cij)은 Y전극(Yi) 및 어드레스 전극(Aj)의 교점 및 그것에 대응하여 인접하는 X전극(Xi)에 의해 형성된다. 이 표시 셀(Cij)이 화소에 대응하여, 플라스마 디스플레이 패널(3)은 2차원 화상을 표시할 수 있다. 풀스펙 HDTV에서는, 1920(수평 방향)×1080(수직 방향) 화소를 갖는다.
도 2는 본 실시예에 의한 플라스마 디스플레이 패널(3)의 구조예를 나타내는 분해 사시도이다. 버스 전극(11)은 투명 전극(12) 위에 형성된다. 전극(11, 12) 세트는 도 1의 X전극(Xi) 또는 Y전극(Yi)에 대응한다. X전극(Xi) 및 Y전극(Yi)은 전면(前面) 유리 기판(1) 위에 교대로 형성되어 있다. 그 위에는, 방전 공간에 대해서 절연하기 위한 유전체층(13)이 덮도록 피착되어 있다. 또한, 그 위에는, MgO(산화 마그네슘) 보호층(14)이 피착되어 있다. 한편, 어드레스 전극(15)은 도 1의 어드레스 전극(Aj)에 대응하고, 전면 유리 기판(1)과 대향해서 배치된 배면 유리 기판(2) 위에 형성된다. 그 위에는, 유전체층(16)이 피착된다. 또한, 그 위에는, 적색 형광체층(18), 녹색 형광체층(19) 및 청색 형광체층(20)이 피착되어 있다. 격벽(리브)(9)의 내면에는, 적, 청, 녹색의 형광체층(18∼20)이 스트라이프 형상으로 각 색마다 배열, 도포되어 있다. X전극(Xi) 및 Y전극(Yi) 사이의 방전에 의해 형광체층(18∼20)을 여기(勵起)하여 각 색이 발광한다. 전면 유리 기판(1) 및 배면 유리 기판(2) 사이의 방전 공간에는, Ne+Xe 페닝(penning) 가스 등의 방전 가스가 봉입되어 있다.
도 16은 본 실시예에 의한 화상의 1프레임(fk)의 구성예를 나타내는 도면이다. 화상은 복수의 프레임(fk-1, fk, fk+1) 등으로 구성된다. 1프레임(fk)은, 예를 들면, 제 1 서브 프레임(sf1), 제 2 서브 프레임(f2, ···), 제 8 서브 프레임(sf8)에 의해 형성된다. 서브 프레임(sf1, sf2) 등의 각각을 또는 그들의 총칭을 이하, 서브 프레임(sf)이라고 한다. 각 서브 프레임(sf)은 계조(階調) 비트수에 상당하는 웨이트를 갖는다.
각 서브 프레임(sf)은 리셋 기간(TR), 어드레스 기간(TA) 및 서스테인(유지) 방전 기간(TS)에 의해 구성된다. 리셋 기간(TR)에서는, 표시 셀(Cij)의 초기화를 행한다. Y전극(Yi)에는, 플러스의 둔파(鈍波)(플러스의 경사를 갖는 파형)(Pr1) 및 마이너스의 둔파(마이너스의 경사를 갖는 파형)(Pr2)가 인가된다.
어드레스 기간(TA)에서는, 어드레스 전극(Aj) 및 Y전극(Yi)간의 어드레스 방전에 의해 각 표시 셀(Cij)의 발광 또는 비발광을 선택할 수 있다. 구체적으로는, Y전극(Y1, Y2, Y3, Y4,···) 등에 순차적으로 스캔 펄스(Py)를 인가하고, 그 스캔 펄스(Py)에 대응해서 어드레스 전극(Aj)에 어드레스 펄스(Pa)를 인가함으로써, 원하는 표시 셀(Cij)의 발광 또는 비발광을 선택할 수 있다.
서스테인 기간(TS)에서는, 선택된 표시 셀(Cij)의 X전극(Xi) 및 Y전극(Yi)간에서 서스테인 방전을 행하여, 발광을 행한다. 각 서브 프레임(sf)에서는, X전극(Xi) 및 Y전극(Yi)간의 서스테인 방전 펄스(Ps)에 의한 발광 회수(서스테인 기간(TS)의 길이)가 다르다. 이에 따라, 계조값을 정할 수 있다. 서스테인 방전 펄 스(Ps)는 0V 및 전압(Vs)의 펄스이다.
도 1의 스캔 회로(8)는 어드레스 기간(TA)에서 복수의 Y전극(Yi)에 순차적으로 어드레스 방전을 위한 스캔 펄스(Py)를 인가한다. 어드레스 전극 구동 회로(6)는 어드레스 기간(TA)에서 복수의 어드레스 전극(Aj)에 어드레스 방전을 위한 어드레스 펄스(Pa)를 인가한다. X전극 구동 회로(4)는 서스테인 기간(TS)에서 복수의 X전극(Xi)에 서스테인 방전을 위한 서스테인 방전 펄스(Ps)를 인가한다. Y전극 구동 회로(5)는 리셋 기간(TR)에서 복수의 Y전극(Yi)에 리셋 전압(Pr1, Pr2)을 인가하고, 서스테인 기간(TS)에서 복수의 Y전극(Yi)에 서스테인 방전을 위한 서스테인 방전 펄스(Ps)를 인가한다.
도 3의 (a)는 편면 실장 구조의 리짓(경질) 기판(301) 및 스캔 IC(302)의 구성예를 나타내는 측면도이며, 도 3의 (b)는 그 평면도이다. 리짓 기판(회로 기판)(301)의 편면 위에는, 스캔 IC(302)이 실장되어 있다. 스캔 IC(302)은 도 1의 스캔 회로(8)에 대응한다. 스캔 IC(302)는 복수의 스캔 펄스를 출력하기 위한 복수의 출력 단자(303)를 갖는다. 각 출력선(304)은 인접하는 2개의 출력 단자(303)에 접속된다. 복수의 출력선(304)은 각각 도 1의 복수의 Y전극(Yi)에 접속된다.
55인치 등의 대형 디스플레이 패널(3)을 구동할 때에, 스캔 IC(302)의 구동 능력상의 문제에서, 1개의 Y전극(Yi)에 대하여, 스캔 IC(302)의 2개의 출력 단자(303)로 구동할 필요가 있다. 그 2개의 출력 단자(303)는 동일한 스캔 펄스를 출력한다. 스캔 IC(302)는 리짓 기판(301)의 편면으로 실장되어 있다. 그러나, 플라스마 디스플레이 장치의 고정세화가 진행되면, Y전극(Yi)의 수가 증가하기 때 문에, 스캔 IC(302)의 출력 단자수를 증가시킬 필요가 있다. 그래서, 본 실시예는 스캔 IC를 리짓 기판의 양면에 실장한다.
도 4의 (a)는 본 실시예에 의한 양면 실장 구조의 리짓 기판(401) 및 스캔 IC(402a, 402b)의 구성예를 나타내는 측면도이며, 도 4의 (b)는 그 평면도이다. 리짓 기판(401)의 양면 위에는, 각각 스캔 IC(402a, 402b)가 실장되어 있다. 제 1 스캔 IC(402a)는 리짓 기판(401)의 표면 위에 실장되고, 제 2 스캔 IC(402b)는 리짓 기판(401)의 이면 위에 실장된다. 스캔 IC(402a, 402b)는 도 1의 스캔 회로(8)에 대응한다. 스캔 IC(402a)는 복수의 스캔 펄스를 출력하기 위한 복수의 출력 단자(403a)를 갖는다. 스캔 IC(402b)는 복수의 스캔 펄스를 출력하기 위한 복수의 출력 단자(403b)를 갖는다. 대응하는 1개의 출력 단자(403a) 및 1개의 출력 단자(403b)는 1세트가 되어, 쇼트 접속된다. 각 출력선(404)은 리짓 기판(401)을 통하여, 스캔 IC(402a)의 1개의 출력 단자(403a) 및 스캔 IC(402b)의 1개의 출력 단자(403b)에 접속된다. 접속하는 2개의 출력 단자(403a, 403b)는 동일한 스캔 펄스를 출력한다. 이에 따라, 스캔 IC(402a, 402b)는 상기한 바와 같이, Y전극(Yi)의 구동 능력을 크게 할 수 있다. 복수의 출력선(404)은 각각 도 1의 복수의 Y전극(Yi)에 접속된다.
2개의 스캔 IC(402a, 402b)를 사용함으로써, 스캔 펄스의 출력 단자(403a, 403b)를 증가시킬 수 있다. 이에 따라, 다수의 Y전극(Yi)을 갖는 고정세 플라스마 디스플레이 장치를 실현할 수 있다. HDTV는 1920(수평 방향)×1080(수직 방향) 화소를 갖는다. 또한, 2개의 스캔 IC(402a, 402b)를 리짓 기판(401)의 양면에 실장 함으로써, 도 3의 (a) 및 (b)의 리짓 기판(301)과 동일 크기의 리짓 기판(401)을 사용할 수 있어, 리짓 기판(401)의 면적의 증대를 방지할 수 있다.
도 5는 스캔 IC(402a, 402b)의 구성예를 나타내는 회로도이다. 이하, MOS 전계 효과 트랜지스터를 간단히 트랜지스터라고 한다. 스캔 IC(402a)는 N채널 트랜지스터(501a, 502a) 및 출력 단자(403a)를 갖는다. 스캔 IC(402b)는 N채널 트랜지스터(501b, 502b) 및 출력 단자(403b)를 갖는다.
트랜지스터(501a)는 드레인이 하이 레벨에 접속되고, 소스가 출력 단자(403a)에 접속된다. 트랜지스터(502a)는 드레인이 출력 단자(403a)에 접속되고, 소스가 로(low) 레벨에 접속된다. 트랜지스터(501b)는 드레인이 하이 레벨에 접속되고, 소스가 출력 단자(403b)에 접속된다. 트랜지스터(502b)는 드레인이 출력 단자(403b)에 접속되고, 소스가 로 레벨에 접속된다. 출력선(404)은 출력 단자(403a, 403b)에 접속된다.
도 6은 스캔 IC(402a)의 출력 단자(403a)의 전압(V1) 및 스캔 IC(402b)의 출력 단자(403b)의 전압(V2)의 파형예를 나타내는 도면이다. 전압(V1, V2)은 마이너스의 스캔 펄스를 갖는다. 전압(V1, V2)의 스캔 펄스의 타이밍은 이론적으로는 동일해질 것이다. 그러나, 스캔 IC(402a, 402b)간의 차이, 및/또는 스캔 IC(402a, 402b)의 온도의 차이에 의한 스캔 펄스의 전파 지연 시간의 차이가 생긴다. 그 이유에 의해, 전압(V1, V2)의 스캔 펄스의 타이밍에 차이가 생기는 경우가 있다. 또한, 도 3의 (a) 및 (b)의 1개의 스캔 IC(302)를 사용할 경우에는, 스캔 펄스의 타이밍의 차이가 생기기 어렵다.
전압(V2)의 스캔 펄스가 전압(V1)의 스캔 펄스보다도 지연되는 경우를 예로 설명한다. 시각(t1) 전에서는, 트랜지스터(501a)가 온(on)하고, 트랜지스터(502a)가 오프(off)하므로, 전압(V1)은 하이 레벨이 된다. 그리고, 트랜지스터(501b)가 온하고, 트랜지스터(502b)가 오프하므로, 전압(V2)은 하이 레벨이 된다. 다음에, 시각(t1)에서는, 트랜지스터(501a)가 오프하고, 트랜지스터(502a)가 온하므로, 전압(V1)은 로 레벨이 된다. 다음에, 시각(t2)에서는, 트랜지스터(501b)가 오프하고, 트랜지스터(502b)가 온하므로, 전압(V2)은 로 레벨이 된다. 다음에, 시각(t3)에서는, 트랜지스터(502a)가 오프하고, 트랜지스터(501a)가 온하므로, 전압(V1)은 하이 레벨이 된다. 다음에, 시각(t4)에서는, 502b가 오프하고, 트랜지스터(501b)가 온하므로, 전압(V2)은 하이 레벨이 된다.
관통 기간(T1)은 시각(t1∼t2)의 기간이다. 관통 기간(T1)에서는, 전압(V1)이 로 레벨이고, 전압(V2)이 하이 레벨이므로, 큰 관통 전류(I1)가 트랜지스터(501b, 502a)를 흐르게 된다. 또한, 관통 기간(T2)은 시각(t3∼t4)의 기간이다. 관통 기간(T2)에서는, 전압(V1)이 하이 레벨이고, 전압(V2)이 로 레벨이므로, 큰 관통 전류(I2)가 트랜지스터(501a, 502b)를 흐르게 된다. 관통 전류가 흐르면, 트랜지스터가 파괴되거나, 불필요한 전력을 소비해 버리는 문제가 있다. 본 실시예는 스캔 IC(402a)의 출력 단자(403a) 및 스캔 IC(402b)의 출력 단자(403b)간에 흐르는 관통 전류를 방지하기 위한 관통 전류 방지 회로를 갖는다.
도 7은 본 실시예에 의한 관통 전류 방지 회로(711a, 711b, 712a, 712b)를 갖는 스캔 IC(402a, 402b)의 구성예를 나타내는 회로도이다. 트랜지스터(501a, 502a, 501b, 502b), 출력 단자(403a, 403b) 및 출력선(404)은 도 5의 설명과 같다.
우선, 스캔 IC(402a) 내의 관통 전류 방지 회로(711a)를 설명한다. 차분(差分) 검출기(701a)는 비반전 입력 단자가 트랜지스터(501a)의 드레인에 접속되고, 반전 입력 단자가 트랜지스터(501a)의 소스에 접속되어, 트랜지스터(501a)의 소스 및 드레인간의 전압을 출력한다. 트랜지스터(501a)의 소스 및 드레인간의 전압은 그 소스 및 드레인간에 관통 전류(I2)가 흐르면 높아지고, 관통 전류(I2)가 흐르지 않을 때에는 낮다. 콤퍼레이터(702a)는 차분 검출기(701a)의 출력 전압이 소정 전압(Vth) 이상일 때에 하이 레벨을 출력하고, 소정 전압(Vth) 미만일 때에 로 레벨을 출력한다. 소정 전압(Vth)은, 예를 들면, 트랜지스터의 임계값 전압이다. N채널 트랜지스터(703a)는 게이트가 콤퍼레이터(702a)의 출력 단자에 접속되고, 소스가 트랜지스터(501a)의 소스에 접속되고, 드레인이 트랜지스터(501a)의 게이트에 접속된다.
기간(T2)에서 관통 전류(I2)가 흐르면, 트랜지스터(501a)의 소스 및 드레인간의 전압이 소정 전압(Vth) 이상이 되어, 콤퍼레이터(702a)가 하이 레벨을 출력한다. 그러면, 트랜지스터(703a)는 온하고, 트랜지스터(501a)는 오프한다. 그 결과, 트랜지스터(501a, 502a)가 오프함으로써, 스캔 IC(402a)의 출력 단자(403a)가 하이 임피던스 상태(오픈 상태)가 되어, 관통 전류(I2)가 흐르지 않게 된다.
반대로, 시각(t4) 이후에서는, 관통 전류(I2)가 흐르고 있지 않으므로, 트랜지스터(501a)의 소스 및 드레인간의 전압이 소정 전압(Vth) 미만이 되어, 콤퍼레이터(702a)가 로 레벨을 출력한다. 그러면, 트랜지스터(703a)는 오프하고, 트랜지스 터(501a)는 온을 유지한다. 즉, 관통 전류 방지 회로의 기능이 오프되어 있는 것을 의미한다.
다음에, 스캔 IC(402b) 내의 관통 전류 방지 회로(712b)를 설명한다. 차분 검출기(701b)는 비반전 입력 단자가 트랜지스터(502b)의 드레인에 접속되고, 반전 입력 단자가 트랜지스터(502b)의 소스에 접속되어, 트랜지스터(502b)의 소스 및 드레인간의 전압을 출력한다. 트랜지스터(502b)의 소스 및 드레인간의 전압은 그 소스 및 드레인간에 관통 전류(I2)가 흐르면 높아지고, 관통 전류(I2)가 흐르지 않을 때에는 낮다. 콤퍼레이터(702b)는 차분 검출기(701b)의 출력 전압이 소정 전압(Vth) 이상일 때에 하이 레벨을 출력하고, 소정 전압(Vth) 미만일 때에 로 레벨을 출력한다. 소정 전압(Vth)은, 예를 들면, 트랜지스터의 임계값 전압이다. N채널 트랜지스터(703b)는 게이트가 콤퍼레이터(702b)의 출력 단자에 접속되고, 소스가 트랜지스터(502b)의 소스에 접속되고, 드레인이 트랜지스터(502b)의 게이트에 접속된다.
기간(T2)에서 관통 전류(I2)가 흐르면, 트랜지스터(502b)의 소스 및 드레인간의 전압이 소정 전압(Vth) 이상이 되고, 콤퍼레이터(702b)가 하이 레벨을 출력한다. 그러면, 트랜지스터(703b)는 온하고, 트랜지스터(502b)는 오프한다. 그 결과, 트랜지스터(501b, 502b)가 오프함으로써, 스캔 IC(402b)의 출력 단자(403b)가 하이 임피던스 상태(오픈 상태)가 되어, 관통 전류(I2)가 흐르지 않게 된다.
반대로, 시각(t4) 이후에서는, 관통 전류(I2)가 흐르고 있지 않으므로, 트랜지스터(502b)의 소스 및 드레인간의 전압이 소정 전압(Vth) 미만이 되어, 콤퍼레이 터(702b)가 로 레벨을 출력한다. 그러면, 트랜지스터(703b)는 오프하고, 트랜지스터(502b)는 온을 유지한다. 즉, 관통 전류 방지 회로의 기능이 오프되어 있는 것을 의미한다.
상기의 관통 방지 회로(711a) 및 관통 방지 회로(712b)는 반드시 양쪽 설치할 필요는 없고, 어느 한 쪽만을 설치해도, 관통 전류(I2)를 방지할 수 있다.
또한, 관통 전류 방지 회로(712a)는 스캔 IC(402a) 내에 설치되어, 트랜지스터(502a)에 접속된다. 관통 전류 방지 회로(712a)는 관통 전류 방지 회로(711b)와 동일한 구성을 가지며, 관통 전류(I1)를 방지할 수 있다.
또한, 관통 전류 방지 회로(711b)는 스캔 IC(402b) 내에 설치되어, 트랜지스터(501b)에 접속된다. 관통 전류 방지 회로(711b)는 관통 전류 방지 회로(711a)와 동일한 구성을 가지며, 관통 전류(I1)를 방지할 수 있다.
상기의 관통 방지 회로(712a) 및 관통 방지 회로(711b)는 반드시 양쪽 설치할 필요는 없고, 어느 한 쪽만을 설치해도, 관통 전류(I1)를 방지할 수 있다.
도 8은 스캔 IC(402a, 402b)의 핀(단자) 배치를 나타낸 평면도이다. 스캔 IC(402a, 402b)의 핀 배치는 서로 선대칭으로 되어 있다. 이에 따라, 도 4의 (b)와 같이, 스캔 IC(402a, 402b)를 리짓 기판(401)을 통하여, 접속할 경우에는 서로 핀 배치가 동일해지므로, 접속이 용이해진다.
도 15는 도 8의 스캔 IC(402a, 402b)의 구성예를 나타내는 단면도이다. 스캔 IC(402a)는 반도체 칩(1501a)이 본딩 와이어(1502a)에 의해 핀(단자)(1503a)에 접속된다. 스캔 IC(402b)는 반도체 칩(1501b)이 본딩 와이어(1502b)에 의해 핀(단 자)(1503b)에 접속된다. 반도체 칩(1501a, 1501b)은 동일한 구성을 가지며, 서로 표면과 이면이 반대가 되어 핀(단자)(1503a, 1503b)에 접속된다. 이에 따라, 도 8에 나타낸 바와 같이, 스캔 IC(402a, 402b)는 핀 배치가 서로 선대칭이 된다.
도 9는 리짓 기판(401)의 구성예를 나타내는 단면도이다. 리짓 기판(401)은 8층(L1∼L8)을 갖는다. 제 1 층(L1)은 부품층이다. 제 2 층(L2)은 실드층이다. 제 3 층(L3)은 그라운드면(층)이다. 제 4 층(L4)은 전원층이다. 제 5 층(L5)은 전원층이다. 제 6 층(L6)은 그라운드면(층)이다. 제 7 층(L7)은 실드층이다. 제 8 층(L8)은 땜납면이다. 제 1 층(L1)은 리짓 기판(401)의 표면이고, 제 8 층(L8)은 리짓 기판(401)의 이면이다. 제 2 층(L2)은 표면(L1) 내측의 제 1 번째의 층이다. 제 3 층(L3)은 표면(L1) 내측의 제 2 번째의 층이다. 제 4 층(L4)은 표면(L1) 내측의 제 3 번째의 층이다. 제 7 층(L7)은 이면(L8) 내측의 제 1 번째의 층이다. 제 6 층(L6)은 이면(L8) 내측의 제 2 번째의 층이다. 제 5 층(L5)은 이면(L8) 내측의 제 3 번째의 층이다. 스캔 IC(402a)는 제 1 층(L1) 위에 실장되고, 스캔 IC(402b)는 제 8 층(L8) 위에 실장된다. 스캔 IC(402a)의 출력 단자(403a) 및 스캔 IC(402b)의 출력 단자(403b)는 리짓 기판(401)의 비어홀부(901)를 통하여, 서로 쇼트되어, 출력선(404)에 접속된다.
이상과 같이, 본 실시예에 의하면, 스캔 IC(402a, 402b)를 리짓 기판(401)의 양면에 실장함으로써, 스캔 펄스의 출력 단자(403a, 403b)의 수를 증가시킬 수 있다. 이에 따라, 다수의 Y전극(Yi)을 갖는 고정세 플라스마 디스플레이 장치를 실현할 수 있다.
(제 2 실시예)
도 10은 본 발명의 제 2 실시예에 의한 리짓 기판(401)의 구성예를 나타내는 단면도이며, 도 11은 리짓 기판(401)의 제 1 층(L1)∼제 4 층(L4)의 평면도이며, 도 12는 리짓 기판(401)의 제 5 층(L5)∼제 8 층(L8)의 평면도이다. 제 1 실시예에서는 도 8에 나타낸 바와 같이, 스캔 IC(402a, 402b)의 핀 배치가 선대칭인 경우를 설명했다. 이하, 본 실시예가 제 1 실시예와 다른 점을 설명한다. 본 실시예에서는 스캔 IC(402a, 402b)가 동일 구성을 갖는 경우의 리짓 기판(401)의 구성예를 나타낸다. 즉, 스캔 IC(402a, 402b)의 핀 배치가 동일하다. 즉, 스캔 IC(402a, 402b)를 리짓 기판(401)의 양면에 실장하면, 스캔 IC(402a, 402b)의 핀 배치가 반대가 된다. 따라서, 스캔 IC(402a, 402b)의 각각 대응하는 출력 단자(403a, 403b)를 리짓 기판(401)을 통하여 접속하기 위해서는, 접속의 전환부(1001)가 필요하게 된다. 전환부(1001)는 제 3 층(그라운드층)(L3) 및 제 6 층(그라운드층)(L6)에 설치된다. 그 전환부(1001)를 실드하기 위해서, 그 전환부(1001)에 대응하는 제 4 층(전원층)(L4) 및 제 5 층(전원층)(L5)의 부분에 실드(1002)를 설치한다. 실드(1002)는 그라운드이다. 이에 따라, 전환부(1001)에 대응하는 부분의 다른 모든 층(L2, L4, L5, L7)은 모두 그라운드로 실드되어 있게 되어, 노이즈를 방지할 수 있다.
(제 3 실시예)
도 13은 본 발명의 제 3 실시예에 의한 리짓 기판(401)의 제 1 층(L1)∼제 4 층(L4)의 평면도이며, 도 14는 리짓 기판(401)의 제 5 층(L5)∼제 8 층(L8)의 평면 도이다. 본 실시예가 제 2 실시예와 다른 점을 설명한다. 전환부(1001)는 제 2 층(실드층)(L2) 및 제 7 층(실드층)(L7)에 설치된다. 그 전환부(1001)를 실드하기 위해서, 그 전환부(1001)에 대응하는 제 4 층(전원층)(L4) 및 제 5 층(전원층)(L5)의 부분에 실드(1002)를 설치한다. 실드(1002)는 그라운드이다. 이에 따라, 전환부(1001)에 대응하는 부분의 다른 모든 층(L3, L4, L5, L6)은 모두 그라운드로 실드되어 있게 되어, 노이즈를 방지할 수 있다.
이상과 같이, 제 1∼제 3 실시예에 의하면, 스캔 IC(402a, 402b)를 리짓 기판(401)의 양면에 실장하고, 스캔 IC(402a, 402b)의 출력 단자(403a, 403b)를 쇼트 접속하여, 스캔 IC(402a, 402b)간에서의 관통 전류를 방지하기 위한 관통 전류 방지 회로를 갖는다. 관통 전류 방지 회로는 스캔 IC(402a, 402b)간의 관통 전류를 검출하여, 스캔 IC(402a, 402b)의 출력 트랜지스터를 오프로 함으로써, 관통 전류를 방지할 수 있다. 관통 전류의 검출 방법은, 예를 들면, 스캔 IC(402a, 402b)의 출력 트랜지스터의 소스 및 드레인간 전압의 검출이나 관통 전류의 검출 등에 의해 행한다.
이에 따라, 스캔 IC(402a, 402b)를 리짓 기판(401)의 양면에 실장하고, 출력 단자(403a, 403b)를 쇼트해도, 스캔 IC(402a, 402b)간의 관통 전류를 방지할 수 있다. 또한, 출력 단자(403a, 403b)를 쇼트함으로써, 인치 사이즈가 다른 플라스마 디스플레이 장치에서 리짓 기판(401)의 양면 실장(도 4의 (a) 및 (b)) 또는 편면 실장(도 3의 (a) 및 (b))을 선택함으로써, 플라스마 디스플레이 장치의 대소에 대응할 수 있고, 리짓 기판(401)을 공통화할 수 있다.
또한, 상기 실시예는, 모두 본 발명을 실시하는 데에 있어서의 구체화의 예를 나타낸 것에 불과하며, 이들에 의해서 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 다양한 형태로 실시할 수 있다.
본 발명의 실시예는, 예를 들면, 이하와 같이 각종 적용이 가능하다.
(부기 1)
제 1 및 제 2 기판과,
상기 제 1 기판 위에 설치되는 복수의 X전극과,
상기 제 1 기판 위에서 상기 복수의 X전극에 병행하도록 설치되고, 상기 복수의 X전극과의 사이에서 서스테인 방전을 발생시키는 복수의 Y전극과,
상기 제 2 기판 위에 상기 X전극 및 상기 Y전극과 교차하도록 설치되고, 상기 Y전극과의 사이에서 어드레스 방전을 발생시키는 복수의 어드레스 전극과,
상기 복수의 X전극에 상기 서스테인 방전을 위한 전압을 인가하는 X전극 구동 회로와,
상기 복수의 Y전극에 상기 서스테인 방전을 위한 전압을 인가하는 Y전극 구동 회로와,
상기 복수의 어드레스 전극에 상기 어드레스 방전을 위한 전압을 인가하는 어드레스 전극 구동 회로와,
상기 복수의 Y전극에 순차적으로 상기 어드레스 방전을 위한 스캔 펄스를 인가하는 스캔 회로를 가지며,
상기 스캔 회로는 제 1 및 제 2 스캔 IC(Integrated Circuit)로 구성되고, 상기 제 1 및 제 2 스캔 IC는 각각 회로 기판의 양면에 실장되는 것을 특징으로 하는 플라스마 디스플레이 장치.
(부기 2)
상기 제 1 및 제 2 스캔 IC의 출력 단자가 쇼트되어 있는 것을 특징으로 하는 부기 1 기재의 플라스마 디스플레이 장치.
(부기 3)
상기 제 1 및 제 2 스캔 IC의 출력 단자간에 관통 전류가 흐르는 것을 방지하기 위한 관통 전류 방지 회로를 더 갖는 것을 특징으로 하는 부기 2 기재의 플라스마 디스플레이 장치.
(부기 4)
상기 관통 전류 방지 회로는 상기 제 1 및 제 2 스캔 IC의 출력 단자간에 관통 전류가 흐르면, 상기 제 1 스캔 IC의 출력 단자를 하이 임피던스 상태로 하는 것을 특징으로 하는 부기 3 기재의 플라스마 디스플레이 장치.
(부기 5)
상기 관통 전류 방지 회로는 제 1 및 제 2 관통 전류 방지 회로를 가지며,
상기 제 1 관통 전류 방지 회로는 상기 제 1 및 제 2 스캔 IC의 출력 단자간에 관통 전류가 흐르면, 상기 제 1 스캔 IC의 출력 단자를 하이 임피던스 상태로 하고,
상기 제 2 관통 전류 방지 회로는 상기 제 1 및 제 2 스캔 IC의 출력 단자간 에 관통 전류가 흐르면, 상기 제 2 스캔 IC의 출력 단자를 하이 임피던스 상태로 하는 것을 특징으로 하는 부기 3 기재의 플라스마 디스플레이 장치.
(부기 6)
상기 제 1 관통 전류 방지 회로는 상기 제 1 스캔 IC 내에 설치되고, 상기 제 2 관통 전류 방지 회로는 상기 제 2 스캔 IC 내에 설치되는 것을 특징으로 하는 부기 5 기재의 플라스마 디스플레이 장치.
(부기 7)
상기 제 1 및 제 2 스캔 IC의 단자 배치가 서로 선대칭으로 되어 있는 것을 특징으로 하는 부기 1 기재의 플라스마 디스플레이 장치.
(부기 8)
상기 회로 기판은 표면 내측의 제 1 번째의 층 및 이면 내측의 제 1 번째의 층이 실드층인 것을 특징으로 하는 부기 2 기재의 플라스마 디스플레이 장치.
(부기 9)
상기 제 1 및 제 2 스캔 IC는 동일한 구성을 가지며,
상기 회로 기판은 표면 내측의 제 1 번째의 층 및 이면 내측의 제 1 번째의 층에서 상기 제 1 및 제 2 스캔 IC의 출력 단자의 전환 접속을 행하는 것을 특징으로 하는 부기 2 기재의 플라스마 디스플레이 장치.
(부기 10)
상기 제 1 및 제 2 스캔 IC는 동일한 구성을 가지며,
상기 회로 기판은 표면 내측의 제 2 번째의 층 및 이면 내측의 제 2 번째의 층에서 상기 제 1 및 제 2 스캔 IC의 출력 단자의 전환 접속을 행하고, 상기 전환 접속의 부분이 다른 모든 층에서 실드되어 있는 것을 특징으로 하는 부기 2 기재의 플라스마 디스플레이 장치.
(부기 11)
상기 제 1 스캔 IC는 하이 레벨을 상기 출력 단자에 접속하기 위한 제 1 전계 효과 트랜지스터와, 로 레벨을 상기 출력 단자에 접속하기 위한 제 2 전계 효과트랜지스터를 가지며,
상기 관통 전류 방지 회로는 상기 제 1 및 제 2 전계 효과 트랜지스터를 오프함으로써, 상기 제 1 스캔 IC의 출력 단자를 하이 임피던스 상태로 하는 것을 특징으로 하는 부기 4 기재의 플라스마 디스플레이 장치.
(부기 12)
상기 관통 전류 방지 회로는 상기 제 1 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 1 전계 효과 트랜지스터를 오프로 하는 것을 특징으로 하는 부기 11 기재의 플라스마 디스플레이 장치.
(부기 13)
상기 소정값은 전계 효과 트랜지스터의 임계값 전압인 것을 특징으로 하는 부기 12 기재의 플라스마 디스플레이 장치.
(부기 14)
상기 관통 전류 방지 회로는 상기 제 2 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 2 전계 효과 트랜지스터를 오프로 하는 것을 특징으로 하는 부기 11 기재의 플라스마 디스플레이 장치.
(부기 15)
상기 소정값은 전계 효과 트랜지스터의 임계값 전압인 것을 특징으로 하는 부기 14 기재의 플라스마 디스플레이 장치.
(부기 16)
상기 관통 전류 방지 회로는 상기 제 1 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 1 전계 효과 트랜지스터를 오프로 하고, 상기 제 2 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 2 전계 효과 트랜지스터를 오프로 하는 것을 특징으로 하는 부기 11 기재의 플라스마 디스플레이 장치.
(부기 17)
상기 소정값은 전계 효과 트랜지스터의 임계값 전압인 것을 특징으로 하는 부기 16 기재의 플라스마 디스플레이 장치.
(부기 18)
상기 회로 기판은 실드층, 그라운드층 및 전원층을 갖는 것을 특징으로 하는 부기 2 기재의 플라스마 디스플레이 장치.
(부기 19)
상기 회로 기판은 순차적으로, 제 1 실드층, 제 1 그라운드층, 제 1 전원층, 제 2 전원층, 제 2 그라운드층, 제 2 실드층을 갖는 것을 특징으로 하는 부기 18 기재의 플라스마 디스플레이 장치.
(부기 20)
상기 제 1 스캔 IC는 제 1 반도체 칩이 본딩 와이어에 의해 단자에 접속되고, 상기 제 2 스캔 IC는 제 2 반도체 칩이 본딩 와이어에 의해 단자에 접속되고,
상기 제 1 및 제 2 반도체 칩은 동일한 구성을 가지며, 서로 표면과 이면이 반대가 되어 상기 단자에 접속되는 것을 특징으로 하는 부기 7 기재의 플라스마 디스플레이 장치.
제 1 및 제 2 스캔 IC를 회로 기판의 양면에 실장함으로써, 스캔 펄스의 출력 단자수를 증가시킬 수 있다. 이에 따라, 다수의 Y전극을 갖는 고정세 플라스마 디스플레이 장치를 실현할 수 있다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 제 1 및 제 2 기판과,
    상기 제 1 기판 위에 설치되는 복수의 X전극과,
    상기 제 1 기판 위에서 상기 복수의 X전극에 병행하도록 설치되고, 상기 복수의 X전극과의 사이에서 서스테인 방전을 발생시키는 복수의 Y전극과,
    상기 제 2 기판 위에 상기 X전극 및 상기 Y전극과 교차하도록 설치되고, 상기 Y전극과의 사이에서 어드레스 방전을 발생시키는 복수의 어드레스 전극과,
    상기 복수의 X전극에 상기 서스테인 방전을 위한 전압을 인가하는 X전극 구동 회로와,
    상기 복수의 Y전극에 상기 서스테인 방전을 위한 전압을 인가하는 Y전극 구동 회로와,
    상기 복수의 어드레스 전극에 상기 어드레스 방전을 위한 전압을 인가하는 어드레스 전극 구동 회로와,
    상기 복수의 Y전극에 순차적으로 상기 어드레스 방전을 위한 스캔 펄스를 인가하는 스캔 회로를 가지며,
    상기 스캔 회로는 제 1 및 제 2 스캔 IC(Integrated Circuit)로 구성되고, 상기 제 1 및 제 2 스캔 IC의 출력 단자가 쇼트되고, 각각 회로 기판의 양면에 실장되어 있으며,
    상기 제 1 및 제 2 스캔 IC의 출력 단자 간에 관통 전류가 흐르는 것을 방지하기 위한 관통 전류 방지 회로를 더 갖는 것을 특징으로 하는 플라스마 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 관통 전류 방지 회로는 상기 제 1 및 제 2 스캔 IC의 출력 단자간에 관통 전류가 흐르면, 상기 제 1 스캔 IC의 출력 단자를 하이 임피던스 상태로 하는 것을 특징으로 하는 플라스마 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 관통 전류 방지 회로는 제 1 및 제 2 관통 전류 방지 회로를 가지며,
    상기 제 1 관통 전류 방지 회로는 상기 제 1 및 제 2 스캔 IC의 출력 단자간에 관통 전류가 흐르면, 상기 제 1 스캔 IC의 출력 단자를 하이 임피던스 상태로 하고,
    상기 제 2 관통 전류 방지 회로는 상기 제 1 및 제 2 스캔 IC의 출력 단자간 에 관통 전류가 흐르면, 상기 제 2 스캔 IC의 출력 단자를 하이 임피던스 상태로 하는 것을 특징으로 하는 플라스마 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 1 관통 전류 방지 회로는 상기 제 1 스캔 IC 내에 설치되고, 상기 제 2 관통 전류 방지 회로는 상기 제 2 스캔 IC 내에 설치되는 것을 특징으로 하는 플라스마 디스플레이 장치.
  7. 제 3 항에 있어서,
    상기 제 1 및 제 2 스캔 IC의 단자 배치가 서로 선대칭으로 되어 있는 것을 특징으로 하는 플라스마 디스플레이 장치.
  8. 제 3 항에 있어서,
    상기 회로 기판은 표면 내측의 제 1 번째의 층 및 이면 내측의 제 1 번째의 층이 실드층인 것을 특징으로 하는 플라스마 디스플레이 장치.
  9. 제 3 항에 있어서,
    상기 제 1 및 제 2 스캔 IC는 동일한 구성을 가지며,
    상기 회로 기판은 표면 내측의 제 1 번째의 층 및 이면 내측의 제 1 번째의 층에서 상기 제 1 및 제 2 스캔 IC의 출력 단자의 전환 접속을 행하는 것을 특징으로 하는 플라스마 디스플레이 장치.
  10. 제 3 항에 있어서,
    상기 제 1 및 제 2 스캔 IC는 동일한 구성을 가지며,
    상기 회로 기판은 표면 내측의 제 2 번째의 층 및 이면 내측의 제 2 번째의 층에서 상기 제 1 및 제 2 스캔 IC의 출력 단자의 전환 접속을 행하고, 상기 전환 접속의 부분이 다른 모든 층에서 실드되어 있는 것을 특징으로 하는 플라스마 디스플레이 장치.
  11. 제 4 항에 있어서,
    상기 제 1 스캔 IC는 하이 레벨을 상기 출력 단자에 접속하기 위한 제 1 전계 효과 트랜지스터와, 로 레벨을 상기 출력 단자에 접속하기 위한 제 2 전계 효과트랜지스터를 가지며,
    상기 관통 전류 방지 회로는 상기 제 1 및 제 2 전계 효과 트랜지스터를 오프함으로써, 상기 제 1 스캔 IC의 출력 단자를 하이 임피던스 상태로 하는 것을 특징으로 하는 플라스마 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 관통 전류 방지 회로는 상기 제 1 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 1 전계 효과 트랜지스터를 오프로 하는 것을 특징으로 하는 플라스마 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 소정값은 전계 효과 트랜지스터의 임계값 전압인 것을 특징으로 하는 플라스마 디스플레이 장치.
  14. 제 11 항에 있어서,
    상기 관통 전류 방지 회로는 상기 제 2 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 2 전계 효과 트랜지스터를 오프로 하는 것을 특징으로 하는 플라스마 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 소정값은 전계 효과 트랜지스터의 임계값 전압인 것을 특징으로 하는 플라스마 디스플레이 장치.
  16. 제 11 항에 있어서,
    상기 관통 전류 방지 회로는 상기 제 1 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 1 전계 효과 트랜지스터를 오프로 하고, 상기 제 2 전계 효과 트랜지스터의 소스 및 드레인간의 전압이 소정값 이상이 되면, 상기 제 2 전계 효과 트랜지스터를 오프로 하는 것을 특징으로 하는 플라 스마 디스플레이 장치.
  17. 제 16 항에 있어서,
    상기 소정값은 전계 효과 트랜지스터의 임계값 전압인 것을 특징으로 하는 플라스마 디스플레이 장치.
  18. 제 3 항에 있어서,
    상기 회로 기판은 실드층, 그라운드층 및 전원층을 갖는 것을 특징으로 하는 플라스마 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 회로 기판은 순차적으로, 제 1 실드층, 제 1 그라운드층, 제 1 전원층, 제 2 전원층, 제 2 그라운드층, 제 2 실드층을 갖는 것을 특징으로 하는 플라스마 디스플레이 장치.
  20. 제 7 항에 있어서,
    상기 제 1 스캔 IC는 제 1 반도체 칩이 본딩 와이어에 의해 단자에 접속되고, 상기 제 2 스캔 IC는 제 2 반도체 칩이 본딩 와이어에 의해 단자에 접속되고,
    상기 제 1 및 제 2 반도체 칩은 동일한 구성을 가지며, 서로 표면과 이면이 반대가 되어 상기 단자에 접속되는 것을 특징으로 하는 플라스마 디스플레이 장치.
KR1020060092830A 2005-09-30 2006-09-25 플라스마 디스플레이 장치 KR100806768B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005287264A JP2007101576A (ja) 2005-09-30 2005-09-30 プラズマディスプレイ装置
JPJP-P-2005-00287264 2005-09-30

Publications (2)

Publication Number Publication Date
KR20070037333A KR20070037333A (ko) 2007-04-04
KR100806768B1 true KR100806768B1 (ko) 2008-03-03

Family

ID=37901399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060092830A KR100806768B1 (ko) 2005-09-30 2006-09-25 플라스마 디스플레이 장치

Country Status (4)

Country Link
US (1) US20070075932A1 (ko)
JP (1) JP2007101576A (ko)
KR (1) KR100806768B1 (ko)
CN (1) CN100476925C (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100926611B1 (ko) * 2008-07-15 2009-11-11 삼성에스디아이 주식회사 스캔 구동장치 및 이를 이용한 플라즈마 디스플레이 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04243188A (ja) * 1991-01-17 1992-08-31 Fujitsu Ltd メモリーカード
JPH098446A (ja) * 1995-06-26 1997-01-10 Matsushita Electric Ind Co Ltd プリント基板の高密度実装方法
JP2001042830A (ja) 1999-07-28 2001-02-16 Sharp Corp 電源装置、及びこれを用いた液晶表示装置
KR20030031359A (ko) * 2001-10-15 2003-04-21 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 회로
KR20030071764A (ko) * 2000-10-16 2003-09-06 레가시 일렉트로닉스, 인크. 캐리어 기반형 전자 모듈
JP2005121718A (ja) * 2003-10-14 2005-05-12 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3019031B2 (ja) * 1997-07-18 2000-03-13 日本電気株式会社 プラズマディスプレイ
JP3640527B2 (ja) * 1998-05-19 2005-04-20 富士通株式会社 プラズマディスプレイ装置
TW495729B (en) * 1999-12-01 2002-07-21 Chi Mei Electronics Corp Liquid crystal display module and scanning circuit board thereof
JP2003045338A (ja) * 2001-07-30 2003-02-14 Nec Corp プラズマディスプレイ装置
JP2003345292A (ja) * 2002-05-24 2003-12-03 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイパネルの駆動方法
EP1524644A3 (en) * 2003-10-14 2009-07-29 Hitachi Plasma Display Limited Plasma display apparatus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04243188A (ja) * 1991-01-17 1992-08-31 Fujitsu Ltd メモリーカード
JPH098446A (ja) * 1995-06-26 1997-01-10 Matsushita Electric Ind Co Ltd プリント基板の高密度実装方法
JP2001042830A (ja) 1999-07-28 2001-02-16 Sharp Corp 電源装置、及びこれを用いた液晶表示装置
KR20030071764A (ko) * 2000-10-16 2003-09-06 레가시 일렉트로닉스, 인크. 캐리어 기반형 전자 모듈
KR20030031359A (ko) * 2001-10-15 2003-04-21 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 회로
JP2005121718A (ja) * 2003-10-14 2005-05-12 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイ装置

Also Published As

Publication number Publication date
KR20070037333A (ko) 2007-04-04
CN1941046A (zh) 2007-04-04
US20070075932A1 (en) 2007-04-05
JP2007101576A (ja) 2007-04-19
CN100476925C (zh) 2009-04-08

Similar Documents

Publication Publication Date Title
KR100562256B1 (ko) 드라이버ｉｃ 실장 모듈
US7551150B2 (en) Apparatus and method for driving plasma display panel
US7098603B2 (en) Method and apparatus for driving plasma display panel
US20050259040A1 (en) Plasma display apparatus and driving method thereof
KR100806768B1 (ko) 플라스마 디스플레이 장치
US6278243B1 (en) Electrode division surface discharge plasma display apparatus
KR20080011031A (ko) 플라즈마 디스플레이 장치
KR100487359B1 (ko) 플라즈마 디스플레이 패널 및 그의 모듈
JP3127862B2 (ja) カラープラズマディスプレイ装置
JP2010039336A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
US7158100B2 (en) Driving apparatus for display panel
KR100632211B1 (ko) 게이트 전류 특성이 개선된 플라즈마 디스플레이 패널의구동 장치
KR100574368B1 (ko) 데이터 집적회로 및 이를 이용한 플라즈마 디스플레이패널의 구동장치
US20080061704A1 (en) Plasma Display Device
KR100521496B1 (ko) 플라즈마 표시 장치와 플라즈마 표시 패널의 구동 방법
KR100741122B1 (ko) 디스플레이 패널의 구동장치
KR100759568B1 (ko) 디스플레이 패널의 구동장치
KR100488158B1 (ko) 플라즈마 디스플레이 패널의 구동방법
JPWO2007096961A1 (ja) プラズマディスプレイ装置及びその表示方法
KR20080092477A (ko) 표시 장치
JP2005018032A (ja) ドライバｉｃ実装モジュール
KR20060001386A (ko) 플라즈마 디스플레이 패널의 서스테인 구동장치 및 이를구비한 플라즈마 디스플레이 패널
WO2007091325A1 (ja) 表示装置
KR20080041503A (ko) 플라즈마 디스플레이 패널의 데이터 구동회로 모듈
KR20070111258A (ko) 플라즈마 디스플레이 패널

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
LAPS Lapse due to unpaid annual fee