JP3403638B2 - バッファ装置 - Google Patents
バッファ装置Info
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- JP3403638B2 JP3403638B2 JP14492298A JP14492298A JP3403638B2 JP 3403638 B2 JP3403638 B2 JP 3403638B2 JP 14492298 A JP14492298 A JP 14492298A JP 14492298 A JP14492298 A JP 14492298A JP 3403638 B2 JP3403638 B2 JP 3403638B2
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- Japan
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- differential amplifier
- voltage
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- input terminal
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に内蔵さ
れ基準電圧発生手段の出力に設けられるバッファ装置に
関するものである。
れ基準電圧発生手段の出力に設けられるバッファ装置に
関するものである。
【０００２】
【従来の技術】規定レベルの電圧を容量性の負荷に安定
して供給するためには、基準電圧発生手段の出力にバッ
ファ装置を設け、このバッファ装置の出力を前記負荷に
印加するように構成されている。具体的には、容量の負
荷としては液晶表示器などを例に挙げることができる。
して供給するためには、基準電圧発生手段の出力にバッ
ファ装置を設け、このバッファ装置の出力を前記負荷に
印加するように構成されている。具体的には、容量の負
荷としては液晶表示器などを例に挙げることができる。
【０００３】図５〜図７は従来のバッファ装置を示して
いる。図５に示すように差動増幅器１とトランジスタ
２，３によるバッファ装置４が基準電圧発生手段６の出
力と出力端子５との間に挿入されている。
いる。図５に示すように差動増幅器１とトランジスタ
２，３によるバッファ装置４が基準電圧発生手段６の出
力と出力端子５との間に挿入されている。
【０００４】差動増幅器１の反転入力端子（−）に基準
電圧発生手段６の発生する基準電圧値Ｖｉａが印加さ
れ、差動増幅器１の出力にトランジスタ２のゲートが接
続され、トランジスタ２とトランジスタ３の接続点７を
出力端子５に接続し、接続点７の電圧を差動増幅器１の
非反転入力端子（＋）に印加している。
電圧発生手段６の発生する基準電圧値Ｖｉａが印加さ
れ、差動増幅器１の出力にトランジスタ２のゲートが接
続され、トランジスタ２とトランジスタ３の接続点７を
出力端子５に接続し、接続点７の電圧を差動増幅器１の
非反転入力端子（＋）に印加している。
【０００５】例えば、Ｖｉａ ＞ Ｖｏｕｔ の時には
トランジスタ２のゲート電圧が低下してトランジスタ２
の電流Ｉａが増加し、Ｖｉａ ＜ Ｖｏｕｔ の時には
トランジスタ２のゲート電圧が上昇してトランジスタ２
の電流Ｉａが減少する。トランジスタ３のゲートには一
定のバイアス電圧Ｖｂｉａｓが印加されてトランジスタ
３には図６（ｃ）に示すように一定電流Ｉｂｓ１が流れ
ている。
トランジスタ２のゲート電圧が低下してトランジスタ２
の電流Ｉａが増加し、Ｖｉａ ＜ Ｖｏｕｔ の時には
トランジスタ２のゲート電圧が上昇してトランジスタ２
の電流Ｉａが減少する。トランジスタ３のゲートには一
定のバイアス電圧Ｖｂｉａｓが印加されてトランジスタ
３には図６（ｃ）に示すように一定電流Ｉｂｓ１が流れ
ている。
【０００６】電源投入の直後はＶｉａ ＞ Ｖｏｕｔ
であって、電流Ｉａ ＞ 電流Ｉｂｓ１になって図６
（ａ）に示すようにＶｏｕｔが上昇し、目標の電圧値Ｖ
ｉａを越えた後の時刻ｔ１でトランジスタ２がオフにな
り、電流Ｉａが図６（ｂ）に示すように零になり、時刻
ｔ１〜ｔ２の期間に上がり過ぎた電圧ΔＶを一定電流Ｉ
ｂを流すトランジスタ３により下げる。Ｖｏｕｔ ＝
Ｖｉａ になると、電流Ｉａ ＝ 電流Ｉｂ になって
Ｖｏｕｔが安定する。
であって、電流Ｉａ ＞ 電流Ｉｂｓ１になって図６
（ａ）に示すようにＶｏｕｔが上昇し、目標の電圧値Ｖ
ｉａを越えた後の時刻ｔ１でトランジスタ２がオフにな
り、電流Ｉａが図６（ｂ）に示すように零になり、時刻
ｔ１〜ｔ２の期間に上がり過ぎた電圧ΔＶを一定電流Ｉ
ｂを流すトランジスタ３により下げる。Ｖｏｕｔ ＝
Ｖｉａ になると、電流Ｉａ ＝ 電流Ｉｂ になって
Ｖｏｕｔが安定する。
【０００７】
【発明が解決しようとする課題】しかしながら、集積回
路の省電力化を目標にしてトランジスタ３のバイアス電
圧Ｖｂｉａｓを低下させて電流Ｉｂを図７の（ｃ）に示
すようにＩｂｓ２に低下させると、Ｖｏｕｔが安定する
までには図６に示したよりも長い時間が経過した時刻ｔ
３になってしまい、安定にするまでの収束時間を短縮す
るためには省電力化できないものであった。
路の省電力化を目標にしてトランジスタ３のバイアス電
圧Ｖｂｉａｓを低下させて電流Ｉｂを図７の（ｃ）に示
すようにＩｂｓ２に低下させると、Ｖｏｕｔが安定する
までには図６に示したよりも長い時間が経過した時刻ｔ
３になってしまい、安定にするまでの収束時間を短縮す
るためには省電力化できないものであった。
【０００８】本発明は低電流で、しかも収束時間を短縮
できるバッファ装置を提供することを目的とする。
できるバッファ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のバッファ装置
は、一定バイアスで駆動されるトランジスタ３に、半導
体部のチャネルがトランジスタ３と同じトランジスタを
並列接続し、追加したトランジスタを、入力電圧が目標
電圧値を越えた期間に動作させるようにバイアスを制御
したことを特徴とする。
は、一定バイアスで駆動されるトランジスタ３に、半導
体部のチャネルがトランジスタ３と同じトランジスタを
並列接続し、追加したトランジスタを、入力電圧が目標
電圧値を越えた期間に動作させるようにバイアスを制御
したことを特徴とする。
【００１０】この構成によると、電源投入の直後の収束
時間を短縮でき、しかも省電力化を実現できる。
時間を短縮でき、しかも省電力化を実現できる。
【００１１】
【発明の実施の形態】請求項１記載のバッファ装置は、
入力電圧（Ｖｉａ）に応じた基準電圧（Ｖｏｕｔ）を出
力するバッファ装置であって、一方の入力端子に入力電
圧（Ｖｉａ）が印加された第１の差動増幅器と、ゲート
が第１の差動増幅器の出力に接続されソース・ドレイン
間の一方が電源の一方の極に接続されたＰ型の第１のト
ランジスタと、ソース・ドレイン間の一方が電源の他方
の極に接続されソース・ドレイン間の他方が第１のトラ
ンジスタのソース・ドレイン間の他方に接続されゲート
にバイアス電圧が印加されたＮ型の第２のトランジスタ
とを設け、第１のトランジスタと第２のトランジスタと
の接続点の電位を第１の差動増幅器の他方の入力端子に
接続し、前記接続点から基準電圧（Ｖｏｕｔ）を出力す
るとともに、第２のトランジスタのソース・ドレイン間
に並列接続されたＮ型の第３のトランジスタと、一方の
入力端子に前記接続点の電位が印加され出力端子が第３
のトランジスタのゲートに接続された第２の差動増幅器
とを設け、第２の差動増幅器の他方の入力端子に入力電
圧よりも高い電圧を印加したことを特徴とする。
入力電圧（Ｖｉａ）に応じた基準電圧（Ｖｏｕｔ）を出
力するバッファ装置であって、一方の入力端子に入力電
圧（Ｖｉａ）が印加された第１の差動増幅器と、ゲート
が第１の差動増幅器の出力に接続されソース・ドレイン
間の一方が電源の一方の極に接続されたＰ型の第１のト
ランジスタと、ソース・ドレイン間の一方が電源の他方
の極に接続されソース・ドレイン間の他方が第１のトラ
ンジスタのソース・ドレイン間の他方に接続されゲート
にバイアス電圧が印加されたＮ型の第２のトランジスタ
とを設け、第１のトランジスタと第２のトランジスタと
の接続点の電位を第１の差動増幅器の他方の入力端子に
接続し、前記接続点から基準電圧（Ｖｏｕｔ）を出力す
るとともに、第２のトランジスタのソース・ドレイン間
に並列接続されたＮ型の第３のトランジスタと、一方の
入力端子に前記接続点の電位が印加され出力端子が第３
のトランジスタのゲートに接続された第２の差動増幅器
とを設け、第２の差動増幅器の他方の入力端子に入力電
圧よりも高い電圧を印加したことを特徴とする。
【００１２】請求項２記載のバッファ装置は、請求項１
において、第１のトランジスタをＮ型とし、第２，第３
のトランジスタをＰ型として電源の極性を反転させ、第
２の差動増幅器の他方の入力端子に入力電圧（Ｖｉａ）
よりも低い電圧を印加したことを特徴とする。
において、第１のトランジスタをＮ型とし、第２，第３
のトランジスタをＰ型として電源の極性を反転させ、第
２の差動増幅器の他方の入力端子に入力電圧（Ｖｉａ）
よりも低い電圧を印加したことを特徴とする。
【００１３】請求項３記載のバッファ装置は、請求項１
または請求項２において、第１の差動増幅器は、一方の
入力端子に印加された電位と他方の入力端子に印加され
た電位との電位差がゼロで出力端子の電位が安定するよ
うに入力初段のトランジスタサイズを決定し、第２の差
動増幅器は、一方の入力端子に印加された電位と他方の
入力端子に印加された電位との電位差がゼロでない規定
値で出力端子の電位が安定するように入力初段のトラン
ジスタサイズを決定し、第２の差動増幅器の他方の入力
端子に入力電圧（Ｖｉａ）を印加したことを特徴とす
る。
または請求項２において、第１の差動増幅器は、一方の
入力端子に印加された電位と他方の入力端子に印加され
た電位との電位差がゼロで出力端子の電位が安定するよ
うに入力初段のトランジスタサイズを決定し、第２の差
動増幅器は、一方の入力端子に印加された電位と他方の
入力端子に印加された電位との電位差がゼロでない規定
値で出力端子の電位が安定するように入力初段のトラン
ジスタサイズを決定し、第２の差動増幅器の他方の入力
端子に入力電圧（Ｖｉａ）を印加したことを特徴とす
る。
【００１４】以下、本発明の各実施の形態を図１〜図４
に基づいて説明する。なお、従来例を示す図５と同様の
作用を成すものには同一の符号を付けて説明する。 （実施の形態１）図１と図２は（実施の形態１）のバッ
ファ装置を示す。
に基づいて説明する。なお、従来例を示す図５と同様の
作用を成すものには同一の符号を付けて説明する。 （実施の形態１）図１と図２は（実施の形態１）のバッ
ファ装置を示す。
【００１５】この実施の形態では、図５に示した従来の
装置に、差動増幅器８とトランジスタ９とが増設されて
いる点だけが異なっており、トランジスタ３のバイアス
電圧値は、図７に示した場合のように収束時間が従来で
は長くなってしまう電流Ｉｂを流すことができるだけの
電圧値である。
装置に、差動増幅器８とトランジスタ９とが増設されて
いる点だけが異なっており、トランジスタ３のバイアス
電圧値は、図７に示した場合のように収束時間が従来で
は長くなってしまう電流Ｉｂを流すことができるだけの
電圧値である。
【００１６】回路構成を詳しく説明すると、第１，第２
のトランジスタとしてのトランジスタ２，３とは別に設
けられた第３のトランジスタとしてのトランジスタ９の
ソース・ドレイン間は、トランジスタ３のソース・ドレ
イン間と並列に接続されている。第１差動増幅器として
の差動増幅器１とは別に増設された第２の差動増幅器と
しての差動増幅器８の非反転入力端子（＋）には出力端
子５の電圧Ｖｏｕｔが印加され、差動増幅器８の反転入
力端子（−）には基準電圧発生手段６の基準電圧値Ｖｉ
ａよりも高い出力電圧値Ｖｉｂが印加されている。差動
増幅器８の出力端子はトランジスタ９のゲートに接続さ
れている。
のトランジスタとしてのトランジスタ２，３とは別に設
けられた第３のトランジスタとしてのトランジスタ９の
ソース・ドレイン間は、トランジスタ３のソース・ドレ
イン間と並列に接続されている。第１差動増幅器として
の差動増幅器１とは別に増設された第２の差動増幅器と
しての差動増幅器８の非反転入力端子（＋）には出力端
子５の電圧Ｖｏｕｔが印加され、差動増幅器８の反転入
力端子（−）には基準電圧発生手段６の基準電圧値Ｖｉ
ａよりも高い出力電圧値Ｖｉｂが印加されている。差動
増幅器８の出力端子はトランジスタ９のゲートに接続さ
れている。
【００１７】このように構成したため、図２に示すよう
に動作する。電源投入の直後はＶｉａ ＞ Ｖｏｕｔ
であって、電流Ｉａ ＞ 電流Ｉｂｓになって図２
（ａ）に示すようにＶｏｕｔが上昇し、目標の電圧値Ｖ
ｉａを越えてさらにＶｉｂを越えた後の時刻ｔ１でトラ
ンジスタ２がオフになり、電流Ｉａが図２（ｂ）に示す
ように零になる。
に動作する。電源投入の直後はＶｉａ ＞ Ｖｏｕｔ
であって、電流Ｉａ ＞ 電流Ｉｂｓになって図２
（ａ）に示すようにＶｏｕｔが上昇し、目標の電圧値Ｖ
ｉａを越えてさらにＶｉｂを越えた後の時刻ｔ１でトラ
ンジスタ２がオフになり、電流Ｉａが図２（ｂ）に示す
ように零になる。
【００１８】時刻ｔ１〜ｔ４の期間には、上がり過ぎた
電圧ΔＶを一定電流Ｉｂを流すトランジスタ３とトラン
ジスタ９とにより急激に下げる。時刻ｔ４〜ｔ５の期間
には、一定電流Ｉｂを流すトランジスタ３だけで下げ
る。Ｖｏｕｔ ＝ Ｖｉａ になると、電流Ｉａ ＝
電流Ｉｂ になってＶｏｕｔが安定する。
電圧ΔＶを一定電流Ｉｂを流すトランジスタ３とトラン
ジスタ９とにより急激に下げる。時刻ｔ４〜ｔ５の期間
には、一定電流Ｉｂを流すトランジスタ３だけで下げ
る。Ｖｏｕｔ ＝ Ｖｉａ になると、電流Ｉａ ＝
電流Ｉｂ になってＶｏｕｔが安定する。
【００１９】図２（ｄ）に示すようにトランジスタ９の
電流Ｉｃが電源投入の直後の短期間に限って流れるの
で、トランジスタ９を追加したことによって、トランジ
スタ３の電流Ｉｂが図２（ｃ）に示すように小さくても
出力電圧Ｖｏｕｔを急激に下げて収束時間を短縮するこ
とができる。また、トランジスタ９は定常時にオフして
いるので、電力消費の増加は僅かであって図６に示した
従来例の場合に比べて省電力化することができる。
電流Ｉｃが電源投入の直後の短期間に限って流れるの
で、トランジスタ９を追加したことによって、トランジ
スタ３の電流Ｉｂが図２（ｃ）に示すように小さくても
出力電圧Ｖｏｕｔを急激に下げて収束時間を短縮するこ
とができる。また、トランジスタ９は定常時にオフして
いるので、電力消費の増加は僅かであって図６に示した
従来例の場合に比べて省電力化することができる。
【００２０】詳しくは、差動増幅器８が増設されて増加
する電流とトランジスタ９に流れる電流値の加算電流値
は、収束時間を短くするために従来の回路でトランジス
タ３に流す必要があった電流値よりも小さくすることが
でき、省電力化を実現できる。
する電流とトランジスタ９に流れる電流値の加算電流値
は、収束時間を短くするために従来の回路でトランジス
タ３に流す必要があった電流値よりも小さくすることが
でき、省電力化を実現できる。
【００２１】（実施の形態２）図３は（実施の形態２）
を示す。この（実施の形態２）は（実施の形態１）とは
電源の極性が反転しており、これに伴ってトランジスタ
２がＮチャネルトランジスタ，トランジスタ３，９がＰ
チャネルトランジスタに変更されており、差動増幅器８
の反転入力端子（−）には差動増幅器１の反転入力端子
（−）よりも低い電圧が印加されている。
を示す。この（実施の形態２）は（実施の形態１）とは
電源の極性が反転しており、これに伴ってトランジスタ
２がＮチャネルトランジスタ，トランジスタ３，９がＰ
チャネルトランジスタに変更されており、差動増幅器８
の反転入力端子（−）には差動増幅器１の反転入力端子
（−）よりも低い電圧が印加されている。
【００２２】（実施の形態３）図４は（実施の形態３）
を示す。この（実施の形態３）の差動増幅器１０は（実
施の形態１）の差動増幅器８とはその初段のトランジス
タのサイズの点だけで構成が異なっている。
を示す。この（実施の形態３）の差動増幅器１０は（実
施の形態１）の差動増幅器８とはその初段のトランジス
タのサイズの点だけで構成が異なっている。
【００２３】（実施の形態１）の差動増幅器８は両入力
端子（＋）（−）に印加される信号のレベル差が零にな
って出力が安定するように構成された一般的なものを使
用しているが、この（実施の形態３）の差動増幅器１０
は両入力端子（＋）（−）に印加される信号のレベル差
が零ではない規定値（ ＝ Ｖｉｂ − Ｖｉａ ）に
なって出力が安定するように差動増幅の初段のそれぞれ
の入力トランジスタの作り込みサイズを故意に変更して
構成されており、基準電圧発生手段６から１つの基準電
圧Ｖｉａを取り出すだけで（実施の形態１）と同様の作
用を奏する。
端子（＋）（−）に印加される信号のレベル差が零にな
って出力が安定するように構成された一般的なものを使
用しているが、この（実施の形態３）の差動増幅器１０
は両入力端子（＋）（−）に印加される信号のレベル差
が零ではない規定値（ ＝ Ｖｉｂ − Ｖｉａ ）に
なって出力が安定するように差動増幅の初段のそれぞれ
の入力トランジスタの作り込みサイズを故意に変更して
構成されており、基準電圧発生手段６から１つの基準電
圧Ｖｉａを取り出すだけで（実施の形態１）と同様の作
用を奏する。
【００２４】
【発明の効果】以上のように本発明によると、一定バイ
アスで駆動されるトランジスタに、半導体部のチャネル
が前記トランジスタと同じトランジスタを並列接続し、
追加したトランジスタを、入力電圧が目標電圧値を越え
た期間に動作させるようにバイアスを制御するよう構成
したので、電流を増加させなくても、電源投入の直後の
収束時間を短縮でき、しかも定常時の電流の消費を低減
して省電力化を実現できるものである。
アスで駆動されるトランジスタに、半導体部のチャネル
が前記トランジスタと同じトランジスタを並列接続し、
追加したトランジスタを、入力電圧が目標電圧値を越え
た期間に動作させるようにバイアスを制御するよう構成
したので、電流を増加させなくても、電源投入の直後の
収束時間を短縮でき、しかも定常時の電流の消費を低減
して省電力化を実現できるものである。
【図１】本発明の（実施の形態１）のバッファ装置の構
成図
成図
【図２】同実施の形態の電源投入の直後の要部の波形図
【図３】本発明の（実施の形態２）のバッファ装置の構
成図
成図
【図４】本発明の（実施の形態３）のバッファ装置の構
成図
成図
【図５】従来のバッファ装置の構成図
【図６】同従来例の電流量が多い場合の要部の波形図
【図７】同従来例の電流量が少ない場合の要部の波形図
Ｖｉａ 入力電圧
Ｖｏｕｔ 基準電圧
１ 差動増幅器（第１の差動増幅器）
２ トランジスタ（第１のトランジスタ）
３ トランジスタ（第２のトランジスタ）
４ バッファ装置
５ 出力端子
６ 基準電圧発生手段
８ 差動増幅器（第２の差動増幅器）
９ トランジスタ（第３のトランジスタ）
１０ 差動増幅器（第２の差動増幅器）
フロントページの続き
(56)参考文献 特開 平８−190437（ＪＰ，Ａ)
特開 平９−73332（ＪＰ，Ａ)
特開 平８−298445（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/618
Claims (3)
- 【請求項１】 入力電圧（Ｖｉａ）に応じた基準電圧
（Ｖｏｕｔ）を出力するバッファ装置であって、 一方の入力端子に入力電圧（Ｖｉａ）が印加された第１
の差動増幅器と、 ゲートが第１の差動増幅器の出力に接続されソース・ド
レイン間の一方が電源の一方の極に接続されたＰ型の第
１のトランジスタと、 ソース・ドレイン間の一方が電源の他方の極に接続され
ソース・ドレイン間の他方が第１のトランジスタのソー
ス・ドレイン間の他方に接続されゲートにバイアス電圧
が印加されたＮ型の第２のトランジスタとを設け、第１
のトランジスタと第２のトランジスタとの接続点の電位
を第１の差動増幅器の他方の入力端子に接続し、前記接
続点から基準電圧（Ｖｏｕｔ）を出力するとともに、 第２のトランジスタのソース・ドレイン間に並列接続さ
れたＮ型の第３のトランジスタと、 一方の入力端子に前記接続点の電位が印加され出力端子
が第３のトランジスタのゲートに接続された第２の差動
増幅器とを設け、第２の差動増幅器の他方の入力端子に
入力電圧よりも高い電圧を印加したバッファ装置。 - 【請求項２】 第１のトランジスタをＮ型とし、第２，
第３のトランジスタをＰ型として電源の極性を反転さ
せ、第２の差動増幅器の他方の入力端子に入力電圧（Ｖ
ｉａ）よりも低い電圧を印加した請求項１記載のバッフ
ァ装置。 - 【請求項３】 第１の差動増幅器は、一方の入力端子に
印加された電位と他方の入力端子に印加された電位との
電位差がゼロで出力端子の電位が安定するように入力初
段のトランジスタサイズを決定し、 第２の差動増幅器は、一方の入力端子に印加された電位
と他方の入力端子に印加された電位との電位差がゼロで
ない規定値で出力端子の電位が安定するように入力初段
のトランジスタサイズを決定し、 第２の差動増幅器の他方の入力端子に入力電圧（Ｖｉ
ａ）を印加した請求項１または請求項２記載のバッファ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14492298A JP3403638B2 (ja) | 1998-05-27 | 1998-05-27 | バッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14492298A JP3403638B2 (ja) | 1998-05-27 | 1998-05-27 | バッファ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11338563A JPH11338563A (ja) | 1999-12-10 |
| JP3403638B2 true JP3403638B2 (ja) | 2003-05-06 |
Family
ID=15373355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14492298A Expired - Fee Related JP3403638B2 (ja) | 1998-05-27 | 1998-05-27 | バッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3403638B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699585B1 (ko) | 2005-06-07 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
| JP4717692B2 (ja) * | 2006-04-14 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | リミッタ回路 |
| US10192590B1 (en) * | 2017-10-19 | 2019-01-29 | Globalfoundries Inc. | Differential voltage generator |
-
1998
- 1998-05-27 JP JP14492298A patent/JP3403638B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11338563A (ja) | 1999-12-10 |
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