JP4717692B2

JP4717692B2 - リミッタ回路

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Description

本発明は、出力信号を所定の範囲に制限するリミッタ回路に関する。

近年、ＬＳＩの微細化・高集積化にともない、低電圧で動作する回路が増えてきている。また、１つのＬＳＩ内に動作電圧の異なる複数の回路を搭載する場合がある。この場合、低電圧で動作する回路に所定の動作電圧以上の過電圧を印加すると、回路に過電流が流れるために回路破壊を招くことがある。このため、高電圧で動作する回路から低電圧で動作する回路へ信号を出力する際には、リミッタ回路によって出力電圧の電圧レベルに制限をかける必要がある。

異なる電圧で動作する２つの回路、及びリミッタ回路による装置の構成例を図１０に示す。図１０において、第一の回路１は電源電圧ＶＤＤ１で動作する回路である。第二の回路２は、電圧ＶＤＤ１より低い電源電圧ＶＤＤ２で動作する回路である。リミッタ回路３は、接地レベル０Ｖから電源電圧ＶＤＤ１までの電圧範囲で変動する第一の回路１の出力電圧を入力とし、電源電圧ＶＤＤ２以下に電圧レベルを制限して第二の回路２に対して出力する。

第１の回路１の具体的な構成例を図１１に示す。図１１において、差動増幅回路５は入力電圧Ｖ_ＩＮを逆相入力とし、差動増幅回路５の出力はＰｃｈ−ＭＯＳトランジスタＭＰ１のゲートに接続されている。トランジスタＭＰ１のソースは電源電圧ＶＤＤ１に接続されている。トランジスタＭＰ１のドレインは、第１の回路１の出力電圧Ｖ_ＯＵＴ1を出力するとともに、差動増幅回路５の正相入力及び定電流源４に接続されている。定電流源４のもう一端は接地されている。このような構成において、トランジスタＭＰ１を飽和領域で動作させ、かつ、差動増幅回路５のループ利得が十分大きいときには、差動増幅回路５の差動入力電圧は小さくなり、出力電圧Ｖ_ＯＵＴ１≒入力電圧Ｖ_ＩＮが成り立つ。

また、リミッタ回路３の構成例として、特許文献１に開示された構成を図１２に示す。図１２に記載のリミッタ回路３において、ＱＬ、ＱＬＬ及びＱＤはＮｃｈ−ＭＯＳトランジスタである。パルス生成回路１００の入力端子には第１の回路１からの入力電圧が入力され、パルス生成回路１００の正相出力はトランジスタＱＬのゲートに、逆相出力はトランジスタＱＤのゲートに接続されている。また、トランジスタＱＬＬのゲートには電圧コンバータ１０１によって一定電圧ＶＬＬが印加されている。トランジスタＱＬのドレインは電源電圧ＶＣＣに接続され、ソースはトランジスタＱＬＬのドレインに接続されている。また、トランジスタＱＬＬのソースはトランジスタＱＤのドレインに接続され、トランジスタＱＤのソースは接地されている。さらに、トランジスタＱＤのドレインがリミッタ回路３の出力電圧として出力される。

パルス生成回路１００に対する入力電圧Ｖ_ＯＵＴ１が高電位になると、パルス生成回路１００の動作によってトランジスタＱＤのゲート電圧が高電位から接地レベルに変化する。このため、トランジスタＱＤはオフ状態になり、同時に、トランジスタＱＬのゲート電圧は接地レベルから電源電圧レベルＶＣＣに変化する。この結果、トランジスタＱＬはオン状態になる。

ここで、トランジスタＱＬＬのゲートには一定電圧ＶＬＬが印加されているので、出力電圧Ｖ_ＯＵＴ２がＶＬＬ−ＶＴＨを超えるとトランジスタＱＬＬがオフ状態となる。このため、リミッタ回路３は、出力電圧Ｖ_ＯＵＴ２がＶＬＬ−ＶＴＨを超えないように動作する。ここで、電圧ＶＴＨは、トランジスタＱＬＬの閾値電圧である。

つまり、リミッタ回路３においてトランジスタＱＬ、ＱＤで決まるリミッタ回路３の閾値電圧をＶＴＱとすると、入力電圧Ｖ_ＯＵＴ１がＶＴＱより高い場合に出力電圧Ｖ_ＯＵＴ２はＶＬＬ−ＶＴＨに制限される。また、入力電圧Ｖ_ＯＵＴ１がＶＴＱより低い場合に出力電圧Ｖ_ＯＵＴ２は接地レベルとなる。入力電圧Ｖ_ＯＵＴ１と出力電圧Ｖ_ＯＵＴ２の関係を図１３に示す。

図１４は、別の方法で出力電圧の電圧レベルに制限をかけるためのリミッタ回路３の構成図である。図１４記載のリミッタ回路３において、バッファ回路２００とバッファ回路２０１は入力された信号とほぼ等しい信号を出力する。つまり、バッファ回路２００は入力インピーダンスを大きくするために挿入され、バッファ回路２０１は出力インピーダンスを小さくするために挿入されている。抵抗Ｒは、ダイオードＤが導通状態のとき、バッファ回路２００から電圧源６へ過電流が流れるのを防ぐ電流制限の役割を担う。

図１４の回路において、電圧源６の電圧値をＶＬとし、ダイオードＤの順方向電圧をＶＤＴとすると、入力電圧Ｖ_ＯＵＴ１がＶＬ＋ＶＤＴ以下の場合に出力電圧Ｖ_ＯＵＴ２が入力電圧Ｖ_ＯＵＴ１とほぼ等しくなる。一方、入力電圧Ｖ_ＯＵＴ１がＶＬ＋ＶＤＴより大きい場合には、ダイオードＤは順方向バイアスとなり導通する。このため、図１４のリミッタ回路３は、出力電圧Ｖ_ＯＵＴ２がＶＬ＋ＶＤＴを超えないように動作する。
特開昭５８−７０４８２号公報

上述した従来のリミッタ回路は、出力電圧に誤差を生じ易いという問題がある。

具体的には、図１２に示したリミッタ回路は、トランジスタＱＬ及びＱＤによって定まる閾値電圧ＶＴＱを境界として、出力電圧Ｖ_ＯＵＴ２が接地レベル０Ｖから制限電圧ＶＬＬ−ＶＴＨまで変化するため、出力電圧の電圧レベルが下限値である接地レベル０Ｖ又は上限値であるＶＬＬ−ＶＴＨに限定される。このように、図１２に示したリミッタ回路は、下限値０Ｖと上限値ＶＬＬ−ＶＴＨとの間の中間電位を出力することができないため、入力電圧がアナログ信号である場合に、入力電圧を出力側に正しく伝達することができないという問題がある。

また、図１４に示したリミッタ回路は、多くの素子で構成されているため、抵抗R、ダイオードD、バッファ回路２００及び２０１の特性ばらつきに起因する信号伝達誤差が生じ易いという問題がある。

本発明の第１の態様にかかるリミッタ回路は、入力信号を逆相入力とする差動増幅回路と、前記差動増幅回路の出力を入力とする駆動回路と、前記駆動回路の出力をソース又はドレインのいずれか一端に接続し、ゲートに所定電圧を印加するＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース又はドレインの他の一端に接続される負荷回路とを備え、前記ＭＯＳトランジスタの前記他の一端が前記差動増幅回路の正相入力に接続される構成を有する。

このように、本発明の第１の態様にかかるリミッタ回路は、駆動回路の出力を、所定電圧がゲートに印加されたＭＯＳトランジスタ及び差動増幅回路を介して駆動回路の入力に帰還する構成としている。このような構成により、当該リミッタ回路は、入力信号の電圧がＭＯＳトランジスタのゲートに印加される所定電圧によって定まる上限値以下であるときは、出力電圧が入力電圧に追随して変化し、入力電圧が上限値に達した以降は、出力電圧が上限値に制限されるよう動作する。このため、入力電圧が中間電位を含むアナログ信号である場合にも、電圧制限を行うことができる。

また、上述した第１の態様にかかるリミッタ回路は、図１１に示した第１の回路１の出力部に、所定電圧がゲートに印加されるＭＯＳトランジスタを挿入した単純な構成によって出力電圧制限を可能としている。さらに、上述した帰還制御を行うことによって、出力電圧の誤差を抑制している。このため、本発明の第１の態様にかかるリミッタ回路は、図１４のリミッタ回路に比べて信号伝達誤差を抑制することができる。

本発明の第２の態様にかかるリミッタ回路は、入力信号を逆相入力とする差動増幅回路と、前記差動増幅回路の出力を入力とする駆動回路と、前記駆動回路の出力をソース又はドレインのいずれか一端に接続し、ゲートに所定電圧を印加するＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース又はドレインの他の一端に接続される負荷回路とを備え、前記駆動回路の出力を前記差動増幅回路の正相入力に接続する構成を有する。

このように、本発明の第２の態様にかかるリミッタ回路は、上述した第１の態様にかかるリミッタ回路と同様に、駆動回路の出力が差動増幅回路を介して駆動回路の入力に帰還される構成としいている。このため、入力電圧がアナログ信号である場合にも、電圧制限を行うことができる。また、本態様にかかるリミッタ回路の出力電圧を所定のレベル以下に制限するように動作するＭＯＳトランジスタを挿入した単純な構成によって出力電圧制限を可能としているため、図１４のリミッタ回路に比べて信号伝達誤差を抑制することができる。

本発明の第３の態様にかかるリミッタ回路は、出力信号を所定の範囲に制限するリミッタ回路であって、入力信号を逆相入力とする差動増幅回路と、前記差動増幅回路の出力を入力とする駆動回路と、前記駆動回路の出力を前記差動回路の正相入力に接続する帰還経路と、前記リミッタ回路の出力信号を所定の制限値以下に制限するよう動作するスイッチ素子とを備える。

このように、本発明の第３の態様にかかるリミッタ回路は、上述した第１の態様にかかるリミッタ回路と同様に、駆動回路の出力が差動増幅回路を介して駆動回路の入力に帰還される構成としいている。このため、入力電圧がアナログ信号である場合にも、電圧制限を行うことができる。また、本態様にかかるリミッタ回路の出力電圧を所定のレベル以下に制限するように動作するスイッチ素子を挿入した単純な構成によって出力電圧制限を可能としているため、図１４のリミッタ回路に比べて信号伝達誤差を抑制することができる。

本発明により、アナログ信号に対する電圧制限が可能であり、出力電圧の誤差が抑制されたリミッタ回路を提供することができる。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。

発明の実施の形態１．
図１は本実施の形態にかかるリミッタ回路１０の構成を示すブロック図である。図１において、差動増幅回路５の逆相入力に入力電圧Ｖ_ＩＮが入力されていること、差動増幅回路５の出力をトランジスタＭＰ１のゲートに接続していること、トランジスタＭＰ１のソースを電源電圧ＶＤＤ１に接続していることは、図１１に示した第１の回路の構成と同じである。

さらに、本実施の形態のリミッタ回路１０では、トランジスタＭＰ１のドレインが別のＮｃｈ−ＭＯＳトランジスタＭ１のドレインに接続され、トランジスタＭ１のソースが定電流源４の一端に接続されるとともに差動増幅回路５の正相入力に接続され、差動増幅回路５、トランジスタＭＰ１、及びトランジスタＭ１によって帰還経路が構成されている。また、トランジスタＭ１のゲートには、電圧源６が生成する一定電圧ＶＬが印加され、トランジスタＭ１のソースをリミッタ回路１０の出力電圧Ｖ_ＯＵＴとしている。

リミッタ回路１０において、トランジスタＭＰ１は出力電圧Ｖ_ＯＵＴを駆動する駆動回路としての役割を持ち、定電流源４は駆動回路のための負荷回路の役割を持つ。

なお、図１の回路構成は一例であり、他の構成によっても等価な作用を実現できる。例えば、図２に示すように、駆動回路として機能するトランジスタＭＰ１をＮｃｈ−ＭＯＳトランジスタに変更し、負荷回路として機能する定電流源４と駆動回路との位置を入れ替えた構成でも同じ作用を実現できる。

図２に示すリミッタ回路１０において、差動増幅回路５は入力電圧Ｖ_ＩＮを逆相入力とし、差動増幅回路５の出力をＮｃｈ−ＭＯＳトランジスタＭＮ１のゲートに接続し、トランジスタＭＮ１のソースを接地している。トランジスタＭＮ１のドレインはＮｃｈ−ＭＯＳトランジスタＭ１のソースに接続されるとともに、差動増幅回路５の正相入力に接続され、差動増幅回路５、トランジスタＭＮ１で帰還経路が構成されている。また、トランジスタＭＮ１のドレインをリミッタ回路１０の出力電圧Ｖ_ＯＵＴとしている。

トランジスタＭ１のドレインは定電流源４の一端に接続され、定電流源４の他の一端は電源電圧ＶＤＤ１に接続されている。なお、電圧源６で一定電圧ＶＬを生成し、トランジスタＭ１のゲートに印加することは図１の構成と同一である。

次に、図１に示したリミッタ回路１０の動作について詳しく説明する。なお、以下の説明においては、トランジスタＭ１の閾値電圧をＶＴ１とする。

図１のリミッタ回路１０は、トランジスタＭＰ１のドレインを、トランジスタＭ１及び差動増幅回路５を介してトランジスタＭＰ１のゲートに帰還させている。このため、トランジスタＭＰ１及びＭ１を飽和領域で動作させ、かつ、差動増幅回路５のループ利得が十分大きいときには、差動増幅回路５の差動入力電圧は小さくなり、リミッタ回路１０は出力電圧Ｖ_ＯＵＴ≒入力電圧Ｖ_ＩＮが成り立つように動作する。

一方、帰還経路に含まれるトランジスタＭ１のゲートには一定電圧ＶＬが印加されているので、ＶＬ−ＶＴ１を超えるソース電圧を出力しようとするとトランジスタＭ１がオフ状態になってしまう。つまり、入力電圧Ｖ_ＩＮがＶＬ−ＶＴ１を超えるとトランジスタＭ１がオフ状態となるため、トランジスタＭＰ１のゲートへの帰還が働かなくなる。このため、リミッタ回路１０の出力電圧Ｖ_ＯＵＴの電圧範囲は、ＶＬ−ＶＴ１以下に制限される。上述したリミッタ回路１０の入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの関係を図３に示す。

つまり、図１に示すリミッタ回路１０において出力電圧Ｖ_ＯＵＴの上限をＶＬＭ以下に制限する場合は以下の（１）式を満たすように、電圧源６の生成電圧ＶＬを決定すればよい。具体的には、電圧源６の生成電圧ＶＬを、ＶＬＭ＋ＶＴ１以下とすればよい。
ＶＬ−ＶＴ１≦ＶＬＭ・・・・（１）

図１２に示した従来のリミッタ回路は、入力電圧がアナログ信号である場合に、出力電圧の誤差が大きいという問題があった。これに対して、本実施の形態にかかるリミッタ回路１０は、トランジスタＭＰ１のドレインを、一定電圧ＶＬがゲートに印加されたトランジスタＭ１及び差動増幅回路５を介してトランジスタＭＰ１のゲートに帰還する構成とすることにより、入力電圧Ｖ_ＩＮが上限値以下であるときは、出力電圧Ｖ_ＯＵＴが入力電圧に追随して変化し、入力電圧Ｖ_ＩＮが上限値ＶＬＭに達した以降は、出力電圧Ｖ_ＯＵＴが上限値ＶＬＭに制限されるよう動作する。このため、入力電圧がアナログ信号である場合にも、誤差が抑制された出力電圧を得ることができる。

また、図１４に示した従来のリミッタ回路は、多くの素子で構成されているため、抵抗R、ダイオードD、バッファ回路２００及び２０１の特性ばらつきに起因する信号伝達誤差が生じ易いという問題があった。これに対して、本実施の形態かかるリミッタ回路１０は、図１１に示した第１の回路１の出力部に対して、一定電圧ＶＬがゲートに印加されるトランジスタＭ１を挿入した単純な構成によって出力電圧の電圧制限を可能としている。さらに、上述した帰還制御を行うことによって、出力電圧の誤差を抑制している。このため、リミッタ回路１０は、図１４のリミッタ回路に比べて信号伝達誤差を抑制することができる。

また、図１４に示した従来のリミッタ回路は、インピーダンス調整のためのバッファ回路２００及び２０１を挿入する必要があるため、消費電流が大きいという問題がある。これに対して、本実施の形態にかかるリミッタ回路１０は、図１１に示した第１の回路１の出力部に対して、一定電圧ＶＬがゲートに印加されるトランジスタＭ１を挿入した構成であるため、図１４に示した従来のリミッタ回路で使用するバッファ回路２００及び２０１を使用しないため、図１４に示した従来のリミッタ回路に比べて消費電力を削減できる。

発明の実施の形態２．
本実施の形態にかかるリミッタ回路２０の構成を図４に示す。図４において、差動増幅回路５の逆相入力に入力電圧Ｖ_ＩＮが入力されていること、差動増幅回路５、トランジスタＭＰ１及びトランジスタＭ１によって帰還経路を構成していること、トランジスタＭ１のソースが定電流源４の一端に接続されていること、並びに、トランジスタＭ１のソースをリミッタ回路２０の出力（出力電圧Ｖ_ＯＵＴ）としていることは、図１に示した発明の実施の形態１にかかるリミッタ回路１０と同一である。

また、図４において、第二の回路２は電源電圧ＶＤＤ２で動作する回路である。本実施の形態にかかるリミッタ回路２０は、リミッタ回路２０の出力電圧を入力する第二の回路２の電源電圧ＶＤＤ２を、トランジスタＭ１のゲートに印加する構成としている。このため、発明の実施の形態１にかかるリミッタ回路１０において、トランジスタＭ１のゲートに接続していた電圧源６を省略することができる。

なお、リミッタ回路２０では、トランジスタＭ１のゲートに電源電圧ＶＤＤ２が印加されている。このため、リミッタ回路２０は、出力電圧Ｖ_ＯＵＴの上限がＶＤＤ２−ＶＴ１以下に制限されるように動作する。ここで、電圧ＶＴ１は、トランジスタＭ１の閾値電圧である。上述したリミッタ回路２０の入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの関係を図５に示す。

発明の実施の形態３．
本実施の形態にかかるリミッタ回路３０の構成を図６に示す。図６において、ＭＤＥＰ１は負の閾値電圧を特徴とするデプレッション型Ｎｃｈ−ＭＯＳトランジスタである。リミッタ回路３０と、図１に示した発明の実施の形態１にかかるリミッタ回路１０との相違点は、トランジスタＭ１をデプレッション型のトランジスタＭＤＥＰ１としている点である。

具体的には、トランジスタＭＰ１のドレインがトランジスタＭＤＥＰ１のドレインに接続され、電圧源６の出力がトランジスタＭＤＥＰ１のゲートに接続され、トランジスタＭＤＥＰ１のソースが定電流源４の一端に接続されるとともに、差動増幅回路５の正相入力に接続されており、差動増幅回路５、トランジスタＭＰ１及びトランジスタＭＤＥＰ１によって帰還経路が構成されている。また、トランジスタＭＤＥＰ１のソースをリミッタ回路３０の出力（出力電圧Ｖ_ＯＵＴ）としている。

リミッタ回路３０においては、トランジスタＭＤＥＰ１がデプレッション型となっている。つまり、トランジスタＭＤＥＰ１の閾値電圧ＶＴ２は負の値である。このため、発明の実施の形態１のリミッタ回路１０が有するトランジスタＭ１をデプレッション型のトランジスタＭＤＥＰ１とすることによって、リミッタ回路３０の出力電圧Ｖ_ＯＵＴの電圧範囲の上限ＶＬＭは、ＶＬ−ＶＴ２＝ＶＬ＋｜ＶＴ２｜以下に制限される。リミッタ回路３０の入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの関係を図７に示す。

このように、本実施の形態にかかるリミッタ回路３０では、出力電圧Ｖ_ＯＵＴの上限がＶＬ＋｜ＶＴ２｜以下に制限されるため、電圧源６によって同じ電圧ＶＬを供給した場合に、発明の実施の形態１にかかるリミッタ回路１０に比べて高い電圧を出力することが可能となる。

なお、図４に示したリミッタ回路２０におけるトランジスタＭ１をデプレッション型のトランジスタＭＤＥＰ１としてもよい。

発明の実施の形態４.
本実施の形態にかかるリミッタ回路４０の構成を図８に示す。図８において、差動増幅回路５の逆相入力に入力電圧Ｖ_ＩＮが入力されていること、差動増幅回路５の出力がトランジスタＭＰ１のゲートに接続されていること、トランジスタＭＰ１のソースが電源電圧ＶＤＤ１に接続されていることは、図１に示した発明の実施の形態１にかかるリミッタ回路１０と同じである。

さらに、トランジスタＭＰ１のドレインがトランジスタＭ１のドレインに接続されていること、トランジスタＭ１のソースが定電流源４の一端に接続されていること、電圧源６の出力がトランジスタＭ１のゲートに接続されていること、並びに、トランジスタＭ１のソースをリミッタ回路４０の出力電圧Ｖ_ＯＵＴとしていることも、図１に示した発明の実施の形態１にかかるリミッタ回路１０と同一である。

一方、リミッタ回路４０は、入力された信号を増幅する増幅回路７を有している。具体的には、トランジスタＭ１のソースを増幅回路７に接続し、増幅回路７の出力を差動増幅回路５の正相入力に接続することにより、差動増幅回路５、トランジスタＭＰ１、トランジスタＭ１、及び増幅回路７によって帰還経路を構成している。

次に、リミッタ回路４０の動作を説明する。なお、以下の説明において、増幅回路７の利得をＧとする。リミッタ回路４０では、トランジスタＭＰ１のドレインを、トランジスタＭ１、増幅回路７、及び差動増幅回路５を介してトランジスタＭＰ１のゲートに帰還させている。このため、トランジスタＭＰ１及びＭ１を飽和領域で動作させ、かつ、差動増幅回路５のループ利得が十分大きいときには、差動増幅回路５の差動入力電圧は小さくなる。

さらに、リミッタ回路４０では、出力電圧Ｖ_ＯＵＴを増幅回路７によってＧ倍した信号を差動増幅回路５の正相入力としている。このため、差動増幅回路５の差動入力電圧が小さい場合には、出力電圧Ｖ_ＯＵＴ≒Ｖ_ＩＮ／Ｇが成り立つように動作する。

一方、帰還経路に含まれるトランジスタＭ１のゲートには一定電圧ＶＬが印加されているので、ＶＬ−ＶＴ１を超えるソース電圧を出力しようとするとトランジスタＭ１がオフ状態になってしまう。つまり、入力電圧Ｖ_ＩＮがＧ×（ＶＬ−ＶＴ１）を超えるとトランジスタＭ１がオフ状態となるため、トランジスタＭＰ１のゲートへの帰還が働かなくなる。このため、上述したリミッタ回路１０と同様に、リミッタ回路４０の出力電圧Ｖ_ＯＵＴの電圧範囲は、ＶＬ−ＶＴ１以下に制限される。リミッタ回路４０の入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの関係を図９に示す。

このように、本実施の形態にかかるリミッタ回路４０は、出力電圧Ｖ_ＯＵＴの電圧レベルを入力電圧Ｖ_ＩＮの電圧レベルより低くできることが特徴である。このため、入力電圧Ｖ_ＩＮが第二の回路２の入力電圧の上限値より大きい場合でも、リミッタ回路４０によって出力電圧Ｖ_ＯＵＴの電圧レベルを下げることができる。したがって、リミッタ回路４０は、出力電圧Ｖ_ＯＵＴに波形歪みを生じさせることなく、後段の回路に対して信号伝達することが可能となる。

さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明の第１の実施形態にかかるリミッタ回路の構成を示す図である。図１に示したリミッタ回路と等価な動作を実現する他の構成を示す図である。本発明の第１の実施形態におけるリミッタ回路における入力電圧と出力電圧の関係を示す図である。本発明の第２の実施形態にかかるリミッタ回路の構成を示す図である。本発明の第２の実施形態にかかるリミッタ回路における入力電圧と出力電圧の関係を示す図である。本発明の第３の実施形態にかかるリミッタ回路の構成を示す図である。本発明の第３の実施形態にかかるリミッタ回路における入力電圧と出力電圧の関係を示す図である。本発明の第４の実施形態にかかるリミッタ回路の構成を示す図である。本発明の第４の実施形態にかかるリミッタ回路における入力電圧と出力電圧の関係を示す図である。従来の第一の回路、第二の回路及びリミッタ回路による装置の構成例を示す図である。従来の第一の回路の構成を示す図である。従来のリミッタ回路の構成を示す図である。図１２記載の従来のリミッタ回路における入力電圧と出力電圧の関係を示す図である。従来のリミッタ回路の構成を示す図である。

符号の説明

１０、２０、３０、４０リミッタ回路
４定電流源
５差動増幅回路
６電圧源
７増幅回路
ＭＰ１Ｐｃｈ−ＭＯＳトランジスタ
Ｍ１Ｎｃｈ−ＭＯＳトランジスタ
ＭＮ１Ｎｃｈ−ＭＯＳトランジスタ
ＭＤＥＰ１デプレッション型Ｐｃｈ−ＭＯＳトランジスタ

Claims

入力信号を逆相入力とする差動増幅回路と、
前記差動増幅回路の出力を入力とする駆動回路と、
前記駆動回路の出力がソース又はドレインのいずれか一端に接続され、ゲートに所定電圧が印加されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース又はドレインの他の一端に接続される負荷回路と、
を備え、
前記ＭＯＳトランジスタの前記他の一端が前記差動増幅回路の正相入力に接続されると共に、前記他の一端の電圧値は、前記入力信号の電圧値が所定の値以下である場合には前記ＭＯＳトランジスタがオンすることにより前記入力信号の電圧値に応じて変化する一方で、前記入力信号の電圧値が前記所定の値を超える場合には前記ＭＯＳトランジスタがオフすることにより前記入力信号の電圧値に関わらず一定となるリミッタ回路。
入力信号を逆相入力とする差動増幅回路と、
前記差動増幅回路の出力を入力とする駆動回路と、
前記駆動回路の出力がソース又はドレインのいずれか一端に接続され、ゲートに所定電圧が印加されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース又はドレインの他の一端に接続される負荷回路とを備え、
前記駆動回路の出力が前記差動増幅回路の正相入力に接続されると共に、前記駆動回路の出力の電圧値は、前記入力信号の電圧値が所定の値以下である場合には前記ＭＯＳトランジスタがオンすることにより前記入力信号の電圧値に応じて変化する一方で、前記入力信号の電圧値が前記所定の値を超える場合には前記ＭＯＳトランジスタがオフすることにより前記入力信号の電圧値に関わらず一定となるリミッタ回路。
前記ＭＯＳトランジスタはデプレッション型である請求項１又は２に記載のリミッタ回路。
前記ＭＯＳトランジスタのソース又はドレインと、前記差動増幅回路の正相入力との間に増幅回路を備える請求項１又は２に記載のリミッタ回路。
前記駆動回路はＮｃｈ−ＭＯＳトランジスタである請求項１乃至４のいずれかに記載のリミッタ回路。
前記駆動回路はＰｃｈ−ＭＯＳトランジスタである請求項１乃至４のいずれかに記載のリミッタ回路。
前記負荷回路は定電流源である請求項１乃至４のいずれかに記載のリミッタ回路。
請求項１乃至７のいずれかに記載のリミッタ回路と、
前記リミッタ回路の動作電圧を供給する第１の電圧源と、
前記リミッタ回路の出力信号が入力される第２の回路と、
前記リミッタ回路の動作電圧より低い前記第２の回路の動作電圧を供給する第２の電圧源とを備え、
前記ＭＯＳトランジスタのゲートが前記第２の電圧源に接続される半導体装置。
出力信号を所定の範囲に制限するリミッタ回路であって、
入力信号を逆相入力とする差動増幅回路と、
前記差動増幅回路の出力を入力とする駆動回路と、
前記駆動回路の出力を前記差動回路の正相入力に接続する帰還経路と、
前記リミッタ回路の出力信号の電圧値を、前記入力信号の電圧値が所定の値以下の場合には前記電圧値に応じて変化するように制御し、前記入力信号の電圧値が前記所定の値を超える場合には前記入力信号の電圧値に関わらず一定電圧となるように制御するスイッチ素子と、
を備えるリミッタ回路。
前記スイッチ素子は、前記駆動回路と前記差動増幅回路の正相入力との間に設けられ、前記正相入力に対する入力信号が前記所定の値を超える場合に、前記リミッタ回路の出力信号を前記一定電圧に制限するよう動作する請求項９に記載のリミッタ回路。
前記スイッチ素子はＭＯＳトランジスタであって、
当該ＭＯＳトランジスタのソース又はドレインのいずれか一端が前記駆動回路の出力に接続され、
当該ＭＯＳトランジスタのソース又はドレインの他端が前記差動増幅回路の正相入力に接続され、
前記制限値を規定するための電圧が当該ＭＯＳトランジスタのゲートに印加される請求項９に記載のリミッタ回路。
前記駆動回路に動作電圧を供給する電圧源をさらに備え、
前記スイッチ素子はＭＯＳトランジスタであって、
当該ＭＯＳトランジスタのソース及びドレインのいずれか一端が前記駆動回路の出力に接続され、
当該ＭＯＳトランジスタのソース又はドレインの他端が前記電圧源に接続され、前記制限値を規定するための電圧が当該ＭＯＳトランジスタのゲートに印加される請求項９に記載のリミッタ回路。
前記ＭＯＳトランジスタはデプレッション型である請求項１１又は１２に記載のリミッタ回路。
前記帰還経路に挿入された増幅回路を備える請求項９に記載のリミッタ回路。