KR20070102406A - 리미터 회로 - Google Patents

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KR20070102406A
KR20070102406A KR1020070035377A KR20070035377A KR20070102406A KR 20070102406 A KR20070102406 A KR 20070102406A KR 1020070035377 A KR1020070035377 A KR 1020070035377A KR 20070035377 A KR20070035377 A KR 20070035377A KR 20070102406 A KR20070102406 A KR 20070102406A
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하야토 오가와
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

리미터 (limiter) 회로는 비반전 입력 및 반전 입력을 가지며, 반전 입력에는 리미터 회로로의 입력 신호가 제공되는 차동 증폭기 회로, 차동 증폭기의 출력이 제공되는 구동 회로, 드레인, 소스, 및 게이트를 갖는 MOS 트랜지스터로서 MOS 트랜지스터의 소스와 드레인 중 하나가 구동 회로의 출력에 연결되고, MOS 트랜지스터의 소스와 드레인 중 다른 하나가 차동 증폭기의 비반전 입력에 연결되며, MOS 트랜지스터의 게이트에 소정의 전압이 인가되는 상기 MOS 트랜지스터, 및 MOS 트랜지스터의 소스와 게이트 중 다른 하나에 연결되는 부하 회로를 포함한다.
리미터 회로, 차동 증폭기, MOS 트랜지스터, 부하 회로

Description

리미터 회로{LIMITER CIRCUIT}
도 1 은 본 발명의 제 1 실시형태에 따른 리미터 회로의 구성을 도시한 도면.
도 2 는 도 1 의 리미터 회로와 균등한 동작을 실현하는 또 다른 구성을 도시한 도면.
도 3 은 본 발명의 제 1 실시형태에 따른 리미터 회로에서의 입출력 전압 간의 관계를 도시한 도면.
도 4 는 본 발명의 제 2 실시형태에 따른 리미터 회로의 구성을 도시한 도면.
도 5 는 본 발명의 제 2 실시형태에 따른 리미터 회로에서의 입출력 전압의 관계를 도시한 도면.
도 6 은 본 발명의 제 3 실시형태에 따른 리미터 회로의 구성을 도시한 도면.
도 7 은 본 발명의 제 3 실시형태에 따른 리미터 회로에서의 입출력 전압의 관계를 도시한 도면.
도 8 은 본 발명의 제 4 실시형태에 따른 리미터 회로의 구성을 도시한 도면.
도 9 는 본 발명의 제 4 실시형태에 따른 리미터 회로에서의 입출력 전압의 관계를 도시한 도면.
도 10 은 종래의 제 1 회로와 제 2 회로 및 리미터 회로를 포함한 장치의 구성 예를 도시한 도면.
도 11 은 종래의 제 1 회로의 구성을 도시한 도면.
도 12 는 종래의 리미터 회로의 구성을 도시한 도면.
도 13 은 도 12 의 종래의 리미터 회로에서의 입출력 전압의 관계를 도시한 도면.
도 14 는 종래의 리미터 회로의 구성을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : 제 1 회로
2 : 제 2 회로
3 : 리미터 회로
4 : 정전류원
5 : 차동 증폭기
6 : 전압원
7 : 증폭기
10, 20, 30, 40 : 리미터 회로
100 : 펄스 생성기
101 : 전압 변환기
본 발명은 소정의 범위로 출력 신호 레벨을 제한하는 리미터 회로에 관한 것이다.
최근에, LSI 내의 디바이스의 소형화 및 고집적화에 따라, 저전압으로 동작하는 회로의 수가 증가하고 있다. 또한, 상이한 동작 전원을 갖는 몇몇 회로가 종종 하나의 LSI 에 탑재된다. 이런 경우에, 특정 동작 전압 이상의 과전압이 저전압으로 동작하는 회로에 인가된다면, 그 회로를 통해 과전류가 흐르기 때문에, 그 회로는 파괴될 수도 있다. 따라서, 고전압으로 동작하는 회로로부터 저전압으로 동작하는 회로로 신호를 출력하는 경우에, 출력 전압의 전압 레벨은 리미터 회로에 의해 제한되어야 한다.
도 10 은 상이한 전압으로 동작하는 2 개의 회로 및 리미터 회로를 포함하는 장치를 도시하는 구성 예이다. 도 10 에서, 제 1 회로 (1) 는 전원 전압 (VDD1) 으로 동작하는 회로이다. 제 2 회로 (2) 는 전원 전압 (VDD2) 으로 동작하는 회로이다. 리미터 회로 (3) 는 제 1 회로 (1) 로부터의 출력 전압을 입력 신호로 간주하고, 여기서 제 1 회로 (1) 로부터의 출력 전압은 그라운드 (ground) 레벨 0 V 로부터 전원 전압 (VDD1) 까지의 전압 범위 내에서 변동하며, 제 2 회로 (2) 로 출력하기 위해 전압 레벨을 전원 전압 (VDD2) 이하로 제한한다.
도 11 은 제 1 회로 (1) 를 도시한 특정 구성 예이다. 도 11 에서, 입력 전압 (VIN) 은 차동 증폭기 (5) 의 반전 입력에 인가되고, 차동 증폭기 (5) 로부터의 출력은 P채널-MOS 트랜지스터 (MP1) 의 게이트에 연결된다. 트랜지스터 (MP1) 의 소스는 전원 전압 (VDD1) 에 연결된다. 트랜지스터 (MP1) 의 드레인은 제 1 회로 (1) 의 출력 전압 (VOUT1) 을 출력하고, 또한, 차동 증폭기 (5) 의 비반전 입력 및 정전류원 (4) 에 연결된다. 정전류원 (4) 의 타단은 접지된다. 이런 구성에 의해, 트랜지스터 (MP1) 가 포화 영역에서 동작되고 차동 증폭기 회로 (5) 의 루프 이득이 충분히 큰 경우에, 차동 증폭기 (5) 의 차동 입력 전압은 작아져서, 출력 전압 (VOUT1) 이 입력 전압 (VIN) 과 거의 동일하도록 충족시킨다.
리미터 회로 (3) 의 구성 예로서, 미심사된 일본 특허 출원 공개 번호 58-70482 호에 개시된 구성이 도 12 에 도시되어 있다. 도 12 의 리미터 회로 (3) 에서, QL, QLL 및 QD 는 N채널-MOS 트랜지스터이다. 제 1 회로 (1) 로부터의 입력 전압은 펄스 생성기 (100) 의 입력 단자에 인가된다. 펄스 생성기 (100) 의 비반전 출력은 트랜지스터 (QL) 의 게이트에 연결된다. 펄스 생성기 (100) 의 반전 출력은 트랜지스터 (QD) 의 게이트에 연결된다. 또한, 고정전압 (VLL) 이 전압 변환기 (101) 에 의해 트랜지스터 (QLL) 의 게이트에 인가된다. 트랜지스터 (QL) 의 드레인은 전원 전압 (VCC) 에 연결되고, 트랜지스터 (QL) 의 소스는 트랜지스터 (QLL) 의 드레인에 연결된다. 또한, 트랜지스터 (QLL) 의 소스는 트랜지스터 (QD) 의 드레인에 연결되고, 트랜지스터 (QD) 의 소스는 접지된다. 또한, 트랜지스터 (QD) 의 드레인은 리미터 회로 (3) 의 출력 전압으로써 출력 된다.
펄스 생성기 (100) 에 대한 입력 전압 (VOUT1) 이 하이 (high) 전압이 되면, 트랜지스터 (QD) 의 게이트 전압은 펄스 생성기 (100) 의 동작에 의해 하이 전압으로부터 그라운드 레벨로 변한다. 따라서, 트랜지스터 (QD) 가 오프 (off) 되는 동시에, 트랜지스터 (QL) 의 게이트 전압은 그라운드 레벨로부터 전원 전압 레벨 (VCC) 로 변한다. 결과적으로 트랜지스터 (QL) 는 온 상태가 된다.
여기에서, 정전압 (VLL) 이 트랜지스터 (QLL) 의 게이트에 인가되기 때문에, 출력 전압 (VOUT2) 이 VLL-VTH 를 초과한다면, 트랜지스터 (QLL) 는 오프된다. 따라서, 리미터 회로 (3) 는 출력 전압 (VOUT2) 이 VLL-VTH 를 초과하지 않도록 동작한다. 전압 (VTH) 은 트랜지스터 (QLL) 의 임계 전압이다.
상세하게, 트랜지스터 (QL, QD) 에 의해 결정되는 리미터 회로 (3) 의 임계 전압이 VTQ 라고 가정하면, 입력 전압 (VOUT1) 이 VTQ 보다 더 높은 경우, 출력 전압 VOUT2 은 VLL-VTH 로 제한된다. 또한, 입력 전압 (VOUT1) 이 VTQ 보다 더 낮은 경우, 출력 전압 (VOUT2) 은 그라운드 레벨이 된다. 도 13 은 입력 전압 (VOUT1) 과 출력 전압 (VOUT2) 간의 관계를 도시한 것이다.
도 14 는 또 다른 방법을 사용해서 출력 전압의 전압 레벨을 제한하는 리미터 회로 (3) 를 도시한 구성도이다. 도 14 에 도시된 리미터 회로 (3) 에서, 버퍼 회로 (200, 201) 는 입력 신호와 거의 동일한 출력 신호를 출력한다. 상 세하게, 버퍼 회로 (200) 는 입력 임피던스를 증가시키기 위해 배치되지만, 버퍼 회로 (201) 는 출력 임피던스를 감소시키기 위해 배치된다. 저항 (R) 은 과전류가 버퍼 회로 (200) 로부터 전압원 (6) 으로 흐르지 못하도록 전류를 제한하는 기능을 한다.
도 14 에 도시된 회로에서, 전압원 (6) 의 전압값이 VL 이고 다이오드 (D) 의 순방향 전압이 VDT 라고 가정하면, 입력 전압 (VOUT1) 이 VL+VDT 이하인 경우, 출력 전압 (VOUT2) 은 거의 입력 전압 (VOUT1) 과 동일하게 된다. 한편, 입력 전압 (VOUT1) 이 VL+VDT 를 초과한 경우, 다이오드 (D) 는 순방향 바이어스가 되어 전도성이 있게 된다. 따라서, 도 3 에서의 리미터 회로는 출력 전압 (VOUT2) 이 VL+VDT 를 초과하지 않도록 동작한다.
그러나, 현재, 상술된 리미터 회로는 에러를 포함한 출력 전압을 생성하는 경향이 있는 것이 발견되었다.
상세하게, 도 12 에 도시된 리미터 회로 (3) 에서, 출력 전압 (VOUT2) 은 트랜지스터 (QL, QD) 에 의해 결정되는 경계로서의 임계 전압 (VTQ) 으로 인해, 그라운드 레벨 (0 V) 로부터 제한된 전압 (VLL-VTH) 까지 변한다. 따라서, 출력 전압 (VOUT2) 의 전압 레벨은 하한값인 그라운드 레벨 (0 V) 또는 상한값인 VLL-VTH 로 제한된다. 상술한 바와 같이, 도 12 에 도시된 리미터 회로 (3) 는 하한값 (0 V) 과 상한값 (VLL-VTH) 간의 중간 전압을 출력할 수 없으며, 따라서, 입력 전압이 아날로그 신호인 경우에, 입력 전압은 출력 측에 정확히 전송될 수 없는 문제점이 있다.
또한, 도 14 에 도시된 리미터 회로 (3) 는 많은 디바이스를 포함하기 때문에, 저항 (R), 다이오드 (D), 버퍼 회로 (200, 201) 의 특성 변동이 원인이 되어, 신호 전송 에러가 쉽게 발생될 수 있다.
본 발명의 제 1 실시형태에 의하면, 비반전 및 반전 입력을 가지며, 반전 입력에는 리미터 회로로의 입력 신호가 제공되는 차동 증폭기, 차동 증폭기의 출력이 제공되는 구동 회로, 소스, 드레인 및 게이트를 갖는 MOS 트랜지스터로서, MOS 트랜지스터의 소스와 드레인 중 하나가 구동 회로의 출력에 연결되고, MOS 트랜지스터의 소스와 드레인 중 다른 하나가 차동 증폭기의 비반전 입력에 연결되며, MOS 트랜지스터의 게이트에는 소정의 전원이 인가되는, 상기 MOS 트랜지스터, 및 MOS 트랜지스터의 소스와 드레인 중 다른 하나에 연결되는 부하 회로를 포함하는 리미터 회로가 제공된다.
상기 개시한 바와 같이, 본 발명의 제 1 실시형태에 따른 리미터 회로는 소정의 전압이 그 게이트에 인가되는 MOS 트랜지스터, 및 차동 증폭기를 통해 구동 회로의 입력으로 구동 회로의 출력이 피드백되는 구성을 갖는다. 이 구성에 의해, 리미터 회로에서, 입력 신호의 전압 레벨이 MOS 트랜지스터의 게이트에 인가된 소정의 전압에 의해 결정되는 상한값 이하라면, 리미터 회로의 출력 전압은 리미터 회로의 입력 전압에 따라 변한다. 또한, 입력 전압이 상한값에 도달한 후에, 그 회로는 리미터 회로의 출력 전압을 상한값으로 제한하도록 동작한다. 따라서, 중간 전압 레벨을 포함하여, 입력 전압이 아날로그 신호인 경우일지라도, 전압을 제한할 수 있다.
또한, 제 1 실시형태의 리미터 회로는, 게이트로 소정의 전압이 제공되는 MOS 트랜지스터가 도 11 에 도시된 제 1 회로의 출력 부분에 삽입되는 간단한 구성으로 출력 전압을 제한할 수 있다. 또한, 상술한 바와 같이, 피드백 제어를 수행함으로써, 출력 전압의 에러는 억제될 수 있다. 따라서, 본 발명의 제 1 실시형태의 리미터 회로는 도 14 의 리미터 회로와 비교할 때, 신호 전송 에러를 억제할 수 있다.
본 발명의 제 2 실시형태에 의하면, 비반전 및 반전 입력을 가지며 반전 입력에는 리미터 회로로의 입력 신호가 제공되는 차동 증폭기, 차동 증폭기의 출력이 제공되는 구동 회로로서, 그 구동 회로의 출력이 차동 증폭기의 비반전 입력에 연결되는, 상기 구동회로, 소스, 드레인 및 게이트를 갖는 MOS 트랜지스터로서, MOS 트랜지스터의 소스와 드레인 중 하나가 구동 회로의 출력에 연결되고, MOS 트랜지스터의 게이트에는 소정의 전압이 인가되는, 상기 MOS 트랜지스터, 및 MOS 트랜지스터의 소스와 드레인 중 다른 하나에 연결되는 부하 회로를 포함하는 리미터 회로가 제공된다.
상기 개시한 바와 같이, 본 발명의 제 2 실시형태에 따른 리미터 회로는 제 1 실시형태의 리미터 회로에서와 같이 구동 회로의 출력이 차동 증폭기를 통해 구 동 회로의 입력으로 피드백되는 구성을 갖는다. 따라서, 입력 전압이 아날로그 신호인 경우일지라도, 전압을 제한할 수 있다. 또한, 이 실시형태의 리미터 회로는 이 실시형태의 리미터 회로의 출력 전압 레벨이 소정의 레벨 이하로 제한되는 간단한 구성으로 출력 전압 레벨을 제한할 수 있다. 따라서, 도 14 의 리미터 회로와 비교할 때, 신호 전송 에러를 억제할 수 있다.
본 발명의 제 3 실시형태에 의하면, 비반전 및 반전 입력을 가지며, 반전 입력에는 리미터 회로로의 입력 신호가 제공되는 차동 증폭기, 차동 증폭기의 출력이 제공되는 구동 회로로서 구동 회로의 출력을 비반전 입력에 연결하도록 피드백 경로가 구성되는, 상기 구동 회로, 소정의 제 1 제한값 이하로 리미터 회로의 출력 신호 레벨을 제한하게 동작하도록 구성되는 스위칭 디바이스를 포함하는, 소정의 범위로 출력 신호를 제한하는 리미터 회로가 제공된다.
상기 개시한 바와 같이, 본 발명의 제 2 실시형태에 따른 리미터 회로는 제 1 실시형태의 리미터 회로에서와 같이 구동 회로의 출력이 차동 증폭기를 통해 구동 회로의 입력으로 피드백되는 구성을 갖는다. 따라서, 입력 전압이 아날로그 신호인 경우일지라도, 전압을 제한할 수 있다. 또한, 이 실시형태의 리미터 회로는 이 실시형태의 리미터 회로의 출력 전압 레벨을 소정의 제 1 레벨 이하로 제한하도록 동작하는 스위칭 디바이스를 사용하는 간단한 구성으로 출력 전압을 제한할 수 있다. 따라서, 도 14 의 리미터 회로와 비교할 때, 신호 전송 에러를 억제할 수 있다.
본 발명은 아날로그 신호에 관한 전압을 제한할 수 있는 리미터 회로를 제공 하고, 에러가 억제된 출력 전압을 갖는다.
본 발명의 목적, 이점, 및 특징은 첨부한 도면에 관한 다음의 설명으로부터 더 명백하게 될 것이다.
바람직한 실시형태의 설명
다음으로, 본 발명은 예시적인 실시형태를 참조하여 설명될 것이다. 당업자는 본 발명의 교시를 사용하여 많은 다른 실시형태를 성취할 수 있고, 본 발명이 설명의 목적을 위해 예시된 실시형태로 제한되지 않는다는 것을 인식할 것이다.
다음의 설명에서, 동일한 부분은 명확화 및 간결화를 위해 설명을 반복하지 않고, 각각 동일한 참조 부호로 명세서 및 도면 전반에 걸쳐 표시된다.
제 1 실시형태
도 1 은 이 실시형태에 따른 리미터 회로 (10) 의 구성을 도시한 블록도이다. 도 1 에서, 입력 전압 (VIN) 이 차동 증폭기 (5) 의 반전 입력으로 제공되고, 차동 증폭기 (5) 의 출력이 트랜지스터 (MP1) 의 게이트에 연결되고, 트랜지스터 (MP1) 의 소스가 전원 전압 (VDD1) 에 연결된다는 점에서 그 구성은 도 11 의 제 1 회로와 동일하다.
또한, 이 실시 형태의 리미터 회로 (10) 에서, 트랜지스터 (MP1) 의 드레인은 N채널-MOS 트랜지스터 (M1) 의 드레인에 연결된다. 트랜지스터 (M1) 의 소스는 정전류원 (4) 의 일단에 연결되고, 또한, 차동 증폭기 (5) 의 비반전 입력에 연결되며, 피드백 경로는 차동 증폭기 (5), 트랜지스터 (MP1), 및 트랜지스터 (M1) 에 의해 형성된다. 또한, 전압원 (6) 에 의해 생성되는 정전압 (VL) 은 트랜지스터 (M1) 의 게이트에 인가되고, 트랜지스터 (M1) 의 소스는 리미터 회로 (10) 의 출력 전압 (VOUT) 에 연결된다.
리미터 회로 (10) 에서, 트랜지스터 (MP1) 는 출력 전압 (VOUT) 을 구동하는 구동 회로와 같은 기능을 갖는다. 정전류원 (4) 은 구동 회로에 대한 부하 회로와 같은 기능을 갖는다.
도 1 에 도시된 회로 구성은 단지 예시적이며, 동일한 기능이 상이한 구성으로 달성될 수 있음을 알 수 있다. 예를 들어, 도 2 에 도시된 바와 같이, 구동 회로로서 기능하는 트랜지스터 (MP1) 를 N채널-MOS 트랜지스터로 변경하고, 부하 회로 및 구동 회로로서 기능하는 정전류원 (4) 의 위치를 변경함으로써 달성될 수 있다.
도 2 에 도시된 리미터 회로 (10) 에서, 입력 전압 (VIN) 은 차동 증폭기 (5) 의 반전 입력으로 제공된다. 차동 증폭기 (5) 의 출력은 N채널-MOS 트랜지스터 (MN1) 의 게이트에 연결된다. 트랜지스터 (MN1) 의 소스는 접지된다. 트랜지스터 (MN1) 의 드레인은 N채널-MOS 트랜지스터 (M1) 의 소스 및 차동 증폭기 (5) 의 비반전 입력에 연결된다. 피드백 경로는 차동 증폭기 (5) 및 트랜지스터 (MN1) 에 의해 형성된다. 또한, 트랜지스터 (MN1) 의 드레인은 리미터 회로 (10) 의 출력 전압 (VOUT) 이다.
트랜지스터 (M1) 의 드레인은 정전류원 (4) 의 일단에 연결되고, 정전류원 (4) 의 타단은 전원 전압 (VDD1) 에 연결된다. 도 2 에 도시된 회로의 구성은 전압원 (6) 에 의해 생성되는 정전압 VL 이 트랜지스터 (M1) 의 게이트에 인가된다는 점에서 도 1 에 도시된 회로의 구성과 동일하다.
다음으로, 도 1 에 도시된 리미터 회로 (10) 의 동작을 이하 상세하게 설명한다. 다음의 설명에서, VT1 은 트랜지스터 (M1) 의 임계 전압을 지칭한다.
도 1 의 리미터 회로 (10) 에서, 트랜지스터 (MP1) 의 드레인은 트랜지스터 (M1) 및 차동 증폭기 (5) 를 통해 트랜지스터 (MP1) 의 게이트로 피드백된다. 따라서, 트랜지스터 (MP1, M1) 가 포화 영역에서 동작되고 차동 증폭기 (5) 의 루프 이득이 충분히 큰 경우에, 차동 증폭기 (5) 의 차동 입력 전압은 작아진다. 이는 리미터 회로 (10) 로 하여금 출력 전압 (VOUT) 이 입력 전압 (VIN) 과 거의 동일하다는 것을 충족시키도록 동작할 수 있게 한다.
한편, 정전압 (VL) 은 피드백 경로에 포함되는 트랜지스터 (M1) 의 게이트에 인가되며, 따라서, VL-VT1 을 초과하는 소스 전압을 출력하려는 시도는 트랜지스터 (M1) 를 오프되게 한다. 따라서, 입력 전압 (VIN) 이 VL-VT1 를 초과한다면, 트랜지스터 (M1) 는 오프되며, 따라서, 트랜지스터 (MP1) 의 게이트로의 피드백은 동작하지 않는다. 따라서, 출력 전압 (VOUT) 의 전압 범위는 VL-VT1 이하로 제한된다. 리미터 회로 (10) 의 입력 전압 (VIN) 과 출력 전압 (VOUT) 간의 관계는 도 3 에 도시되어 있다.
도 1 의 리미터 회로 (10) 에서, 출력 전압 (VOUT) 의 상한을 VLM 이하로 제한하기 위해, 전압원 (6) 의 생성 전압 (VL) 은 아래의 수학식 (1) 을 충족시키도록 결정될 수도 있다. 상세하게, 전압원 (6) 의 생성 전압 (VL) 은 VLM + VT1 이하이다.
VL - VT1 ≤ VLM
도 12 의 종래의 리미터 회로에서, 입력 전압이 아날로그 신호인 경우에 출력 전압에서 큰 차이가 생성되는 문제점이 있었다. 한편, 이 실시형태의 리미터 회로 (10) 는, 트랜지스터의 드레인이 정전압 (VL) 이 게이트에 인가되는 트랜지스터 (M1) 및 차동 증폭기 (5) 를 통해 트랜지스터 (MP1) 의 게이트로 피드백되는 구성을 갖는다. 이 구성에 의해, 입력 전압 (VIN) 이 상한값 이하인 경우에, 출력 전압 (VOUT) 은 입력 전압에 따라 변하고, 입력 전압 (VIN) 이 상한값 (VLM) 에 도달한 후에, 그 회로는 상한값 (VLM) 으로 출력 전압 (VOUT) 을 제한하도록 동작한다. 따라서, 입력 전압 (VIN) 이 아날로그 신호인 경우일지라도, 에러가 억제된 출력 신호 (VOUT) 를 생성할 수 있다.
또한, 도 14 에 도시된 리미터 회로는 많은 디바이스를 포함하기 때문에, 저항 (R), 다이오드 (D), 및 버퍼 회로 (200, 201) 에서의 특성 변동에 의해 야기되는 신호 전송 에러가 쉽게 생성될 수 있다. 한편, 이 실시형태의 리미터 회로 (10) 는, 정전압 VL 이 게이트에 인가되는 트랜지스터 (M1) 가 도 11 에 도시된 제 1 회로 (1) 의 출력 부분에 삽입되는 간단한 구성에 의해 출력 전압을 제한할 수 있다. 또한, 상술한 피드백 제어를 수행함으로써, 출력 전압에서의 에러가 억제될 수 있다. 따라서, 리미터 회로 (10) 는 도 14 의 리미터 회로보다 더 우수하게 신호 전송 에러를 억제할 수 있다.
또한, 도 14 에 도시된 종래의 리미터 회로는 임피던스를 조절하는 버퍼 회로 (200, 201) 를 삽입할 필요가 있으며, 따라서, 소비 전류가 큰 문제점이 있다. 한편, 이 실시형태의 리미터 회로 (10) 는 도 11 에 도시된 제 1 회로 (1) 의 출력 부분에 삽입된, 정전압 (VL) 이 게이트에 인가되는 트랜지스터 (M1) 를 포함하기 때문에, 도 14 에 도시된 종래의 리미터 회로에서 사용되는 버퍼 회로 (200, 201) 가 요구되지 않으며, 이에 따라 도 14 에 도시된 종래의 리미터 회로와 비교할 때, 전력 소비를 감소시킬 수 있다.
제 2 실시형태
이 실시형태에 따른 리미터 회로 (20) 의 구성은 도 4 에 도시되어 있다. 도 4 에서, 회로의 구성은 입력 전압 (VIN) 이 차동 증폭기 (5) 의 반접 입력에 입력되고, 피드백 경로가 차동 증폭기 (5), 트랜지스터 (MP1), 및 트랜지스터 (M1) 로 형성되고, 트랜지스터 (M1) 의 소스가 정전류원 (4) 의 일단에 연결되며, 트랜지스터 (M1) 의 소스가 리미터 회로 (20) 의 출력 (출력 전압 (VOUT)) 이라는 점에서 제 1 실시형태의 리미터 회로 (10) 와 동일하다.
또한, 도 4 에서, 제 2 회로 (2) 는 전원 전압 (VDD2) 에 의해 동작한다. 제 2 회로 (2) 에는 리미터 회로 (20) 의 출력 전압이 제공된다. 이 실시형태의 리미터 회로 (20) 는 전원 전압 (VDD2) 이 트랜지스터 (M1) 의 게이트에 인가되는 구성을 갖는다. 따라서, 이 실시형태의 리미터 회로 (20) 는 트랜지스터 (M1) 의 게이트에 연결된 전압원 (6) 을 요구하지 않는다.
리미터 회로 (20) 에서, 전원 전압 (VDD2) 은 트랜지스터 (M1) 의 게이트에 인가된다. 따라서, 리미터 회로 (20) 는 출력 전압 (VOUT) 의 상한이 VDD2-VT1 이하로 제한되도록 동작한다. 여기에서, 전압 (VT1) 은 트랜지스터 (M1) 의 임계 전압을 지칭한다. 리미터 회로 (20) 에서 입력 전압 (VIN) 과 출력 전압 (VOUT) 간의 관계는 도 5 에 도시되어 있다.
제 3 실시형태
이 실시형태에 따른 리미터 회로 (30) 의 구성은 도 6 에 도시되어 있다. 도 6 에서, MDEP1 은 음의 임계 전압을 특징으로 하는 공핍형 N채널-MOS 트랜지스터이다. 도 14 에 도시된 리미터 회로 (10) 와의 차이점은 트랜지스터 (M1) 가 공핍형 트랜지스터 (MDEP1) 라는 것이다.
상세하게, 트랜지스터 (MP1) 의 드레인은 트랜지스터 (MDEP1) 의 드레인에 연결되고, 전압원 (6) 의 출력은 트랜지스터 (MDEP1) 의 게이트에 연결되고, 트랜지스터 (MDEP1) 의 소스는 정전류원 (4) 의 일단 및 차동 증폭기 (5) 의 비반전 입력에 연결되며, 피드백 경로는 차동 증폭기 (5), 트랜지스터 (MP1), 및 트랜지스터 (MDEP1) 에 의해 형성된다. 또한, 트랜지스터 (MDEP1) 의 소스는 리미터 회로 (30) 의 출력 (출력 전압 (VOUT)) 이다.
리미터 회로 (30) 에서, 트랜지스터 (MDEP1) 는 공핍형이다. 상세하게, 트랜지스터 (MDEP1) 의 임계 전압 (VT2) 은 음의 값이다. 따라서, 제 1 실시형태의 리미터 회로 (10) 에 포함되는 트랜지스터 (M1) 를 공핍형 트랜지스터 (MDEP1) 로 변경함으로써, 리미터 회로 (30) 에 관한 출력 전압 (VOUT) 의 전압 범위의 상한 (VLM) 은 VL-VT2 = VL+│VT2│ 이하로 제한된다. 리미터 회로 (30) 에서의 입력 전압 (VIN) 과 출력 전압 (VOUT) 간의 관계는 도 7 에 도시되어 있다.
상술한 바와 같이, 이 실시형태의 리미터 회로 (30) 에서 출력 전압 (VOUT) 의 상한은 VL+│VT2│ 이하로 제한된다. 따라서, 동일한 전압 (VL) 이 전압원 (6) 에 의해 공급되는 경우에, 제 1 실시형태의 리미터 회로 (10) 과 비교할 때, 더 높은 전압을 출력할 수 있다.
도 4 에 도시된 리미터 회로 (20) 에서의 트랜지스터 (M1) 는 공핍형 트랜지스터 (MDEP1) 일 수도 있다.
제 4 실시형태
이 실시형태에 따른 리미터 회로 (40) 의 구성은 도 8 에 도시되어 있다. 도 8 에서, 입력 전압 (VIN) 이 차동 증폭기 (5) 의 반전 입력에 입력되고, 차동 증폭기 (5) 의 출력이 트랜지스터 (MP1) 의 게이트에 연결되고, 트랜지스터 (MP1) 의 소스가 전원 전압 (VDD1) 에 연결된다는 점에서, 그 구성은 도 1 에 도시된 제 1 실시형태의 리미터 회로 (10) 와 동일하다.
또한, 트랜지스터 (MP1) 의 드레인이 트랜지스터 (M1) 의 드레인에 연결되고, 트랜지스터 (M1) 의 소스가 정전류원 (4) 의 일단에 연결되고, 전압원 (6) 의 출력이 트랜지스터 (M1) 의 게이트에 연결되며, 트랜지스터 (M1) 의 소스가 리미터 회로 (40) 의 출력 전압 (VOUT) 이라는 점에서, 그 구성은 도 1 에 도시된 제 1 실시형태의 리미터 회로 (10) 와 동일하다.
한편, 리미터 회로 (40) 는 입력 신호를 증폭하는 증폭기 (7) 를 포함한다. 상세하게, 트랜지스터 (M1) 의 소스가 증폭기 (7) 에 연결되고, 증폭기 (7) 의 출력이 차동 증폭기 (5) 의 비반전 입력에 연결됨으로써, 피드백 경로는 차동 증폭기 (5), 트랜지스터 (MP1), 트랜지스터 (M1), 및 증폭기 (7) 에 의해 형성된다.
이하, 리미터 회로 (40) 의 동작을 상세하게 설명한다. 다음의 설명에서, 증폭기 (7) 의 이득은 G 로 지칭된다. 리미터 회로 (40) 에서, 트랜지스터 (MP1) 의 드레인은 트랜지스터 (M1), 증폭기 (7), 및 차동 증폭기 (5) 를 통해 트랜지스터 (MP1) 의 게이트로 피드백된다. 따라서, 트랜지스터 (MP1, M1) 가 포화 영역에서 동작되고, 또한 차동 증폭기 (5) 의 루프 이득이 충분히 큰 경우에, 차동 증폭기 (5) 의 차동 입력 전압은 작아진다.
또한, 리미터 회로 (40) 에서, 증폭기 (7) 에 의해 G 배 증폭된 출력 전압 (VOUT) 의 신호는 차동 증폭기 (5) 의 비반전 입력이다. 따라서, 차동 증폭기 (5) 의 차동 입력 전압이 작으면, 그 회로는 출력 전압이 VIN/G 와 거의 동일한 것을 충족시키도록 동작한다.
한편, 정전압 (VL) 이 피드백 경로에 포함되는 트랜지스터 (M1) 의 게이트에 인가되기 때문에, VL-VT1 를 초과하는 소스 전압을 출력하려는 시도는 트랜지스터 (M1) 를 오프되게 한다. 따라서, 입력 전압 (VIN) 이 G×(VL-VT1) 을 초과한다면, 트랜지스터 (M1) 는 오프되며, 트랜지스터 (MP1) 의 게이트로의 피드백은 동작하지 않는다. 따라서, 리미터 회로 (10) 와 같이, 리미터 회로 (40) 의 출력 전압 (VOUT) 의 전압 범위는 VL-VT1 이하로 제한된다. 입력 전압 (VIN) 과 출력 전압 (VOUT) 간의 관계는 도 9 에 도시되어 있다.
상기 개시한 바와 같이, 이 실시형태의 리미터 회로 (40) 는 입력 전압 (VIN) 의 전압 레벨보다 출력 전압 (VOUT) 의 전압 레벨을 낮출 수 있다. 따라서, 입력 전압 (VIN) 이 제 2 회로 (2) 의 입력 전압의 상한값 보다 더 클지라도, 리미터 회로 (40) 에 의해서 출력 전압 (VOUT) 의 전압 레벨을 낮출 수 있다. 따라서, 리미터 회로 (40) 는 출력 전압 (VOUT) 에서 파형 왜곡을 생성하지 않고, 후속 회로로 신호를 전송할 수 있다.
명백하게, 본 발명은 상기 실시형태로 제한되지 않으며, 본 발명의 범위 및 사상으로부터 벗어나지 않고 변형 및 변경될 수도 있다.
본 발명에 의하면, 아날로그 신호에 관한 전압을 제한할 수 있고, 에러가 억제된 출력 전압을 가질 수 있다.

Claims (21)

  1. 비반전 입력 및 반전 입력을 가지며, 상기 반전 입력에는 리미터 회로로의 입력 신호가 제공되는 차동 증폭기;
    상기 차동 증폭기의 출력이 제공되는 구동 회로;
    소스, 드레인, 및 게이트를 갖는 MOS 트랜지스터로서, 상기 MOS 트랜지스터의 소스와 드레인 중 하나는 상기 구동 회로의 출력에 연결되고, 상기 MOS 트랜지스터의 소스와 드레인 중 다른 하나는 상기 차동 증폭기의 비반전 입력에 연결되며, 상기 MOS 트랜지스터의 게이트에는 소정의 전압이 인가되는, 상기 MOS 트랜지스터; 및
    상기 MOS 트랜지스터의 소스와 드레인 중 다른 하나에 연결되는 부하 회로를 포함하는, 리미터 회로.
  2. 비반전 입력 및 반전 입력을 가지며, 상기 반전 입력에는 리미터 회로로의 입력 신호가 제공되는 차동 증폭기;
    상기 차동 증폭기의 출력이 제공되는 구동 회로로서, 상기 구동 회로의 출력은 상기 차동 증폭기의 비반전 입력에 연결되는, 상기 구동 회로;
    소스, 드레인, 및 게이트를 갖는 MOS 트랜지스터로서, 상기 MOS 트랜지스터의 소스와 드레인 중 하나는 상기 구동 회로의 출력에 연결되고, 상기 MOS 트랜지스터의 게이트에는 소정의 전압이 인가되는, 상기 MOS 트랜지스터; 및
    상기 MOS 트랜지스터의 소스와 드레인 중 다른 하나에 연결되는 부하 회로를 포함하는, 리미터 회로.
  3. 제 1 항에 있어서,
    상기 MOS 트랜지스터는 공핍형 MOS 트랜지스터인, 리미터 회로.
  4. 제 2 항에 있어서,
    상기 MOS 트랜지스터는 공핍형 MOS 트랜지스터인, 리미터 회로.
  5. 제 1 항에 있어서,
    상기 MOS 트랜지스터의 소스와 드레인 중 다른 하나와 상기 차동 증폭기의 비반전 입력 사이에 배치되는 증폭기를 더 포함하는, 리미터 회로.
  6. 제 2 항에 있어서,
    상기 MOS 트랜지스터의 소스와 드레인 중 하나와 상기 차동 증폭기의 비반전 입력 사이에 배치되는 증폭기를 더 포함하는, 리미터 회로.
  7. 제 1 항에 있어서,
    상기 구동 회로는 N채널-MOS 트랜지스터인, 리미터 회로.
  8. 제 2 항에 있어서,
    상기 구동 회로는 N채널-MOS 트랜지스터인, 리미터 회로.
  9. 제 1 항에 있어서,
    상기 구동 회로는 P채널-MOS 트랜지스터인, 리미터 회로.
  10. 제 2 항에 있어서,
    상기 구동 회로는 P채널-MOS 트랜지스터인, 리미터 회로.
  11. 제 1 항에 있어서,
    상기 부하 회로는 정전류원인, 리미터 회로.
  12. 제 2 항에 있어서,
    상기 부하 회로는 정전류원인, 리미터 회로.
  13. 제 1 항에 기재된 리미터 회로;
    상기 리미터 회로로 제 1 동작 전압을 공급하도록 구성되는 제 1 전압원;
    상기 리미터 회로의 출력 신호가 제공되는 제 2 회로; 및
    상기 제 2 회로로 제 2 동작 전압을 공급하도록 구성되는 제 2 전압원으로서, 상기 제 2 동작 전압은 상기 제 1 동작 전압보다 더 낮은, 상기 제 2 전압원을 포함하며,
    MOS 트랜지스터의 게이트가 상기 제 2 전압원에 연결되는, 반도체 장치.
  14. 제 2 항에 기재된 리미터 회로;
    상기 리미터 회로로 제 1 동작 전압을 공급하도록 구성되는 제 1 전압원;
    상기 리미터 회로의 출력 신호가 제공되는 제 2 회로; 및
    상기 제 2 회로로 제 2 동작 전압을 공급하도록 구성되는 제 2 전압원으로서, 상기 제 2 동작 전압은 상기 제 1 동작 전압보다 더 낮은, 상기 제 2 전압원을 포함하며,
    MOS 트랜지스터의 게이트가 상기 제 2 전압원에 연결되는, 반도체 장치.
  15. 소정의 범위로 출력 신호를 제한하는 리미터 회로로서,
    비반전 입력 및 반전 입력을 가지며, 상기 반전 입력에는 상기 리미터 회로로의 입력 신호가 제공되는 차동 증폭기;
    상기 차동 증폭기의 출력이 제공되는 구동 회로;
    상기 구동 회로의 출력을 상기 비반전 입력에 연결하도록 구성되는 피드백 경로; 및
    소정의 제 1 제한값 이하로 상기 리미터 회로의 출력 신호 레벨을 제한하게 동작하도록 구성되는 스위칭 디바이스를 포함하는, 리미터 회로.
  16. 제 15 항에 있어서,
    상기 스위칭 디바이스는 상기 구동 회로와 상기 비반전 입력 간에 배치되고,
    상기 비반전 입력에 대한 전압이 소정의 제 2 제한값을 초과하는 경우에, 상기 리미터 회로는 상기 리미터 회로의 출력 신호 레벨을 제한하도록 동작하는, 리미터 회로.
  17. 제 15 항에 있어서,
    상기 스위칭 디바이스는 소스, 드레인, 및 게이트를 갖는 MOS 트랜지스터이고,
    상기 MOS 트랜지스터의 소스와 게이트 중 하나는 상기 구동 회로의 출력에 연결되고,
    상기 MOS 트랜지스터의 소스와 게이트 중 다른 하나는 상기 차동 증폭기의 비반전 입력에 연결되며,
    상기 소정의 제 1 제한값을 한정하는 전압은 상기 MOS 트랜지스터의 게이트로 인가되는, 리미터 회로.
  18. 제 15 항에 있어서,
    상기 구동 회로로 동작 전압을 공급하도록 구성되는 전압원을 더 포함하며,
    상기 스위칭 디바이스는 소스, 드레인, 및 게이트를 갖는 MOS 트랜지스터이고,
    상기 MOS 트랜지스터의 소스와 드레인 중 하나는 상기 구동 회로의 출력에 연결되고,
    상기 MOS 트랜지스터의 소스와 드레인 중 다른 하나는 상기 전압원에 연결되며,
    상기 소정의 제 1 제한값을 한정하는 전압은 상기 MOS 트랜지스터의 게이트에 인가되는, 리미터 회로.
  19. 제 17 항에 있어서,
    상기 MOS 트랜지스터는 공핍형 MOS 트랜지스터인, 리미터 회로.
  20. 제 18 항에 있어서,
    상기 MOS 트랜지스터는 공핍형 MOS 트랜지스터인, 리미터 회로.
  21. 제 15 항에 있어서,
    상기 피드백 경로에 삽입되는 증폭기를 더 포함하는, 리미터 회로.
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