KR101055788B1 - 광대역의 공통모드 입력전압 범위를 가지는 차동 증폭회로 및 그 차동 증폭회로를 구비한 입력 버퍼 - Google Patents

광대역의 공통모드 입력전압 범위를 가지는 차동 증폭회로 및 그 차동 증폭회로를 구비한 입력 버퍼 Download PDF

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Abstract

광대역의 공통모드 입력전압 범위를 가지는 차동 증폭회로 및 그 차동 증폭회로를 구비한 입력 버퍼가 개시된다. 본 발명의 입력버퍼는 차동 증폭회로와 인버터를 포함한다. 차동 증폭회로는 그 공통모드 전압이 동작전압 Vcc 또는 Vss 근처인 입력 신호에 대해서도 셀프 바이어스를 위한 트랜지스터간 상보관계를 적절하게 유지함으로써 그 셀프 바이어스 전압의 변동 폭을 최소화한다. 이에 따라, 입력신호의 주파수 대역과 그 공통모드 전압의 크기를 불문하고, 차동 증폭회로 후단의 인버터를 통해 출력되는 디지털 출력신호의 듀티(Duty) 에러는 무시할 수 있는 정도가 된다.
Figure R1020080111980
차동 증폭회로, 셀프 바이어스, 바이어스 전압, 인버터

Description

광대역의 공통모드 입력전압 범위를 가지는 차동 증폭회로 및 그 차동 증폭회로를 구비한 입력 버퍼{Self Biased Differential Amplifier with Wide Common Mode Input Voltage Range and Input Buffer}
본 발명은, 넓은 대역의 공통모드 입력전압 범위를 가지고 셀프 바이어스(Self bias)에 의한 차동 증폭회로(Differential Amplifier)와 그 차동 증폭회로를 구비한 입력버퍼에 관한 것으로, 더욱 상세하게는 셀프 바이어스 전압의 변동 폭을 최소화한 차동 증폭회로, 및 그에 따라 고주파 입력신호에 따른 최종 디지털 출력 신호의 듀티 에러를 개선한 입력 버퍼에 관한 것이다.
광대역의 공통모드 입력전압 범위를 가지는 차동 증폭회로는 차동 증폭회로의 공통모드 입력 전압의 범위를 동작전압 범위 전체로 하는 특징이 있다.
도 1은 종래의 VCDA를 포함하는 입력 버퍼(Input Buffer)를 도시한 회로도이다. 차동증폭부(110)를 통해 증폭된 신호는 두 개의 인버터(131, 133)를 거치면서 CMOS 레벨의 디지털 신호로 변환된다.
도 1의 차동증폭부(110)는 전류원을 셀프 바이어스(Self bias)회로로 구성한 것으로, 차동증폭부(110)에 대한 자세한 설명은 미국특허 제 4958133호에 자세히 기재되어 있다. 따라서, 그 자세한 설명을 생략하고 간단히 설명한다.
차동증폭부(110)는 두 개의 입력단 A, B를 통해 입력신호 VA와 VB를 수신하고, 싱글 엔디드(Single ended) 출력단(13)을 통해 증폭된 신호 V13을 출력한다. 차동증폭부(110)는 바이어스 단(23)을 기준으로 상보적(Complementary)인 상하 구조를 가지며, 노드 20, 21을 기준으로 상호 대칭구조를 가진다.
트랜지스터 3은 P 타입 트랜지스터로서 Vcc와 노드 20 사이에 마련되며, 트랜지스터 4는 N 타입 트랜지스터로서 노드 21과 Vss 사이에 마련된다. 트랜지스터 3 및 4의 게이트(Gate)는 상호 연결되어 있다.
트랜지스터 5a 내지 8a는 Vcc와 Vss 사이에 직렬로 연결되어 있다. 트랜지스터 5a의 소오스(Source)는 Vcc에 연결되고, 트랜지스터 6a의 소오스는 Vss에 연결된다. 마찬가지로 트랜지스터 5b 내지 8b는 Vcc와 Vss 사이에 직렬로 연결되어 있다. 트랜지스터 5b의 소오스는 Vcc에 연결되고 트랜지스터 6b의 소오스는 Vss에 연결된다.
트랜지스터 5a 내지 8a, 5b 내지 8b의 게이트는 모두 바이어스 단(23, BIAS)에 연결되며, 트랜지스터 7a와 8a의 드레인(Drain)도 바이어스 단(23, BIAS)에 연결된다. 트랜지스터 7b와 8b의 드레인이 출력단(13)에 연결된다.
트랜지스터 1a는 P 타입 트랜지스터로서, 소오스는 노드 20에 연결되고 드레인은 트랜지스터 6a와 8a의 드레인-소오스 연결점에 연결된다. 트랜지스터 2a는 N 타입 트랜지스터로서, 소오스는 노드 21에 연결되고 드레인은 트랜지스터 5a와 7a의 드레인-소오스 연결점에 연결된다. 트랜지스터 1a와 2a의 게이트는 모두 입력단자 A에 연결된다.
트랜지스터 1b는 P 타입 트랜지스터로서, 소오스는 노드 20에 연결되고 드레인은 트랜지스터 6b와 8b의 드레인-소오스 연결점에 연결된다. 트랜지스터 2b는 N 타입 트랜지스터로서, 소오스는 노드 21에 연결되고 드레인은 트랜지스터 5b와 7b의 드레인-소오스 연결점에 연결된다. 트랜지스터 1b와 2b의 게이트는 모두 입력단자 B에 연결된다.
차동증폭부(110)는 입력단 A, B를 통해 입력받은 차동 입력신호에 따라 바이어스 단(23, BIAS) 전압을 스스로 결정하며, 차동증폭부(110)의 출력 전압 V13은 바이어스 단(23, BIAS) 전압에 차동모드 증폭 출력이 더해진 형태가 된다. 이때 입력 공통모드 전압 VCM에 따라, 바이어스 단(23, BIAS) 전압이 결정된다.
한편, 도 2는 도 1의 차동증폭부(110)의 차동모드 이득(Gain)의 주파수 특성을 도시한 그래프이다. 도 2에 의하면, 차동증폭부(110)의 광대역의 공통모드 입력범위에 불구하고 그 차동모드 이득은 그 제조 공정 등의 이유로 대역의 한정이 있고, 고주파 대역에서 그 증폭 이득이 감소됨을 알 수 있다.
도 3은 고주파의 VCM에 따른 차동증폭부 및 최종출력 Vout를 도시한 도면으로서, VCM이 동작전압 Vcc 근처인 경우의 예이다.
도 3의 (a)를 참조하면, 저주파의 차동 입력 VA, VB의 VCM이 대략 Vcc에 근사하는 값을 가질 경우, 트랜지스터 5a, 5b는 그 상보적인 트랜지스터 6a, 6b보다 많은 드레인-소스 전류 IDS를 구동하게 되어, 트랜지스터 5a, 5b에서의 드레인-소오스간 전압이 더 커지게 되고 바이어스 단(23, BIAS)의 전압이 Vcc/2 보다 작아지게 된다. 따라서 차동증폭부(110)의 출력 전압 V13은 바이어스 단(23)의 전압이 인버터(131, 133)의 전이점(transition Point)인 Vcc/2 보다 작아지게 된다. 그러나 차동증폭부(110)의 출력 전압 V13은 충분한 이득으로 증폭되어 있기 때문에, 인버터(131, 133)가 Vcc/2 전압을 기준으로 디지털 펄스를 만들더라도 최종 디지털 신호의 듀티(Duty)의 에러는 무시할 정도가 된다.
반면, 도 3의 (b)는 도 2의 고주파 영역에 해당하는 입력신호를 처리하는 경우로서, 입력 신호는 (a)와 동일한 방법으로 증폭된다. 다만, 차동증폭부(110)의 출력 전압 V13은 충분한 이득으로 증폭되지 못한다. 결국, 인버터(131, 133)가 전이점 Vcc/2 를 기준으로 변환하여 출력하는 최종 디지털 출력 신호의 듀티 에러는 상대적으로 커서 무시할 수 없는 상태가 된다.
이러한 듀티 에러는 저주파의 차동 입력 A, B의 VCM이 대략 Vss 에 근사하는 경우에도 마찬가지다.
도 1의 입력 버퍼는 다양한 비동기 송수신을 위한 수신회로로 사용된다. 예컨대, LVDS(Low Voltage Differential Signaling) 수신단 회로에는 CMOS 차동 증폭기를 포함하는 도 1의 VCDA(Very wide Common mode input range Differential Amplifier)구조가 많이 사용된다. VCDA는 넓은 공통 입력전압 범위와 작은 전력소모의 특징을 가지기 때문이다.
다만, 이러한 LVDS 수신단에서 수신하는 신호의 주파수는 고주파 대역의 신호를 포함할 수 있으며, 도 1의 입력 버퍼로는 출력 신호의 왜곡을 피할 수 없게 된다.
본 발명의 목적은, 셀프 바이어스(Self bias)에 의한 VCDA(Very wide Common mode input range Differential Amplifier)의 셀프 바이어스 전압의 변동 폭을 최소화한 차동 증폭회로, 및 그 차동 증폭회로를 포함하여 고주파 차동 입력신호에 따른 디지털 출력신호의 듀티 에러(Duty Error)를 최소화 한 입력 버퍼(Input Buffer)를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 차동 증폭회로는 동작전압 Vcc와 Vss 사이에 직렬로 연결되고, 각각의 게이트는 상호 연결되어 바이어스 단자를 형성하는 트랜지스터 5a, 7a, 8a, 6a; 상기 Vcc와 Vss 사이에 직렬로 연결되고, 각각의 게이트는 상기 바이어스 단자에 연결되는 트랜지스터 5b, 7b, 8b, 6b; 상기 Vcc와 20번 노드 사이에 마련되고, 게이트는 상기 바이어스 단자에 연결된 트랜지스터 3; 상기 Vss와 21번 노드 사이에 마련되고, 게이트는 상기 바이어스 단자에 연결된 트랜지스터 4; 상기 20번 노드와 상기 트랜지스터 8a와 6a의 소오스-드레인 연결점 사이에 마련되고, 게이트는 차동 입력신호 VA가 입력되는 트랜지스터 1a; 상기 20번 노드와 상기 트랜지스터 8b와 6b의 소오스-드레인 연결점 사이에 마련되고, 게이트는 차동 입력신호 VB가 입력되는 트랜지스터 1b; 상기 21번 노드와 상기 트랜지스터 5a와 7a의 드레인-소오스 연결점 사이에 마련되고, 게이트는 차동 입력신호 VA가 입력되는 트랜지스터 2a; 상기 21번 노드와 상기 트랜지스터 5b와 7b의 드레인-소오스 연결점 사이에 마련되고, 게이트는 차동 입력신호 VB가 입력되는 트랜지스터 2b; 상기 Vcc와 상기 트랜지스터 5a와 7a의 드레인-소오스 연결점 사이에 마련되고, 제어신호 VPC가 게이트로 입력되는 트랜지스터 9a; 상기 Vcc와 상기 트랜지스터 5b와 7b의 드레인-소오스 연결점 사이에 마련되고, 상기 제어신호 VPC가 게이트로 입력되는 트랜지스터 9b; 상기 Vss와 상기 트랜지스터 8a와 6a의 소오스-드레인 연결점 사이에 마련되고, 제어신호 VNC가 게이트로 입력되는 트랜지스터 10a; 및 상기 Vss와 상기 트랜지스터 8b와 6b의 소오스-드레인 연결점 사이에 마련되고, 상기 제어신호 VNC가 게이트로 입력되는 트랜지스터 10b;를 포함한다.
상기 트랜지스터 7a와 8a의 연결노드는 상기 바이어스 단자에 연결되고, 상기 제어신호 VNC는 상기 차동 입력신호 VA 및 VB의 공통모드 전압 VCM이 상기 트랜지스터 2a 또는 2b를 턴 온하기 위한 게이트 단자 전압의 임계치(VTHN)보다 작은 경우에 상기 트랜지스터 10a 및 10b를 턴 온 시키는 전압값을 가지며, 상기 제어신호 VPC는 상기 공통모드 전압 VCM이 상기 트랜지스터 1a 또는 1b를 턴 온하기 위한 게이트 단자 전압의 임계치(VTHP)보다 큰 경우에 상기 트랜지스터 9a 및 9b를 턴 온 시키는 전압값을 가진다.
본 발명의 다른 실시 예에 따른 입력 버퍼는 상기 차동 증폭회로 및 상기 차동 증폭회로의 출력을 디지털 신호로 변환하는 적어도 하나의 인버터를 포함한다.
실시 예에 따라, 상기 제어신호 VPC와 VNC는 상기 공통모드 전압의 크기에 반비례할 수 있다.
본 발명에 따른 차동 증폭회로는 Vcc 또는 Vss 근처의 공통모드 전압 VCM을 가지는 입력 신호에 대해서도 셀프 바이어스(Self Bias)를 위한 트랜지스터간 상보관계를 적절하게 유지함으로써 (Vcc-Vss)/2 전압을 중심으로 하는 셀프 바이어스 전압의 변동 폭을 최소화한다.
본 발명의 입력 버퍼는 본 발명의 차동 증폭회로와 인버터(Inverter)를 포함함으로써, 입력신호의 주파수 대역과 그 공통모드 전압 VCM의 범위를 불문하고, 인버터를 통해 최종 출력되는 디지털 출력신호의 듀티(Duty) 에러는 무시될 수 있는 정도가 된다.
따라서, 고주파 신호를 처리할 수 있는 LVDS 수신단에 본 발명의 입력 버퍼를 사용할 경우, 복원된 디지털 신호에 듀티 에러가 나타나지 않도록 할 수 있다.
이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 4는 본 발명의 일 실시 예에 따른 차동 증폭회로를 포함하는 입력버퍼의 회로도이고, 도 5는 VNC, VPC 신호의 일 예를 도시한 도면이고, 도 6은 도 5의 VNC, VPC에 따른 바이어스 전압의 변화 및 그 출력신호의 예를 도시한 도면이다. 그리고 도 7은 도 5의 VNC, VPC 신호 생성을 위한 제어신호생성부의 일 예를 도시한 도면이다.
도 4를 참조하면, 본 발명의 입력 버퍼(400)는 차동 증폭회로(410)와 인버터(131, 133)를 포함한다. 차동 증폭회로(410)는 도 1의 차동증폭부(110)에 P 타입 CMOS(Complementary Metal Oxided Semiconductor) 트랜지스터 9a 및 9b와 N 타입 CMOS 트랜지스터 10a 및 10b를 더 포함하고 있다. 인버터(131, 133)는 차동 증폭회로(410)의 출력신호 V130을 입력받아 디지털 신호인 VOUT를 최종 출력한다.
트랜지스터 9a는 그 소오스(Source)가 Vcc에 연결되어 있고, 그 드레인(Drain)이 트랜지스터 5a의 드레인에 연결된다. 마찬가지로 트랜지스터 9a와 대칭구조를 가지는 트랜지스터 9b는 그 소오스가 Vcc에 연결되어 있고, 그 드레인이 트랜지스터 5b의 드레인에 연결된다. 트랜지스터 9a와 9b의 각 게이트(gate)는 제어신호 VPC에 연결되어, 제어신호 VPC에 따라 동작하게 된다.
트랜지스터 10a는 트랜지스터 9a에 상보적(Complementary)이며, 그 소오스가 Vss에 연결되어 있고, 그 드레인이 트랜지스터 6a의 드레인에 연결된다. 트랜지스터 10b는 트랜지스터 9b에 상보적이며, 그 소오스가 Vss에 연결되어 있고, 그 드레인이 트랜지스터 6b의 드레인에 연결된다. 트랜지스터 10a와 10b의 각 게이트는 제어신호 VNC에 연결되어, 제어신호 VNC에 따라 동작하게 된다.
[실시 예 1]
도 5는 VNC, VPC 신호의 조건으로서, Vss가 0 V인 예이다. 도 5를 참조하면, 제어신호 VPC(점선으로 도시)와 VNC는 공통모드 전압 VCM의 크기에 따라 결정된다. VPC는 VCM이 0 ~ VTHP인 경우에 Vcc를 유지하고 VCM이 VTHP 이상이면 0 V가 된다. VNC는 VCM이 0 ~ VTHN인 경우에 Vcc를 유지하고 VCM이 VTHN 이상이면 0 V가 된다.
여기서, VTHN은 NMOS 트랜지스터 2a 또는 2b를 턴 턴 온하기 위한 게이트 단자 전압의 임계치로서 다음의 수학식 1과 같고, VTHP는 PMOS 트랜지스터 1a 또는 1b를 턴 온하기 위한 게이트 단자 전압의 임계치로서 다음의 수학식 2와 같다.
Figure 112008078109412-pat00001
Figure 112008078109412-pat00002
여기서, VDS4는 NMOS 트랜지스터 4의 턴 온시 드레인-소오스 간 전압, VTHn은 NMOS 트랜지스터 2a, 2b의 문턱전압이며, VDS3은 PMOS 트랜지스터 3의 턴 온시 드레인-소오스 간 전압, VTHp는 PMOS 트랜지스터 1a, 1b의 문턱전압이다.
따라서, VCM이 0~VTHN 인 경우, VPC와 VNC가 모두 Vcc가 되어 N형 트랜지스터 10a, 10b는 턴 온되나, P형 트랜지스터 9a, 9b는 턴 오프된다. VCM이 VTHN ~ VTHP 사이의 값인 경우, VPC는 Vcc가 되고 VNC는 0V가 되어 트랜지스터 9a, 9b, 10a, 10b 모두 턴 오프된다. VCM이 VTHP ~ Vcc 에서는 VPC와 VNC가 모두 0 V가 되어, P형 트랜지스터 9a, 9b는 턴 온되나 N형 트랜지스터 10a, 10b는 턴 오프된다.
[실시 예 1 - VCM이 Vcc/2의 경우]
VNC, VPC가 모두 Vcc 값을 가짐에 따라 트랜지스터 9a, 9b, 10a, 10b가 모두 턴 오프되므로, 차동 증폭회로(410)는 도 1의 차동증폭부(110)와 동일하게 되고 동일하게 설명될 수 있다.
[실시 예 1 - VCM이 대략 Vcc에 근사한 값인 경우]
예컨대, Vcc는 3.3 V, Vss는 GND(=0V)이고, A 단자 입력전압 VA는 Vcc와 동일한 3.3V이고, B 단자 입력전압 VB는 3.1V인 경우이다. 이 때, VCM은 3.2V이다. VA와 VB가 VTHP보다 큰 값이 됨에 따라, 트랜지스터 1a, 1b가 턴 오프된다.
VPC와 VNC이 모두 0 V가 되고, P형 트랜지스터 9a, 9b는 턴 온되나, N형 트랜지스터 10a, 10b는 턴 오프된다. 차동 증폭회로(410)는 도 1의 차동증폭부(110)와 달리 트랜지스터 9a, 9b를 더 포함하는 형태가 된다.
VCM이 대략 Vcc에 근사한 값인 경우의 도 1의 차동증폭부(110)의 동작과 달리, 트랜지스터 9a, 9b의 동작에 의해 트랜지스터 5a는 그 상보적인 트랜지스터 6a와, 트랜지스터 5b는 그 상보적인 트랜지스터 6b와 동일한 드레인-소스 전류를 각각 구동하게 된다.
트랜지스터 5a와 6a가 동일한 드레인 전류를 구동하도록, 트랜지스터 9a, 9b는 트랜지스터 5a와 6a의 드레인 전류의 1/2 크기의 드레인 전류를 가지도록 그 크기가 조정된다.
결국, 도 1의 차동증폭부(110)에서 균형이 깨진 트랜지스터 5a ↔ 6a 사이와 5b ↔ 6b 사이의 상보관계가 도 4의 차동 증폭회로(410)에서는 상호 균형을 유지하게 된다. 따라서 Vcc와 Vss 사이의 저항분배에 의해, 바이어스 단(230)의 전압 VBIAS는 Vcc/2가 된다(도 6 참조).
그리고, 차동 증폭회로(410)의 출력 V130은, 도 6과 같이, Vcc/2의 바이어스 전압을 기준으로 그 차동 성분이 증폭된 형태가 된다.
[실시 예 1 - VCM이 대략 Vss에 근사한 값인 경우]
예컨대, Vcc는 3.3 V, Vss는 GND(=0V)이고, A 단자 입력전압 VA는 0.2V이고, B 단자 입력전압 VB는 0V인 경우이다. 이 때, VCM은 0.1V이다. VA와 VB가 VTHN보다 작은 값이 됨에 따라, 트랜지스터 2a, 2b가 턴 오프된다.
VPC와 VNC의 크기는 모두 Vcc가 되어, P형 트랜지스터 9a, 9b는 턴 오프되나, N형 트랜지스터 10a, 10b는 턴 온된다. 차동 증폭회로(410)는 도 1의 차동증폭부(110)와 달리 트랜지스터 10a, 10b를 더 포함하는 형태가 된다.
VCM이 대략 Vss에 근사한 값인 경우의 도 1의 차동증폭부(110)의 동작과 달리, 트랜지스터 1a와 1b가 구동하는 드레인-소스 전류는 각각 트랜지스터 10a, 10b의 드레인-소스 전류가 되어 상보한다. 따라서, 트랜지스터 10a, 10b의 동작에 의해 트랜지스터 5a는 그 상보적인 트랜지스터 6a와, 트랜지스터 5b는 그 상보적인 트랜지스터 6b와 동일한 드레인-소스 전류를 각각 구동하게 된다. 따라서 Vcc와 Vss 사이의 저항분배에 의해, 바이어스 단(230)의 전압 VBIAS는 Vcc/2가 된다(도 6 참조).
그리고, 차동 증폭회로(410)의 출력 V130은, 도 6과 같이, Vcc/2의 바이어스 전압을 기준으로 그 차동 성분이 증폭된 형태가 된다.
이상의 도 4의 입력 버퍼(400)와 도 5와 같은 형태의 제어신호 VPC, VNC를 이용할 경우, 그 입력신호의 주파수에 상관없이, 바이어스 단(230)의 전압 VBIAS는 도 6과 같이 된다.
또한, 바이어스 단(230)의 전압의 변동 폭이 약 170 mV로 설계된 종래 도 1의 차동증폭부(110)에 기초하여, 트랜지스터 9a, 9b, 10a, 10b를 추가하여 구성한 도 4의 차동 증폭회로(410)의 바이어스 전압 VBIAS의 변화 폭이 60mV로 개선됨을 확인할 수 있다.
따라서, 그 입력 신호 VA, VB가 고주파 대역인지(그에 따라, 증폭 이득이 저하되는지)를 불문하고, 차동 증폭회로(410)의 출력 V130을 기초로 인버터(131, 133)가 출력하는 디지털 신호에는 듀티 에러가 포함되지 않거나 무시할 만한 정도에 해당한다. 고주파 대역의 입력신호 시의 증폭 이득 저하에 따른 종래의 차동 증폭부(110) 내지 입력 버퍼(100)의 문제를 해결할 수 있다.
도 5의 제어신호 VPC, VNC는 도 7의 제어신호생성부(700)를 통해 생성할 수 있다.
도 7의 제어신호생성부(700)는 일측이 입력 단자 A에 연결되고 타측은 노드 71에 연결된 저항 R1, 일측이 입력 단자 B에 연결되고 타측은 노드 71에 연결된 R2, 노드 71로부터 VCM을 입력받아 제어신호 VPC를 출력하는 고전이점 인버터(High Transition Point Inverter)(710) 및 노드 71로부터 VCM을 입력받아 제어신호 VNC를 출력하는 저전이점 인버터(Low Transition Point Inverter)(730)를 포함한다. R1 = R2 이므로, 노드 71의 전압은 VCM이 된다.
고전이점 인버터(710)는 직렬로 연결된 홀수 개의 인버터를 포함하여 VTHP를 전이점으로 가지는 제어신호를 출력하며, 저전이점 인버터(730)도 직렬로 연결된 홀수 개의 인버터를 포함하여 VTHN을 전이점으로 가지는 제어신호를 출력한다. 고전이점 인버터(710)와 저전이점 인버터(730)의 전이점은 각각에 포함된 인버터들의 P형 CMOS 트랜지스터 또는 N형 CMOS 트랜지스터의 사이즈(폭(W) 및/또는 길이(L))를 조정함으로써 조정될 수 있다.
[실시 예 2]
도 8은 VNC, VPC 신호의 다른 예를 도시한 도면이고, 도 9는 도 8의 VNC, VPC 신호 생성을 위한 제어신호생성부의 일 예를 도시한 도면이다. 그리고 도 10은 도 8의 VNC, VPC에 따른 바이어스 전압의 변화 및 그 출력신호의 예를 도시한 도면이다.
도 8을 참조하면, 제어신호 VPC와 VNC는 동일한 값으로서, 간단히 '제어신호 VC'(VC = VNC = VPC)라 한다. 따라서, 도 8의 실시 예에 의하면, 도 4의 차동 증폭회로(410)의 P 타입 CMOS 트랜지스터 9a 및 9b와 N 타입 CMOS 트랜지스터 10a 및 10b에 동일한 제어신호 VC가 인가된다.
제어신호 VC는 A, B 단자의 입력 신호 VA와 VB의 입력 공통모드 전압(Common Mode Voltage) VCM의 크기에 따라 결정되며, VCM에 반비례한다.
제어신호 VC가 0~VTHN 인 경우에 N형 트랜지스터 10a, 10b는 턴 온되나, P형 트랜지스터 9a, 9b는 턴 오프된다. VC가 VTHN~VTHP 에서는 트랜지스터 9a, 9b, 10a, 10b 모두 턴 온된다. VC가 VTHP~Vcc 에서는 P형 트랜지스터 9a, 9b는 턴 온되나, N형 트랜지스터 10a, 10b는 턴 오프된다.
실시 예 2에 따라, VCM이 대략 Vcc 또는 Vss에 근사한 값인 경우, 도 8에 기초한 실시 예 2에 의한 차동 증폭회로(410) 또는 입력 버퍼(400)의 동작은 실시 예 1에서의 차동 증폭회로(410) 또는 입력 버퍼(400)의 동작과 동일할 것이다.
또한, VCM이 VTHN ~ VTHP 사이 값인 경우, VC도 VTHP ~ VTHN 사이의 값이 되므로, 이 구간 내에서의 트랜지스터 9a, 9b, 10a, 10b는 모두 턴 온되고, 바이어스 전압 VBIAS는 PMOS 트랜지스터와 NMOS 트랜지스터의 상대적인 저항비에 따라 변한다. 따라서, 도 8의 제어신호 VC에 의한 바이어스 전압 VBIAS는 도 9와 같은 형상이 된다.
다만, 도 9의 바이어스 전압 VBIAS는 P MOS 트랜지스터 및 N MOS 트랜지스터의 사이즈를 조정하여 상대적인 저항 비를 조정함으로써, 바이어스 전압 VBIAS을 조절할 수 있다. 도 9에 의하면, 바이어스 전압 VBIAS의 변화 폭이 50 mV로 도 1의 차동증폭부(110)에서의 바이어스 전압의 변동폭(약 170 mV) 보다 개선됨을 확인할 수 있다.
도 8의 제어신호 VPC, VNC는 도 10의 제어신호생성부(900)를 통해 생성할 수 있다. 도 10의 제어신호생성부(900)는 일측이 입력 단자 A에 연결되고 타측은 노드 91에 연결된 저항 R3, 일측이 입력 단자 B에 연결되고 타측은 노드 91에 연결된 R4, 노드 91로부터 VCM을 입력받아 제어신호 VC를 출력하는 반전증폭기 U1을 포함한다. R3 = R4 이므로, 노드 71의 전압은 VCM이 되고, 반전증폭기 U1의 이득(gain)은 1이다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
도 1은 종래의 VCDA를 포함하는 입력버퍼를 도시한 회로도,
도 2는 도 1의 차동증폭부의 차동모드 이득의 주파수 특성을 도시한 그래프,
도 3은 고주파 차동 입력에 따른 차동증폭부 및 최종출력 Vout를 도시한 도면,
도 4는 본 발명의 일 실시 예에 따른 차동 증폭회로를 포함하는 입력버퍼의 회로도,
도 5는 VNC, VPC 신호의 일 예를 도시한 도면,
도 6은 도 5의 VNC, VPC에 따른 바이어스 전압의 변화 및 그 출력신호의 예를 도시한 도면,
도 7은 도 5의 VNC, VPC 신호 생성을 위한 제어신호생성부의 일 예를 도시한 도면,
도 8은 VNC, VPC 신호의 다른 예를 도시한 도면,
도 9는 도 8의 VNC, VPC 신호 생성을 위한 제어신호생성부의 일 예를 도시한 도면, 그리고
도 10은 도 8의 VNC, VPC에 따른 바이어스 전압의 변화 및 그 출력신호의 예를 도시한 도면이다.

Claims (4)

  1. 동작전압 Vcc와 Vss 사이에 직렬로 연결되고, 각각의 게이트는 상호 연결되어 바이어스 단자를 형성하는 트랜지스터 5a, 7a, 8a, 6a;
    상기 Vcc와 Vss 사이에 직렬로 연결되고, 각각의 게이트는 상기 바이어스 단자에 연결되는 트랜지스터 5b, 7b, 8b, 6b;
    상기 Vcc와 20번 노드 사이에 마련되고, 게이트는 상기 바이어스 단자에 연결된 트랜지스터 3;
    상기 Vss와 21번 노드 사이에 마련되고, 게이트는 상기 바이어스 단자에 연결된 트랜지스터 4;
    상기 20번 노드와 상기 트랜지스터 8a와 6a의 소오스-드레인 연결점 사이에 마련되고, 게이트는 차동 입력신호 VA가 입력되는 트랜지스터 1a;
    상기 20번 노드와 상기 트랜지스터 8b와 6b의 소오스-드레인 연결점 사이에 마련되고, 게이트는 차동 입력신호 VB가 입력되는 트랜지스터 1b;
    상기 21번 노드와 상기 트랜지스터 5a와 7a의 드레인-소오스 연결점 사이에 마련되고, 게이트는 차동 입력신호 VA가 입력되는 트랜지스터 2a;
    상기 21번 노드와 상기 트랜지스터 5b와 7b의 드레인-소오스 연결점 사이에 마련되고, 게이트는 차동 입력신호 VB가 입력되는 트랜지스터 2b;
    상기 Vcc와 상기 트랜지스터 5a와 7a의 드레인-소오스 연결점 사이에 마련되고, 제어신호 VPC가 게이트로 입력되는 트랜지스터 9a;
    상기 Vcc와 상기 트랜지스터 5b와 7b의 드레인-소오스 연결점 사이에 마련되고, 상기 제어신호 VPC가 게이트로 입력되는 트랜지스터 9b;
    상기 Vss와 상기 트랜지스터 8a와 6a의 소오스-드레인 연결점 사이에 마련되고, 제어신호 VNC가 게이트로 입력되는 트랜지스터 10a; 및
    상기 Vss와 상기 트랜지스터 8b와 6b의 소오스-드레인 연결점 사이에 마련되고, 상기 제어신호 VNC가 게이트로 입력되는 트랜지스터 10b;를 포함하고,
    상기 트랜지스터 7a와 8a의 연결노드는 상기 바이어스 단자에 연결되고,
    상기 제어신호 VNC는 상기 차동 입력신호 VA 및 VB의 공통모드 전압 VCM이 상기 트랜지스터 2a 또는 2b를 턴 온하기 위한 게이트 단자 전압의 임계치(VTHN)보다 작은 경우에 상기 트랜지스터 10a 및 10b를 턴 온 시키는 전압값을 가지며, 상기 제어신호 VPC는 상기 공통모드 전압 VCM이 상기 트랜지스터 1a 또는 1b를 턴 온하기 위한 게이트 단자 전압의 임계치(VTHP)보다 큰 경우에 상기 트랜지스터 9a 및 9b를 턴 온 시키는 전압값을 가지며,
    상기 제어신호 VPC와 VNC는 상기 공통모드 전압 VCM의 크기에 반비례하는 것을 특징으로 하는 차동 증폭회로.
  2. 삭제
  3. 차동 증폭회로 및 상기 차동 증폭회로의 출력을 디지털 신호로 변환하는 적어도 하나의 인버터를 포함하고,
    상기 차동 증폭회로는,
    동작전압 Vcc와 Vss 사이에 직렬로 연결되고, 각각의 게이트는 상호 연결되어 바이어스 단자를 형성하는 트랜지스터 5a, 7a, 8a, 6a;
    상기 Vcc와 Vss 사이에 직렬로 연결되고, 각각의 게이트는 상기 바이어스 단자에 연결되는 트랜지스터 5b, 7b, 8b, 6b;
    상기 Vcc와 20번 노드 사이에 마련되고, 게이트는 상기 바이어스 단자에 연결된 트랜지스터 3;
    상기 Vss와 21번 노드 사이에 마련되고, 게이트는 상기 바이어스 단자에 연결된 트랜지스터 4;
    상기 20번 노드와 상기 트랜지스터 8a와 6a의 소오스-드레인 연결점 사이에 마련되고, 게이트는 차동 입력신호 VA가 입력되는 트랜지스터 1a;
    상기 20번 노드와 상기 트랜지스터 8b와 6b의 소오스-드레인 연결점 사이에 마련되고, 게이트는 차동 입력신호 VB가 입력되는 트랜지스터 1b;
    상기 21번 노드와 상기 트랜지스터 5a와 7a의 드레인-소오스 연결점 사이에 마련되고, 게이트는 차동 입력신호 VA가 입력되는 트랜지스터 2a;
    상기 21번 노드와 상기 트랜지스터 5b와 7b의 드레인-소오스 연결점 사이에 마련되고, 게이트는 차동 입력신호 VB가 입력되는 트랜지스터 2b;
    상기 Vcc와 상기 트랜지스터 5a와 7a의 드레인-소오스 연결점 사이에 마련되 고, 제어신호 VPC가 게이트로 입력되는 트랜지스터 9a;
    상기 Vcc와 상기 트랜지스터 5b와 7b의 드레인-소오스 연결점 사이에 마련되고, 상기 제어신호 VPC가 게이트로 입력되는 트랜지스터 9b;
    상기 Vss와 상기 트랜지스터 8a와 6a의 소오스-드레인 연결점 사이에 마련되고, 제어신호 VNC가 게이트로 입력되는 트랜지스터 10a; 및
    상기 Vss와 상기 트랜지스터 8b와 6b의 소오스-드레인 연결점 사이에 마련되고, 상기 제어신호 VNC가 게이트로 입력되는 트랜지스터 10b;를 포함하고,
    상기 트랜지스터 7a와 8a의 연결노드는 상기 바이어스 단자에 연결되고,
    상기 제어신호 VNC는 상기 차동 입력신호 VA 및 VB의 공통모드 전압 VCM이 상기 트랜지스터 2a 또는 2b를 턴 온하기 위한 게이트 단자 전압의 임계치(VTHN)보다 작은 경우에 상기 트랜지스터 10a 및 10b를 턴 온 시키는 전압값을 가지며, 상기 제어신호 VPC는 상기 공통모드 전압 VCM이 상기 트랜지스터 1a 또는 1b를 턴 온하기 위한 게이트 단자 전압의 임계치(VTHP)보다 큰 경우에 상기 트랜지스터 9a 및 9b를 턴 온 시키는 전압값을 가지는 것을 특징으로 하는 입력 버퍼.
  4. 제3항에 있어서,
    상기 제어신호 VPC와 VNC는 상기 공통모드 전압 VCM의 크기에 반비례하는 것을 특징으로 하는 입력 버퍼.
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