KR20000009114A

KR20000009114A - 차동 증폭기

Info

Publication number: KR20000009114A
Application number: KR1019980029308A
Authority: KR
Inventors: 조성익
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-07-21
Filing date: 1998-07-21
Publication date: 2000-02-15

Abstract

본 발명은 반도체 메모리의 전압 비교 장치인 차동 증폭기에 관한 것으로, 특히 주파수 특성의 제한없이 이득을 증가시킬 수 있을뿐만 아니라 MOS 저항을 만들기 위한 기준 전압과 바이어스 전류원을 제공하는 회로없이 완전대칭 CMOS 차동 증폭기를 설계할 수 있도록, 각각 상호 병렬 연결된 CMOS 소자를 통해 입력되는 각 입력전압(Vp, Vn)을 차동 증폭하는 좌/우측 차동 증폭부와 ; 상기 좌/우측 차동 증폭부의 출력 신호에 따라 고전위 바이어스전압을 공급하는 좌/우측 고전압 바이어스부 ; 및 상기 좌/우측 차동 증폭부의 출력 신호에 따라 저전위 바이어스전압을 공급하는 좌/우측 저전압 바이어스부를 구비하여 완전 대칭형으로 구성한, 차동 증폭기에 관한 것이다.

Description

차동 증폭기

본 발명은 반도체 메모리의 전압 비교 장치인 차동 증폭기에 관한 것으로, 특히 주파수 특성의 제한없이 이득을 증가시킬 수 있을뿐만 아니라 MOS 저항을 만들기 위한 기준 전압과 바이어스 전류원을 제공하는 회로없이 완전대칭 CMOS 차동 증폭기를 설계할 수 있도록 한 차동 증폭기에 관한 것이다.

일반적으로, 디램(DRAM) 회로에서는 전압을 비교하기 위하여 차동 증폭기가 널리 이용되고 있는데, 상기 차동증폭기는 두개의 입력단 전압의 차만을 증폭하며 두 단자에 공통으로 입력되는 전압은 출력에 영향을 주지 못한다.

따라서, 전기적 환경이 동일한 1쌍의 신호선을 차동 증폭기의 입력으로 사용하면 신호선에 공통으로 유기되는 전기적 잡음은 출력에 아무런 영향을 미치지 못하고 차동 신호만을 증폭할 수 있다.

상기 차동 증폭기는 입력단과 출력단이 서로 다른 커런트 미러(Current Mirror)형과, 입력단과 출력단을 공유하는 크로스 커플(Cross-Couple)형으로 나누어진다.

상기 커런트 미러형은 미약한 신호를 빠른 속도로 감지하여 증폭할 수 있지만 출력 진폭이 제한되어 저진폭 고속전송에 유리하다.

반면에, 크로스 커플형은 완전한 Vcc/Vss 의 신호를 증폭할 수 있고, 증폭된 전압을 래치(Latch)하기 때문에 래치형 증폭기라고도 불리우며, 셀 데이터(Cell Data)를 증폭하는 비트라인 센스 증폭기(Bit Line Sense Amplifier)처럼 입출력선이 동일하므로, 데이터의 검출과 리라이트(Rewrite)를 동시에 실시할 수 있어 저전력용 센스 증폭기에 주로 사용된다.

도 1 은 종래에 사용된 완전대칭 CMOS 차동 증폭기를 나타낸 회로도로, 바이어스 전류원과 MOS 저항을 만들기 위하여 제공된 전압원 회로(1)를 가지는 커런트 미러형의 구조를 하고 있다.

상기와 같이 구성된 종래의 차동 증폭기는, 출력을 완전대칭으로 구성하기 위하여 MOS 저항에 전압을 인가하여야 하고, 전류원을 구성하기 위한 바이어스 전류원이 필요할 뿐만 아니라, 이득이 작아 이득을 증폭시키기 위하여 부가적인 이득단이 필요하였다.

한편, 모든 장치들이 고주파수(High Frequency)화 됨에 따라 장치에 요구되어지는 회로 역시 주파수 특성을 개선하여야만 한다.

그러나, 이득을 증가시키면 상대적으로 주파수 특성이 저하되는 문제점이 있었다.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점들을 해소시키기 위하여 창안된 것으로, 주파수 특성의 제한없이 이득을 증가시킬 수 있을뿐만 아니라 MOS 저항을 만들기 위한 기준 전압과 바이어스 전류원을 제공하는 회로없이 완전대칭 CMOS 차동 증폭기를 설계할 수 있도록 한 차동 증폭기를 제공하는데 그 목적이 있다.

도 1 은 일반적인 커런트 미러형 완전대칭 차동 증폭기 회로도,

도 2 는 본 발명에 따른 차동 증폭기 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

11, 21 : 좌/우측 차동 증폭부

12, 22 : 좌/우측 고전압 바이어스부

13, 23 : 좌/우측 저전압 바이어스부

상기한 바와 같은 목적을 달성하기 위하여 본 발명에 의한 차동 증폭기는, 각각 상호 병렬 연결된 CMOS 소자를 통해 입력되는 각 입력전압(Vp, Vn)을 차동 증폭하는 좌/우측 차동 증폭부와 ; 상기 좌/우측 차동 증폭부의 출력 신호에 따라 고전위 바이어스전압을 공급하는 좌/우측 고전압 바이어스부 ; 및 상기 좌/우측 차동 증폭부의 출력 신호에 따라 저전위 바이어스전압을 공급하는 좌/우측 저전압 바이어스부를 구비하여 완전 대칭형으로 구성함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과

같다.

도 2 는 본 발명에 의한 차동 증폭기를 나타낸 회로도로서 이에 도시한 바와 같이, 각각 상호 병렬 연결된 피형 모스 트랜지스터(M11, M13, M21, M23)와 엔형 모스 트랜지스터(M12, M14, M22, M24)를 통해 입력되는 각 입력전압(Vp, Vn)을 차동 증폭하는 좌/우측 차동 증폭부(11, 21)와 ; 상기 좌/우측 차동 증폭부(11, 21)의 출력 신호에 따라 고전위 바이어스전압을 공급하는 좌/우측 고전압 바이어스부(12, 22) ; 및 상기 좌/우측 차동 증폭부(11, 21)의 출력 신호에 따라 저전위 바이어스전압을 공급하는 좌/우측 저전압 바이어스부(13, 23)를 구비하여 완전 대칭형으로 구성한다.

상기 좌/우측 고전압 바이어스부(12, 22)는, 게이트단이 상기 좌/우측 저전압 바이어스부와 공통 접속된 노드(N10, N20)에 각기 접속되고, 소오스단으로 전원전압(VDD)이 공통 접속되며, 드레인단은 상기 좌/우측 차동 증폭부(11, 21)의 CMOS 소자에 각각 연결된 피형 모스 트랜지스터(M15, M25)로 이루어진다.

그리고, 상기 좌/우측 저전압 바이어스부(13, 23)는 게이트단이 상기 좌/우측 고전압 바이어스부와 공통 접속된 노드(N10, N20)에 각기 접속되며, 소오스단이 각각 그라운드(GND)에 공통 접속되고, 드레인단은 상기 좌/우측 차동 증폭부(11, 21)의 CMOS 소자에 각각 연결된 피형 모스 트랜지스터(M16, M26)로 이루어진다.

이하, 상기 구성으로 이루어지는 본 발명의 동작을 살펴보기로 한다.

동작 원리는, 좌/우측 고전압 및 저전압 바이어스부(12, 22 및 13, 23)를 이루는 모스 트랜지스터(M15, M25, M16, M26)는 자기 바이어스 되어 있으므로, 별도의 바이어스 전류원이 필요하지 않는다.

좌측 차동 증폭부(11)인 피형 모스 트랜지스터(M11, M13)와 엔형 모스 트랜지스터(M12, M14)로 구성된 차동 입력단(Vp)와 우측 차동 증폭부(21)인 피형 모스 트랜지스터(M21, M23)와 엔형 모스 트랜지스터(M22, M24)로 구성된 차동 입력단(Vn)에서 2배의 트랜스 컨덕턴스를 얻을 수 있게 된다.

따라서, 좌측 차동 증폭부(11)의 출력(Vout+)과 우측 차동 증폭부(21)의 출력(Vout-) 이득을 2배로 증폭할 수 있다.

또한, 주파수 특성은 1단 구조이므로 이득이 증가해도 주파수 특성이 저하되지 않는다.

예를 들어, 좌/우측 차동 입력전압(Vp, Vn)으로 ‘하이’의 전압이 인가 될 경우, 좌/우측 전압 비교부(11, 21)의 피형 모스 트랜지스터(M11, M21)는 턴-오프 되고, 엔형 모스 트랜지스터(M12, M22)는 턴-온 되어 좌/우측 노드(N10, N20)는 ‘로우’의 전위를 유지하게 된다.

그리고, 상기 좌/우측 노드(N10, N20)의 ‘로우’전위는 좌/우측 고전압 바이어스부(12, 22)를 활성화 시키고, 좌/우측 저전압 바이어스부(13, 23)는 비활성화 시키게 되어, 상기 좌/우측 고전압 바이어스부(12, 22)를 구성하는 피형 모스 트랜지스터(M15, M25)가 턴-온된다.

따라서, 상기 좌측 고전압 바이어스부(12)의 피형 모스 트랜지스터(M15)를 통해 전달된 전원 전류와 상기 우측 고전압 바이어스부(22)의 피형 모스 트랜지스터(M25)를 통해 전달된 전원 전류에 의해 좌/우측 출력단(Vout+, Vout-) 이득을 2배로 증폭할 수 있게 된다.

반대로, 좌/우측 차동 입력전압(Vp, Vn)으로 ‘로우’의 전압이 인가 될 경우, 좌/우측 전압 비교부(11, 21)의 피형 모스 트랜지스터(M11, M21)는 턴-온 되고, 엔형 모스 트랜지스터(M12, M22)는 턴-오프 되어 좌/우측 노드(N10, N20)는 ‘하이’의 전위를 유지하게 된다.

그리고, 상기 좌/우측 노드(N10, N20)의 ‘하이’전위는 좌/우측 고전압 바이어스부(12, 22)를 비활성화 시키고, 좌/우측 저전압 바이어스부(13, 23)는 활성화 시키게 되어, 상기 좌/우측 저전압 바이어스부(13, 23)를 구성하는 엔형 모스 트랜지스터(M16, M26)가 턴-온된다.

그 결과, 좌/우측 출력단(Vout+, Vout-)으로는 ‘로우’의 전위가 출력된다.

본 발명은 자체적으로 안정된 바이어스 전압을 인가해 주는 좌/우측 고전압 및 저전압 바이어스부(12, 22 및 13, 23)의 상기 동작에 의해 2배의 트랜스 컨덕턴스를 갖는 것이 가능해져 출력측의 이득을 2배로 증폭할 수 있게 되어, 주파수 특성이 저하되지 않는다.

이상에서 상세히 설명한 바와 같이 본 발명에 따른 차동 증폭기는, 주파수 특성의 제한없이 이득을 증가시킬 수 있으며, MOS 저항을 만들기 위한 기준 전압과 바이어스 전류원을 제공하는 회로없이 완전대칭 CMOS 차동 증폭기를 설계할 수 있고, 또한 순간적으로 큰 전류를 출력단에 공급할 수 있게 되어 그로 인한 고속동작이 가능해지는 매우 뛰어난 효과가 있다.

또한, 바이어스 전류원 및 MOS 저항을 만들기 위한 전압원이 요구되지 않고 회로 자체에서 공급됨으로써, 종래의 장치에 비해 저전압, 호환성, 사용면적 및 비용의 절감이 가능해지는 효과가 있다.

따라서, 본 발명은 완전 대칭 차동 증폭기를 필요로 하는 모든 아날로그 및 디지탈 회로가 포함된 장치에서 사용할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

각각 상호 병렬 연결된 CMOS 소자를 통해 입력되는 각 입력전압(Vp, Vn)을 차동 증폭하는 좌/우측 차동 증폭부와 ;

상기 좌/우측 차동 증폭부의 출력 신호에 따라 고전위 바이어스전압을 공급하는 좌/우측 고전압 바이어스부 ; 및

상기 좌/우측 차동 증폭부의 출력 신호에 따라 저전위 바이어스전압을 공급하는 좌/우측 저전압 바이어스부를 구비하여 완전 대칭형으로 구성함을 특징으로 하는 차동 증폭기.
제 1 항에 있어서,

상기 좌/우측 고전압 바이어스부는,

게이트단이 상기 좌/우측 저전압 바이어스부와 공통 접속된 노드에 각기 접속되고, 소오스단으로 전원전압(VDD)이 공통 접속되며, 드레인단은 상기 좌/우측 차동 증폭부의 CMOS 소자에 각각 연결된 피형 모스 트랜지스터로 이루어진 것을 특징으로 하는 차동 증폭기.
제 1 항에 있어서,

상기 좌/우측 저전압 바이어스부는,

게이트단이 상기 좌/우측 고전압 바이어스부와 공통 접속된 노드에 각기 접속되며, 소오스단이 각각 그라운드(GND)에 공통 접속되고, 드레인단은 상기 좌/우측 차동 증폭부의 CMOS 소자에 각각 연결된 피형 모스 트랜지스터로 이루어진 것을 특징으로 하는 전압 비교기.