JP3506259B2 - Ｃｍｏｓラッチ式コンパレータ - Google Patents
Ｃｍｏｓラッチ式コンパレータInfo
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- JP3506259B2 JP3506259B2 JP08125393A JP8125393A JP3506259B2 JP 3506259 B2 JP3506259 B2 JP 3506259B2 JP 08125393 A JP08125393 A JP 08125393A JP 8125393 A JP8125393 A JP 8125393A JP 3506259 B2 JP3506259 B2 JP 3506259B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
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- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル・アナログ変
換（ＤＡＣ）回路及びアナログ・デジタル変換（ＡＤ
Ｃ）回路といったデータ収集及びテスト＆測定回路要素
に関するものであり、とりわけ、サンプルＡＤＣ用途に
有効なラッチ式ＣＭＯＳコンパレータ回路に関するもの
である。
換（ＤＡＣ）回路及びアナログ・デジタル変換（ＡＤ
Ｃ）回路といったデータ収集及びテスト＆測定回路要素
に関するものであり、とりわけ、サンプルＡＤＣ用途に
有効なラッチ式ＣＭＯＳコンパレータ回路に関するもの
である。
【０００２】
【従来の技術】Ａ／Ｄ変換技法は、一般に、同じチップ
において、アナログ信号処理とデジタル信号処理を組み
合わせる必要があるので、ＣＭＯＳテクノロジのよう
な、ＭＯＳテクノロジにおけるモノリシック実施例によ
く適合する。ＭＯＳデバイスを用いた変換器を設計する
ため、多くの回路が開発されている。逐次比較変換器
は、物理的回路サイズと変換器の速度要件の間における
優れた妥協すなわちトレード・オフを具現化したもので
ある。電圧コンパレータは、こうしたデバイスの設計に
おける重要な要素である。コンパレータの設計は、簡素
で、動作環境の変動に対する許容力を備えていることが
望ましく、とりわけ、集積回路の製作で生じる不整合に
対して許容力を備えていることが望ましい。
において、アナログ信号処理とデジタル信号処理を組み
合わせる必要があるので、ＣＭＯＳテクノロジのよう
な、ＭＯＳテクノロジにおけるモノリシック実施例によ
く適合する。ＭＯＳデバイスを用いた変換器を設計する
ため、多くの回路が開発されている。逐次比較変換器
は、物理的回路サイズと変換器の速度要件の間における
優れた妥協すなわちトレード・オフを具現化したもので
ある。電圧コンパレータは、こうしたデバイスの設計に
おける重要な要素である。コンパレータの設計は、簡素
で、動作環境の変動に対する許容力を備えていることが
望ましく、とりわけ、集積回路の製作で生じる不整合に
対して許容力を備えていることが望ましい。
【０００３】データ収集用途の場合、とりわけ、コンパ
レータは、ラッチ能力も備えていなければならない。す
なわち、ラッチ指令、または、ラッチ・クロック信号の
切替えに続いて（例えば、逐次比較ＡＤＣの場合）、コ
ンパレータの入力段が使用禁止になり、使用可能指令す
なわちアンラッチ指令（または、後続のラッチ・クロッ
ク状態）が発生するまで、出力の論理状態が、無期限に
記憶される。しかし、ラッチ・クロック信号の電圧が切
替わると、ラッチ時に、寄生ゲート容量を通じて、コン
パレータに電流が流入することがある。このラッチ電流
のサージによって、デバイスの不整合に基づいた、望ま
しくない電圧のオフセットを生じる可能性がある。
レータは、ラッチ能力も備えていなければならない。す
なわち、ラッチ指令、または、ラッチ・クロック信号の
切替えに続いて（例えば、逐次比較ＡＤＣの場合）、コ
ンパレータの入力段が使用禁止になり、使用可能指令す
なわちアンラッチ指令（または、後続のラッチ・クロッ
ク状態）が発生するまで、出力の論理状態が、無期限に
記憶される。しかし、ラッチ・クロック信号の電圧が切
替わると、ラッチ時に、寄生ゲート容量を通じて、コン
パレータに電流が流入することがある。このラッチ電流
のサージによって、デバイスの不整合に基づいた、望ま
しくない電圧のオフセットを生じる可能性がある。
【０００４】まず、先行技術によるラッチ・コンパレー
タ回路を考察する。図３に示すものは、先行技術による
ＣＭＯＳ回路の一例であるが、分析を容易にするため簡
略化してある。図３には、まず第１に、バイアス電流を
供給するように構成されたＦＥＴデバイスＫＰ１が示さ
れている。ＦＥＴデバイスＫＰ１は、供給電圧ＶＤＤに
結合されており、そのゲートは、所定のバイアス電圧Ｂ
ＩＡＳによって制御される。
タ回路を考察する。図３に示すものは、先行技術による
ＣＭＯＳ回路の一例であるが、分析を容易にするため簡
略化してある。図３には、まず第１に、バイアス電流を
供給するように構成されたＦＥＴデバイスＫＰ１が示さ
れている。ＦＥＴデバイスＫＰ１は、供給電圧ＶＤＤに
結合されており、そのゲートは、所定のバイアス電圧Ｂ
ＩＡＳによって制御される。
【０００５】バイアス電流源に結合されたドレーン端子
をそれぞれ備えたＦＥＴデバイスＫＰ２及びＫＰ３に、
バイアス電流が供給される。ＦＥＴデバイスＫＰ２及び
ＫＰ３のゲートは、それぞれ、入力信号ＩＮ（＋）及び
ＲＥＦ（−）を受信するように結合されている。
をそれぞれ備えたＦＥＴデバイスＫＰ２及びＫＰ３に、
バイアス電流が供給される。ＦＥＴデバイスＫＰ２及び
ＫＰ３のゲートは、それぞれ、入力信号ＩＮ（＋）及び
ＲＥＦ（−）を受信するように結合されている。
【０００６】ＦＥＴデバイスＫＰ２及びＫＰ３の出力
（ソース端子）は、それぞれ、ＦＥＴデバイスＫＮ１及
びＫＮ２のドレーン端子に結合されている。ＫＮ１及び
ＫＮ２は、交差結合構造をなすように構成されており、
各デバイスのゲートが、もう一方のデバイスのドレーン
端子に接続されている。出力ノードＯＵＴ及びＮＯＵＴ
は、ラッチ・ノードと呼ばれる。ラッチ・ノードは、最
終出力ノードＯＵＴＰＵＴにおいて十分なデジタル論理
電圧レベルを確保するため、ＲＳラッチ回路に接続され
る。
（ソース端子）は、それぞれ、ＦＥＴデバイスＫＮ１及
びＫＮ２のドレーン端子に結合されている。ＫＮ１及び
ＫＮ２は、交差結合構造をなすように構成されており、
各デバイスのゲートが、もう一方のデバイスのドレーン
端子に接続されている。出力ノードＯＵＴ及びＮＯＵＴ
は、ラッチ・ノードと呼ばれる。ラッチ・ノードは、最
終出力ノードＯＵＴＰＵＴにおいて十分なデジタル論理
電圧レベルを確保するため、ＲＳラッチ回路に接続され
る。
【０００７】追加ＦＥＴデバイスＫＮ３は、ラッチ・ノ
ードの両端間に接続されている。ＫＮ３のゲートは、２
進ラッチ・クロック信号ＣＬＯＣＫを受信するように結
合されている。ＣＬＯＣＫが、高、すなわち、サンプル
状態の場合、ＫＮ３がＯＮになり、ラッチ・ノード間に
おける抵抗器の負荷が本質的に小さくなる。これには、
回路の平衡をとろうとする傾向があり、バイアス電流
が、交差結合増幅対をなす、ＫＮ１とＫＮ２の間で均等
に分割されることになる。ラッチ・ノード電圧の調和が
とれるので、ＲＳフリップ・フロップは状態を変えるこ
とができない。
ードの両端間に接続されている。ＫＮ３のゲートは、２
進ラッチ・クロック信号ＣＬＯＣＫを受信するように結
合されている。ＣＬＯＣＫが、高、すなわち、サンプル
状態の場合、ＫＮ３がＯＮになり、ラッチ・ノード間に
おける抵抗器の負荷が本質的に小さくなる。これには、
回路の平衡をとろうとする傾向があり、バイアス電流
が、交差結合増幅対をなす、ＫＮ１とＫＮ２の間で均等
に分割されることになる。ラッチ・ノード電圧の調和が
とれるので、ＲＳフリップ・フロップは状態を変えるこ
とができない。
【０００８】ＣＬＯＣＫが低、すなわち、ラッチ状態に
なると、ＫＮ３がＯＦＦになり、回路から有効に切り離
される。入力対ＫＰ２及びＫＰ３からの差動電流によっ
て、ラッチ・ノードに差動電圧が生じる。この差動電圧
が、正帰還増幅器によって増幅され、基準電圧に対して
ラッチ・ノード電圧が、入力電圧によって決まる方向に
発散する。
なると、ＫＮ３がＯＦＦになり、回路から有効に切り離
される。入力対ＫＰ２及びＫＰ３からの差動電流によっ
て、ラッチ・ノードに差動電圧が生じる。この差動電圧
が、正帰還増幅器によって増幅され、基準電圧に対して
ラッチ・ノード電圧が、入力電圧によって決まる方向に
発散する。
【０００９】コンデンサＣＧ１及びＣＧ２は、それぞ
れ、ＦＥＴデバイスＫＮ３の寄生ゲート容量を表してい
る。これらの寄生容量が、完全に一致すると、遷移時の
クロック信号の電圧変化において、電流が、両ラッチ・
ノードに均等に送り込まれるので、この送り込まれるラ
ッチ電流は、互いに相殺し合うことになる。
れ、ＦＥＴデバイスＫＮ３の寄生ゲート容量を表してい
る。これらの寄生容量が、完全に一致すると、遷移時の
クロック信号の電圧変化において、電流が、両ラッチ・
ノードに均等に送り込まれるので、この送り込まれるラ
ッチ電流は、互いに相殺し合うことになる。
【００１０】
【発明が解決しようとする課題】しかしながら、もしＫ
Ｎ３の寄生容量が等しくなければ、遷移時のクロック信
号の電圧変化において、ＫＮ３を経て両ラッチ・ノード
に不均等な電流が送り込まれる： ｉsource＝ＣＧ１（ｄｖ／ｄｔ）≠ｉdrain ＝ＣＧ２（ｄｖ／ｄｔ）
Ｎ３の寄生容量が等しくなければ、遷移時のクロック信
号の電圧変化において、ＫＮ３を経て両ラッチ・ノード
に不均等な電流が送り込まれる： ｉsource＝ＣＧ１（ｄｖ／ｄｔ）≠ｉdrain ＝ＣＧ２（ｄｖ／ｄｔ）
【００１１】送り込まれるこの電流差によって、容量の
不整合に依存して大きさ及び方向の決まる電圧のオフセ
ットが生じてしまう。従来の回路の場合、数パーセント
の容量不整合があると、ほぼ２０ｍＶ程度のオフセット
という、許容し得ない結果を生む可能性がある。かよう
に図３のコンパレータは、クロック信号が、単一段設計
のラッチ・ノードに直接送り込まれるがために、容量の
不整合によって生じるオフセットを被ることになるとい
う点に留意されたい。
不整合に依存して大きさ及び方向の決まる電圧のオフセ
ットが生じてしまう。従来の回路の場合、数パーセント
の容量不整合があると、ほぼ２０ｍＶ程度のオフセット
という、許容し得ない結果を生む可能性がある。かよう
に図３のコンパレータは、クロック信号が、単一段設計
のラッチ・ノードに直接送り込まれるがために、容量の
不整合によって生じるオフセットを被ることになるとい
う点に留意されたい。
【００１２】本発明はこのような課題や欠点を解決する
ためになされたもので、その目的はラッチ電流のサージ
を最小限として、デバイスの不整合に対する許容度を改
善し、ラッチ動作によるヒステリシス・オフセット・エ
ラーを最小とするＣＭＯＳラッチ式コンパレータを提供
することにある。
ためになされたもので、その目的はラッチ電流のサージ
を最小限として、デバイスの不整合に対する許容度を改
善し、ラッチ動作によるヒステリシス・オフセット・エ
ラーを最小とするＣＭＯＳラッチ式コンパレータを提供
することにある。
【００１３】
【課題を解決するための手段】前記課題を解決するため
この発明に係るＣＭＯＳラッチ式コンパレータは、付与
された入力電圧を付与された基準電圧と比較して、該比
較結果に応答した１対の差動中間信号を生成する第１差
動増幅器を有する入力段と、前記入力段と結合して前記
差動中間信号を受信し、擁する第２差動増幅器に前記差
動中間信号に応答した１対の出力信号を一対のラッチ点
において夫々生成させるラッチ段と、前記第２差動増幅
器と結合して２値ラッチクロック信号を受信し、該ラッ
チクロック信号がサンプリング状態にあれば前記第２差
動増幅器を低利得に、ラッチ状態にあれば高利得に、夫
々制御するデジタルスイッチ手段とを備え、前記２値ラ
ッチクロック信号を前記デジタルスイッチ手段にのみ結
合させることにて該２値ラッチクロック信号を前記入力
段と前記ラッチ点から切り離し、よって寄生容量不整合
に起因してコンパレータ内部で発生する電荷流入オフセ
ットを極小化することを特徴とする。
この発明に係るＣＭＯＳラッチ式コンパレータは、付与
された入力電圧を付与された基準電圧と比較して、該比
較結果に応答した１対の差動中間信号を生成する第１差
動増幅器を有する入力段と、前記入力段と結合して前記
差動中間信号を受信し、擁する第２差動増幅器に前記差
動中間信号に応答した１対の出力信号を一対のラッチ点
において夫々生成させるラッチ段と、前記第２差動増幅
器と結合して２値ラッチクロック信号を受信し、該ラッ
チクロック信号がサンプリング状態にあれば前記第２差
動増幅器を低利得に、ラッチ状態にあれば高利得に、夫
々制御するデジタルスイッチ手段とを備え、前記２値ラ
ッチクロック信号を前記デジタルスイッチ手段にのみ結
合させることにて該２値ラッチクロック信号を前記入力
段と前記ラッチ点から切り離し、よって寄生容量不整合
に起因してコンパレータ内部で発生する電荷流入オフセ
ットを極小化することを特徴とする。
【００１４】
【作用】サンプル状態では入力段の第１差動増幅器が入
力電圧を基準電圧と比較し、比較結果に応じた１対の差
動中間信号を生成してラッチ段に与え、ラッチ段ではデ
ジタルスイッチ手段がラッチクロック信号を受信して、
これがサンプル状態であれば、デジタルスイッチ手段が
ラッチ段の第２差動増幅器を低利得に制御する。
力電圧を基準電圧と比較し、比較結果に応じた１対の差
動中間信号を生成してラッチ段に与え、ラッチ段ではデ
ジタルスイッチ手段がラッチクロック信号を受信して、
これがサンプル状態であれば、デジタルスイッチ手段が
ラッチ段の第２差動増幅器を低利得に制御する。
【００１５】ラッチ段にてラッチクロック信号がラッチ
状態であれば、デジタルスイッチ手段がラッチ段の第２
差動増幅器を高利得に制御する。ラッチクロック信号は
デジタルスイッチ手段のみが受信する構成であるから、
入力段やラッチ点（ラッチ・ノード）にラッチクロック
信号が流れず、よってコンパレータ内部で発生する電荷
流入オフセットを極小化する。
状態であれば、デジタルスイッチ手段がラッチ段の第２
差動増幅器を高利得に制御する。ラッチクロック信号は
デジタルスイッチ手段のみが受信する構成であるから、
入力段やラッチ点（ラッチ・ノード）にラッチクロック
信号が流れず、よってコンパレータ内部で発生する電荷
流入オフセットを極小化する。
【００１６】
【実施例】本発明に関する以上の及びその他の目的、特
徴、及び、利点については、図面の参照と共に進行す
る、望ましい実施例に関する下記の詳細説明からさらに
明らかになる。図１と図２は、本発明によるＣＭＯＳラ
ッチ式コンパレータの概略図であり、図１は回路の前半
を、図２は回路の後半を、夫々示す。
徴、及び、利点については、図面の参照と共に進行す
る、望ましい実施例に関する下記の詳細説明からさらに
明らかになる。図１と図２は、本発明によるＣＭＯＳラ
ッチ式コンパレータの概略図であり、図１は回路の前半
を、図２は回路の後半を、夫々示す。
【００１７】本発明のＣＭＯＳラッチ式コンパレータ
は、第１段である入力段と、この入力段から独立した第
２段のラッチ段を内蔵する。ラッチ段は後述するように
ラッチ・ノードを有し、ラッチクロック信号をこのラッ
チ・ノードから切り離した構成とする。
は、第１段である入力段と、この入力段から独立した第
２段のラッチ段を内蔵する。ラッチ段は後述するように
ラッチ・ノードを有し、ラッチクロック信号をこのラッ
チ・ノードから切り離した構成とする。
【００１８】図１にて、まずバイアスＦＥＴデバイスＭ
Ｐ１及びＭＰ２が、アナログ供給電圧線ＡＶＤＤに結合
されている。ＦＥＴデバイスＭＰ１及びＭＰ２のゲート
ＧＰ１、ＧＰ２は、適合するバイアス電流が得られるよ
うに、所定のバイアス電圧ＰＢＩＡＳによって制御され
る。有効な全バイアス電流は、２５〜５０μＡほどであ
る。全供給電圧ＡＶＤＤ−ＡＶＳＳは、例えば、１５ボ
ルトになる。
Ｐ１及びＭＰ２が、アナログ供給電圧線ＡＶＤＤに結合
されている。ＦＥＴデバイスＭＰ１及びＭＰ２のゲート
ＧＰ１、ＧＰ２は、適合するバイアス電流が得られるよ
うに、所定のバイアス電圧ＰＢＩＡＳによって制御され
る。有効な全バイアス電流は、２５〜５０μＡほどであ
る。全供給電圧ＡＶＤＤ−ＡＶＳＳは、例えば、１５ボ
ルトになる。
【００１９】入力段は、このバイアス電流源と結合し、
入力電圧ＩＮ及び基準電圧ＲＥＦを受けるように構成さ
れた、第１の差動対をなすトランジスタを内蔵してい
る。すなわち、第１の差動対をなすトランジスタＭＰ３
及びＭＰ４が、バイアス・トランジスタＭＰ１、ＭＰ２
に結合されており、そのドレーン端子ＤＰ３、ＤＰ４
は、ノードＶ１において互いに接続されている。ＭＰ３
のゲートＧＰ３は、入力電圧ＩＮを受けるように接続さ
れており、ＭＰ４のゲートＧＰ４は、基準電圧ＲＥＦを
受けるように結合されている。
入力電圧ＩＮ及び基準電圧ＲＥＦを受けるように構成さ
れた、第１の差動対をなすトランジスタを内蔵してい
る。すなわち、第１の差動対をなすトランジスタＭＰ３
及びＭＰ４が、バイアス・トランジスタＭＰ１、ＭＰ２
に結合されており、そのドレーン端子ＤＰ３、ＤＰ４
は、ノードＶ１において互いに接続されている。ＭＰ３
のゲートＧＰ３は、入力電圧ＩＮを受けるように接続さ
れており、ＭＰ４のゲートＧＰ４は、基準電圧ＲＥＦを
受けるように結合されている。
【００２０】ボディすなわち基板は、ＡＶＤＤに接続さ
れている。動作時、入力電圧ＩＮが、基準電圧ＲＥＦと
等しければ、等しい電流が、ＭＰ３及びＭＰ４のソース
端子ＳＰ３、ＳＰ４に流入する。入力電圧が等しくなけ
れば、より高いゲート電圧を受けるデバイスに、より多
量のバイアス電流が流入し、相応じて、相対的にゲート
電圧の低いデバイスに、より少量のバイアス電流が流入
することになる。従って、該入力対が、（差動）入力電
圧を増幅して、差動電流に変換する。
れている。動作時、入力電圧ＩＮが、基準電圧ＲＥＦと
等しければ、等しい電流が、ＭＰ３及びＭＰ４のソース
端子ＳＰ３、ＳＰ４に流入する。入力電圧が等しくなけ
れば、より高いゲート電圧を受けるデバイスに、より多
量のバイアス電流が流入し、相応じて、相対的にゲート
電圧の低いデバイスに、より少量のバイアス電流が流入
することになる。従って、該入力対が、（差動）入力電
圧を増幅して、差動電流に変換する。
【００２１】つぎに、上記入力差動対にかける負荷とし
て備えた、ムーア・ミラーと呼ばれる回路を説明する。
ムーア・ミラー回路は、先ず第１に、それぞれ入力差動
対の一方とＡＶＳＳ低電源線の間に結合された、交差結
合対をなすトランジスタを内蔵する。ついで第２に、ダ
イオード接続対をなすトランジスタの各一方が、第１の
交差結合トランジスタのそれぞれに並列に結合されて、
第１の交差結合対における利得に制御を加えるようにな
っている。
て備えた、ムーア・ミラーと呼ばれる回路を説明する。
ムーア・ミラー回路は、先ず第１に、それぞれ入力差動
対の一方とＡＶＳＳ低電源線の間に結合された、交差結
合対をなすトランジスタを内蔵する。ついで第２に、ダ
イオード接続対をなすトランジスタの各一方が、第１の
交差結合トランジスタのそれぞれに並列に結合されて、
第１の交差結合対における利得に制御を加えるようにな
っている。
【００２２】これを図１に基づき説明すると、第１の差
動対ＭＰ３、ＭＰ４のソース端子と低アナログ電源線Ａ
ＶＳＳの間に、第１の交差結合対をなすトランジスタＭ
Ｎ３及びＭＮ４が配置されている。すなわち、ＭＮ３の
ゲートＧＮ３は、ＭＮ４のドレーンＤＮ４に結合され、
ＭＮ４のドレーンＤＮ４は、ＭＰ４のソースＳＰ４にも
結合されている。 同様に、ＭＮ４のゲートＧＮ４は、
ＭＮ３のドレーンＤＮ３に結合されており、ＭＮ３のド
レーンＤＮ３は、ＭＰ３のソースＳＰ３にも結合され
る。これらのノードは、それぞれ、ＲＥＦＤ及びＩＮＤ
と表示されている。交差結合対ＭＮ３、ＭＮ４は、正帰
還増幅器を形成している。しかし、利得は、以下に説明
するように、制御される。
動対ＭＰ３、ＭＰ４のソース端子と低アナログ電源線Ａ
ＶＳＳの間に、第１の交差結合対をなすトランジスタＭ
Ｎ３及びＭＮ４が配置されている。すなわち、ＭＮ３の
ゲートＧＮ３は、ＭＮ４のドレーンＤＮ４に結合され、
ＭＮ４のドレーンＤＮ４は、ＭＰ４のソースＳＰ４にも
結合されている。 同様に、ＭＮ４のゲートＧＮ４は、
ＭＮ３のドレーンＤＮ３に結合されており、ＭＮ３のド
レーンＤＮ３は、ＭＰ３のソースＳＰ３にも結合され
る。これらのノードは、それぞれ、ＲＥＦＤ及びＩＮＤ
と表示されている。交差結合対ＭＮ３、ＭＮ４は、正帰
還増幅器を形成している。しかし、利得は、以下に説明
するように、制御される。
【００２３】ダイオード接続トランジスタＭＮ１は、Ｆ
ＥＴデバイスＭＮ３と並列に配置されている。同様に、
ダイオード接続トランジスタＭＮ２は、ＦＥＴデバイス
ＭＮ４と並列に配置されている。入力差動対ＭＰ３、Ｍ
Ｐ４に負荷を加えると、交差結合対ＭＮ３、ＭＮ４は、
かなり大きい利得を発生する。一方、ダイオード接続ト
ランジスタＭＮ１、ＭＮ２は、この利得を調整し、制限
すると同時に、電圧をシフトして、ＡＶＳＳを約１ＶTH
上回る値にする。
ＥＴデバイスＭＮ３と並列に配置されている。同様に、
ダイオード接続トランジスタＭＮ２は、ＦＥＴデバイス
ＭＮ４と並列に配置されている。入力差動対ＭＰ３、Ｍ
Ｐ４に負荷を加えると、交差結合対ＭＮ３、ＭＮ４は、
かなり大きい利得を発生する。一方、ダイオード接続ト
ランジスタＭＮ１、ＭＮ２は、この利得を調整し、制限
すると同時に、電圧をシフトして、ＡＶＳＳを約１ＶTH
上回る値にする。
【００２４】ダイオード接続トランジスタ ＭＮ１、Ｍ
Ｎ２は、それぞれ、増幅対ＭＮ３、ＭＮ４と並列をな
す。ＯＮになると、ダイオード・トランジスタは、幾
分、抵抗器と似た働きをする。並列デバイス間におい
て、電流が分割される。例えば、入力デバイスＭＰ３か
らの電流が、ＭＮ１とＭＮ３の間で分割される。少なく
とも、回路の平衡がとれている場合、電流比は、デバイ
スの相対的サイズに比例する。このため、交差結合対に
おける利得のセッティングが可能になる。例証のため、
ＭＮ１が、ＭＮ３よりもはるかに小さいとすると、電流
の大部分は、ＭＮ３に流れ、増幅器の利得は、極めて高
くなる（理論的にほぼ無限）。ＭＮ３が比較的大きい場
合、電流が分流されるので、利得が減少する。利得は、
所望の割合でデバイスのサイジングを行うことによっ
て、制御可能である。
Ｎ２は、それぞれ、増幅対ＭＮ３、ＭＮ４と並列をな
す。ＯＮになると、ダイオード・トランジスタは、幾
分、抵抗器と似た働きをする。並列デバイス間におい
て、電流が分割される。例えば、入力デバイスＭＰ３か
らの電流が、ＭＮ１とＭＮ３の間で分割される。少なく
とも、回路の平衡がとれている場合、電流比は、デバイ
スの相対的サイズに比例する。このため、交差結合対に
おける利得のセッティングが可能になる。例証のため、
ＭＮ１が、ＭＮ３よりもはるかに小さいとすると、電流
の大部分は、ＭＮ３に流れ、増幅器の利得は、極めて高
くなる（理論的にほぼ無限）。ＭＮ３が比較的大きい場
合、電流が分流されるので、利得が減少する。利得は、
所望の割合でデバイスのサイジングを行うことによっ
て、制御可能である。
【００２５】このムーア・ミラー回路構成は、ダイオー
ド接続トランジスタが、交差結合トランジスタに比べて
わずかに大きい場合、極めて安定性の高いことが分かっ
た。有効な実施例の１つでは、ダイオード接続トランジ
スタは、交差結合トランジスタに比べて約１４％大き
い。この結果、利得は約１０〜２０になる。従って、例
えば、ＩＮ及びＲＥＦノード間における１ｍＶの入力電
圧差によって、ＩＮＤ及びＲＥＦＤノードに１０〜２０
ｍＶ程度の揺れが生じることになる。
ド接続トランジスタが、交差結合トランジスタに比べて
わずかに大きい場合、極めて安定性の高いことが分かっ
た。有効な実施例の１つでは、ダイオード接続トランジ
スタは、交差結合トランジスタに比べて約１４％大き
い。この結果、利得は約１０〜２０になる。従って、例
えば、ＩＮ及びＲＥＦノード間における１ｍＶの入力電
圧差によって、ＩＮＤ及びＲＥＦＤノードに１０〜２０
ｍＶ程度の揺れが生じることになる。
【００２６】さらに、製造時にデバイスの不整合を生じ
る場合、ダイオード接続トランジスタのサイズを大きく
することが、入力段の安定性を維持するのに役立つこと
になる。これは、デバイスの不整合によって、回路が、
意図に反して正帰還構成になるのを防ぐことによって実
現する。ムーア・ミラーの場合、交差結合トランジスタ
による利得の制限は、ダイオード接続トランジスタの強
度に依存している。ダイオード接続トランジスタが、交
差結合トランジスタに対して大幅に小さくなると、この
目的は、失敗すると思われる。
る場合、ダイオード接続トランジスタのサイズを大きく
することが、入力段の安定性を維持するのに役立つこと
になる。これは、デバイスの不整合によって、回路が、
意図に反して正帰還構成になるのを防ぐことによって実
現する。ムーア・ミラーの場合、交差結合トランジスタ
による利得の制限は、ダイオード接続トランジスタの強
度に依存している。ダイオード接続トランジスタが、交
差結合トランジスタに対して大幅に小さくなると、この
目的は、失敗すると思われる。
【００２７】この構成によれば、低い共通モードの利得
で、かなりの差動利得と、望ましいレベルのシフト効果
が得られることが分かった。このように、本発明は上記
の各デバイスにて、第１段である入力段を形成する。
で、かなりの差動利得と、望ましいレベルのシフト効果
が得られることが分かった。このように、本発明は上記
の各デバイスにて、第１段である入力段を形成する。
【００２８】２段設計の入力段の場合、１０程度の利得
が有効である。特定の設計について選択される実際の値
は、いくつかのパラメータ及び各種要素のトレード・オ
フによって決まる。望ましい実施例の場合、デバイスの
不整合によるオフセットを軽減し、良好なＳＮ比を得る
には、約１０ないし２０の利得が適当である。利得が増
すと、該要素はさらに改善されるが、動作電流が増大
し、動作が遅くなるという犠牲を払うことになる。
が有効である。特定の設計について選択される実際の値
は、いくつかのパラメータ及び各種要素のトレード・オ
フによって決まる。望ましい実施例の場合、デバイスの
不整合によるオフセットを軽減し、良好なＳＮ比を得る
には、約１０ないし２０の利得が適当である。利得が増
すと、該要素はさらに改善されるが、動作電流が増大
し、動作が遅くなるという犠牲を払うことになる。
【００２９】第１段、即ち入力段は前記ＩＮＤおよびＲ
ＥＦＤノードによって出力する。これらＩＮＤおよびＲ
ＥＦＤノードは第２の、すなわちラッチ段と結合され
る。
ＥＦＤノードによって出力する。これらＩＮＤおよびＲ
ＥＦＤノードは第２の、すなわちラッチ段と結合され
る。
【００３０】ついで第２段すなわちラッチ段には、ＡＶ
ＳＳに結合され、入力段の出力に結合された入力または
ゲート端子を備える、第２の差動対をなすトランジスタ
ＭＮ５及びＭＮ６が備えられる。この第２の差動対は、
入力段の複式ムーア・ミラー回路要素を駆動する。従っ
て、それぞれ、第２の差動対の各一方とＡＶＤＤ電源線
の間に結合された、第２の交差結合対をなすトランジス
タが形成されることになる。すなわち、ＭＮ５のゲート
ＧＮ５は、ＩＮＤノードに結合され、ＭＮ６のゲートＧ
Ｎ６は、ＲＥＦＤノードに結合されている。ＭＮ５及び
ＭＮ６のドレーン端子ＤＮ５、ＤＮ６は、それぞれ、ノ
ードＮＯＵＴ及びＯＵＴを形成している。第２の差動対
ＭＮ５、ＭＮ６に対する負荷は、下記のように、複式の
ムーア・ミラーによって形成される。
ＳＳに結合され、入力段の出力に結合された入力または
ゲート端子を備える、第２の差動対をなすトランジスタ
ＭＮ５及びＭＮ６が備えられる。この第２の差動対は、
入力段の複式ムーア・ミラー回路要素を駆動する。従っ
て、それぞれ、第２の差動対の各一方とＡＶＤＤ電源線
の間に結合された、第２の交差結合対をなすトランジス
タが形成されることになる。すなわち、ＭＮ５のゲート
ＧＮ５は、ＩＮＤノードに結合され、ＭＮ６のゲートＧ
Ｎ６は、ＲＥＦＤノードに結合されている。ＭＮ５及び
ＭＮ６のドレーン端子ＤＮ５、ＤＮ６は、それぞれ、ノ
ードＮＯＵＴ及びＯＵＴを形成している。第２の差動対
ＭＮ５、ＭＮ６に対する負荷は、下記のように、複式の
ムーア・ミラーによって形成される。
【００３１】第２の交差結合対をなすＭＰ７及びＭＰ８
は、それぞれ、第２の差動対ＭＮ５、ＭＮ６の各一方と
第１の電源線ＡＶＤＤの間に、ノード４で結合されてい
る。従って、ＭＰ７のゲート端子ＧＰ７は、ＯＵＴノー
ドに結合され、ＭＰ８のゲート端子ＧＰ８は、ＮＯＵＴ
に結合される。
は、それぞれ、第２の差動対ＭＮ５、ＭＮ６の各一方と
第１の電源線ＡＶＤＤの間に、ノード４で結合されてい
る。従って、ＭＰ７のゲート端子ＧＰ７は、ＯＵＴノー
ドに結合され、ＭＰ８のゲート端子ＧＰ８は、ＮＯＵＴ
に結合される。
【００３２】さらに、第２の対をなすダイオード接続ト
ランジスタＭＰ５、ＭＰ６が、設けられている。ＭＰ
５、ＭＰ６は、それぞれ、第２の交差結合対ＭＰ７、Ｍ
Ｐ８の各一方とスイッチノードであるノード５の間に結
合される。従って、ＭＰ５は、ノード５とＮＯＵＴの間
に結合され、ＭＰ６は、ノード５とＯＵＴの間に結合さ
れる。ノード５、すなわち、スイッチ・ノードは、並列
に接続された１対のデジタル・スイッチ・トランジスタ
ＭＰ９及びＭＰ１０を介して、電源線ＡＶＤＤに接続さ
れている。
ランジスタＭＰ５、ＭＰ６が、設けられている。ＭＰ
５、ＭＰ６は、それぞれ、第２の交差結合対ＭＰ７、Ｍ
Ｐ８の各一方とスイッチノードであるノード５の間に結
合される。従って、ＭＰ５は、ノード５とＮＯＵＴの間
に結合され、ＭＰ６は、ノード５とＯＵＴの間に結合さ
れる。ノード５、すなわち、スイッチ・ノードは、並列
に接続された１対のデジタル・スイッチ・トランジスタ
ＭＰ９及びＭＰ１０を介して、電源線ＡＶＤＤに接続さ
れている。
【００３３】該スイッチ・ノードとＡＶＤＤレールの間
に配置されたデジタル・スイッチ・トランジスタＭＰ
９、ＭＰ１０は、２進ラッチ・クロック信号ＣＬＫに応
答して、該スイッチ・ノードをＡＶＤＤに対して選択的
に結合するようになっている。したがってデジタル・ス
イッチ・トランジスタＭＰ９、ＭＰ１０のゲート端子Ｇ
Ｐ９、ＧＰ１０は、ラッチ・クロック信号ＣＬＫを受信
するように結合されている。ラッチ・クロック信号ＣＬ
Ｋがサンプル状態の間、第２の対をなすダイオード接続
トランジスタＭＰ５、ＭＰ６は、第２の交差結合対をな
すトランジスタＭＰ７、ＭＰ８と並列に結合される。
に配置されたデジタル・スイッチ・トランジスタＭＰ
９、ＭＰ１０は、２進ラッチ・クロック信号ＣＬＫに応
答して、該スイッチ・ノードをＡＶＤＤに対して選択的
に結合するようになっている。したがってデジタル・ス
イッチ・トランジスタＭＰ９、ＭＰ１０のゲート端子Ｇ
Ｐ９、ＧＰ１０は、ラッチ・クロック信号ＣＬＫを受信
するように結合されている。ラッチ・クロック信号ＣＬ
Ｋがサンプル状態の間、第２の対をなすダイオード接続
トランジスタＭＰ５、ＭＰ６は、第２の交差結合対をな
すトランジスタＭＰ７、ＭＰ８と並列に結合される。
【００３４】ラッチ・クロック信号ＣＬＫがラッチ状態
に変化すると、ダイオード接続トランジスタＭＰ５、Ｍ
Ｐ６が、ＡＶＤＤから分離され、従って、該回路から効
果的に切り離される。すなわち、ダイオード接続デバイ
スＭＰ５、ＭＰ６が使用禁止になる。この結果、ラッチ
時に限り、第２の（ラッチ段の）交差結合対ＭＰ７、Ｍ
Ｐ８が、禁止されない正帰還増幅器として動作可能に置
かれる。該回路によって、ラッチ・クロック信号ＣＬＫ
を感度の高いノードすなわち入力段の出力ならびにラッ
チ段の出力（ラッチ・ノード）の両方から切離す。従っ
て、ラッチ・クロック信号のスイッチングがあっても、
感度の高いノードに電流サージが注入されることはな
い。この結果、とりわけ有利なこととして、精密な容量
整合への依存度が低下する。
に変化すると、ダイオード接続トランジスタＭＰ５、Ｍ
Ｐ６が、ＡＶＤＤから分離され、従って、該回路から効
果的に切り離される。すなわち、ダイオード接続デバイ
スＭＰ５、ＭＰ６が使用禁止になる。この結果、ラッチ
時に限り、第２の（ラッチ段の）交差結合対ＭＰ７、Ｍ
Ｐ８が、禁止されない正帰還増幅器として動作可能に置
かれる。該回路によって、ラッチ・クロック信号ＣＬＫ
を感度の高いノードすなわち入力段の出力ならびにラッ
チ段の出力（ラッチ・ノード）の両方から切離す。従っ
て、ラッチ・クロック信号のスイッチングがあっても、
感度の高いノードに電流サージが注入されることはな
い。この結果、とりわけ有利なこととして、精密な容量
整合への依存度が低下する。
【００３５】単一トランジスタは、デジタル・スイッチ
として利用することが可能である。１対のトランジスタ
を並列にすることによって、個々のデバイスのサイズが
小さくなり、レイアウトが対称になる。
として利用することが可能である。１対のトランジスタ
を並列にすることによって、個々のデバイスのサイズが
小さくなり、レイアウトが対称になる。
【００３６】図３にて、ＯＵＴ信号は、ＣＭＯＳインバ
ータ回路１０に接続される。インバータ回路１０は、適
合するＣＭＯＳ論理電圧レベルにおいて反転出力信号Ｉ
ＯＵＴを送り出す。同様に、ＮＯＵＴ信号は、第２のＣ
ＭＯＳインバータ回路１２に結合され、該回路によっ
て、反転出力信号ＩＮＯＵＴが送り出される。出力信号
ＩＯＵＴ及びＩＮＯＵＴは、積分ラッチ回路１４に接続
される。ＣＭＯＳによるＲＳラッチ回路の詳細について
は、既知のところである。例えば、米国特許第４，８２
５，１００号を参照されたい。ＲＳラッチ回路１４は、
最終コンパレータ出力信号ＣＭＰＯＵＴ及びその相補信
号ＮＣＭＰＯＵＴを送り出す。従って、ＩＮがＲＥＦよ
り高くなると、ＣＭＰＯＵＴは、論理的に低になり、Ｉ
ＮがＲＥＦより低くなると、ＣＭＰＯＵＴは、論理的に
高になる。
ータ回路１０に接続される。インバータ回路１０は、適
合するＣＭＯＳ論理電圧レベルにおいて反転出力信号Ｉ
ＯＵＴを送り出す。同様に、ＮＯＵＴ信号は、第２のＣ
ＭＯＳインバータ回路１２に結合され、該回路によっ
て、反転出力信号ＩＮＯＵＴが送り出される。出力信号
ＩＯＵＴ及びＩＮＯＵＴは、積分ラッチ回路１４に接続
される。ＣＭＯＳによるＲＳラッチ回路の詳細について
は、既知のところである。例えば、米国特許第４，８２
５，１００号を参照されたい。ＲＳラッチ回路１４は、
最終コンパレータ出力信号ＣＭＰＯＵＴ及びその相補信
号ＮＣＭＰＯＵＴを送り出す。従って、ＩＮがＲＥＦよ
り高くなると、ＣＭＰＯＵＴは、論理的に低になり、Ｉ
ＮがＲＥＦより低くなると、ＣＭＰＯＵＴは、論理的に
高になる。
【００３７】上述のように、入力段は、ノードＩＮＤ及
びＲＥＦＤにおいて１０ないし２０の電圧利得を発生す
る。これらは、ＭＮ５及びＭＮ６のデバイスのゲートＧ
Ｎ５、ＧＮ６において、第２段すなわちラッチ段に入力
として結合される。交差結合トランジスタＭＰ７及びＭ
Ｐ８は、ダイオード接続トランジスタＭＰ５及びＭＰ６
と共に、複式ムーア・ミラー回路の入力段を形成する。
一方、ラッチ段の場合、ダイオード接続トランジスタＭ
Ｐ５及びＭＰ６は、電源線ＡＶＤＤに直接接続されてい
るわけではない。代わりに、それらは、デジタル・スイ
ッチ・デバイスＭＰ９及びＭＰ１０を介して電源線ＡＶ
ＤＤに接続されている。
びＲＥＦＤにおいて１０ないし２０の電圧利得を発生す
る。これらは、ＭＮ５及びＭＮ６のデバイスのゲートＧ
Ｎ５、ＧＮ６において、第２段すなわちラッチ段に入力
として結合される。交差結合トランジスタＭＰ７及びＭ
Ｐ８は、ダイオード接続トランジスタＭＰ５及びＭＰ６
と共に、複式ムーア・ミラー回路の入力段を形成する。
一方、ラッチ段の場合、ダイオード接続トランジスタＭ
Ｐ５及びＭＰ６は、電源線ＡＶＤＤに直接接続されてい
るわけではない。代わりに、それらは、デジタル・スイ
ッチ・デバイスＭＰ９及びＭＰ１０を介して電源線ＡＶ
ＤＤに接続されている。
【００３８】サンプル状態時、デジタル・スイッチが閉
じるので、ムーア・ミラーは、入力段として接続され
る。ラッチ・クロックが、ラッチ状態にスイッチして、
ＭＰ９及びＭＰ１０がオフになると、それらは、ダイオ
ード接続デバイスＭＰ５、ＭＰ６から入力電流を奪って
しまうので、従って、該デバイスは、回路から切り離さ
れることになる。この結果、ＭＰ７及びＭＰ８は、ラッ
チ・クロック信号ＣＬＫからの電流を感度の高いラッチ
・ノードに送り込むことなく、ラッチのための極めて利
得の大きい正帰還増幅器を形成することになる。
じるので、ムーア・ミラーは、入力段として接続され
る。ラッチ・クロックが、ラッチ状態にスイッチして、
ＭＰ９及びＭＰ１０がオフになると、それらは、ダイオ
ード接続デバイスＭＰ５、ＭＰ６から入力電流を奪って
しまうので、従って、該デバイスは、回路から切り離さ
れることになる。この結果、ＭＰ７及びＭＰ８は、ラッ
チ・クロック信号ＣＬＫからの電流を感度の高いラッチ
・ノードに送り込むことなく、ラッチのための極めて利
得の大きい正帰還増幅器を形成することになる。
【００３９】望ましい実施例の場合、ラッチ・コンパレ
ータは、１．２ｍＶの線形性、５０ｍＶ未満のオフセッ
ト・エラー、１．２５マイクロ秒のセット・アップ時
間、及び、５００ｎｓのラッチ・パルス幅によって、１
０Ｖの共通モード範囲における１．２ｍＶの入力過励振
を解決するように設計されている。該回路構成は、例え
ば、１５Ｖ、５ミクロン・ゲート、単層ポリ塩化ビニ
ル、単層金属、ツイン・ウェル、完全保護環状ＣＭＯＳ
プロセスで製作される。望ましい実施例における個々の
デバイスの寸法については、下記の表に示す。
ータは、１．２ｍＶの線形性、５０ｍＶ未満のオフセッ
ト・エラー、１．２５マイクロ秒のセット・アップ時
間、及び、５００ｎｓのラッチ・パルス幅によって、１
０Ｖの共通モード範囲における１．２ｍＶの入力過励振
を解決するように設計されている。該回路構成は、例え
ば、１５Ｖ、５ミクロン・ゲート、単層ポリ塩化ビニ
ル、単層金属、ツイン・ウェル、完全保護環状ＣＭＯＳ
プロセスで製作される。望ましい実施例における個々の
デバイスの寸法については、下記の表に示す。
【００４０】
【表１】
デバイス 幅 長さ
ＭＰ１ ４８ １１
ＭＰ２ ４８ １１
ＭＰ３ ２００ ６
ＭＰ４ ２００ ６
ＭＰ５ ２００ ６
ＭＰ６ １０ ６
ＭＰ７ １０ １６
ＭＰ８ １０ １６
ＭＰ９ １０ ６
ＭＰ１０ １０ ６
ＭＰ１１ ５ ６
ＭＰ１２ ５ ６
ＭＮ１ ２０ １１
ＭＮ２ ２０ １１
ＭＮ３ ２０ １２．５
ＭＮ４ ２０ １２．５
ＭＮ５ ２０ １１
ＭＮ６ ２０ １１
ＭＮ１１ ５ ６
ＭＮ１２ ５ ６
【００４１】上述のように、入力段の利得は、約１０な
いし２０にセットされる。ラッチ段における精密なデバ
イスと容量整合の必要は、上述のように、この段を複式
ムーア・ミラーに置き換えることによって回避される。
表に示す形状寸法によって、ラッチ段の利得が約２ない
し３にセットされるので、入力を基準にした利得は、約
５０ないし６０になる。
いし２０にセットされる。ラッチ段における精密なデバ
イスと容量整合の必要は、上述のように、この段を複式
ムーア・ミラーに置き換えることによって回避される。
表に示す形状寸法によって、ラッチ段の利得が約２ない
し３にセットされるので、入力を基準にした利得は、約
５０ないし６０になる。
【００４２】従って、例えば、１．２ｍＶの過励振によ
って、ラッチ前に、約６０＋ｍＶの信号がラッチ段に発
生することになる。ラッチ時には、デジタル・スイッチ
が開き、ダイオード接続トランジスタが、本質的にムー
ア・ミラーから切り離されることになる。このため、第
２の交差結合対に既に生じている６０ｍＶが解放され、
穏やかに発散して、線間電圧の完全な揺れを生じること
になる。
って、ラッチ前に、約６０＋ｍＶの信号がラッチ段に発
生することになる。ラッチ時には、デジタル・スイッチ
が開き、ダイオード接続トランジスタが、本質的にムー
ア・ミラーから切り離されることになる。このため、第
２の交差結合対に既に生じている６０ｍＶが解放され、
穏やかに発散して、線間電圧の完全な揺れを生じること
になる。
【００４３】本発明の応用例の１つが、４８の再生サン
プル及びホールド・チャネルと、４つのコンパレータを
含むＣＭＯＳデバイスである。これは、例えば、ＩＣテ
スタによるＤＡＣ及びサンプルＡＤＣの多重化用途に用
いることが可能である。コンパレータに関して例示の仕
様は、１．２ｍＶの線形性、５０ｍＶ未満のオフセット
・エラー、１．２５マイクロ秒のセット・アップ時間、
及び、５００ｎｓのラッチ・パルス幅によって、１０Ｖ
の共通モード範囲における１．２ｍＶの入力過励振を解
決するためのものである。該仕様は、本発明を利用する
ことによって達成することができる。
プル及びホールド・チャネルと、４つのコンパレータを
含むＣＭＯＳデバイスである。これは、例えば、ＩＣテ
スタによるＤＡＣ及びサンプルＡＤＣの多重化用途に用
いることが可能である。コンパレータに関して例示の仕
様は、１．２ｍＶの線形性、５０ｍＶ未満のオフセット
・エラー、１．２５マイクロ秒のセット・アップ時間、
及び、５００ｎｓのラッチ・パルス幅によって、１０Ｖ
の共通モード範囲における１．２ｍＶの入力過励振を解
決するためのものである。該仕様は、本発明を利用する
ことによって達成することができる。
【００４４】この例において、各コンパレータは、１３
ｐＦオン・チップ・コンデンサにおいてサンプリング
し、記憶された電圧と被駆動入力との比較を行うように
構成されている。被駆動入力は、１２の連続比較のため
に１２の異なる電圧を供給することによって、サンプル
電圧の１２ビット逐次比較変換を実現する。
ｐＦオン・チップ・コンデンサにおいてサンプリング
し、記憶された電圧と被駆動入力との比較を行うように
構成されている。被駆動入力は、１２の連続比較のため
に１２の異なる電圧を供給することによって、サンプル
電圧の１２ビット逐次比較変換を実現する。
【００４５】この回路の重要な利点は、ラッチ・クロッ
ク信号ＣＬＫが感度の高い両方のノード対ＩＮＤ及びＲ
ＥＦＤとＯＵＴ及びＮＯＵＴ（ラッチ・ノード）から切
り離されているので、スイッチング電流が、ラッチ・ク
ロック信号によって回路に送り込まれることがないとい
うことである。実際、電流は、スイッチが開くことによ
って、実際に減少する。この結果、ラッチ環境がさらに
落ちつき、ヒステリシスがいっそう減少する。
ク信号ＣＬＫが感度の高い両方のノード対ＩＮＤ及びＲ
ＥＦＤとＯＵＴ及びＮＯＵＴ（ラッチ・ノード）から切
り離されているので、スイッチング電流が、ラッチ・ク
ロック信号によって回路に送り込まれることがないとい
うことである。実際、電流は、スイッチが開くことによ
って、実際に減少する。この結果、ラッチ環境がさらに
落ちつき、ヒステリシスがいっそう減少する。
【００４６】留意すべきは、ムーア・ミラーの負荷は、
単一段設計に利用することもできるという点である。例
えば、図１の先行技術による回路を修正するため、増幅
対ＫＮ１、ＫＮ２に１対のダイオード接続トランジスタ
が結合される。ラッチ・ノード（ＫＮ１、ＫＮ２のドレ
ーン端子）とＶｓｓの間には、１つ（あるいは、図２に
従って２つ）のデジタル・スイッチ・トランジスタを介
して、ダイオード対が配置される。
単一段設計に利用することもできるという点である。例
えば、図１の先行技術による回路を修正するため、増幅
対ＫＮ１、ＫＮ２に１対のダイオード接続トランジスタ
が結合される。ラッチ・ノード（ＫＮ１、ＫＮ２のドレ
ーン端子）とＶｓｓの間には、１つ（あるいは、図２に
従って２つ）のデジタル・スイッチ・トランジスタを介
して、ダイオード対が配置される。
【００４７】ＣＬＯＣＫ信号は、ダイオード対に制御を
加え、ＫＮ３を排除するように結合される。これによっ
て、図２の回路のラッチ段に用いられる複式ムーア・ミ
ラーが基本的に明らかになる。こうした単一段設計の利
点は、コンポーネントが少なく、それでも、利得の選択
が可能であり、回復が改善され、感度の高いノードから
ラッチ・クロック信号が切り離されるということであ
る。その動作は、２段設計に比べると速くなる可能性が
あるが、静かさでは劣る。
加え、ＫＮ３を排除するように結合される。これによっ
て、図２の回路のラッチ段に用いられる複式ムーア・ミ
ラーが基本的に明らかになる。こうした単一段設計の利
点は、コンポーネントが少なく、それでも、利得の選択
が可能であり、回復が改善され、感度の高いノードから
ラッチ・クロック信号が切り離されるということであ
る。その動作は、２段設計に比べると速くなる可能性が
あるが、静かさでは劣る。
【００４８】もう１つの利点は、デジタル・スイッチと
して、Ｐタイプのトランジスタ（ＭＰ９及びＭＰ１０）
だけしか用いられないので、反転ラッチ・クロック信号
を導き出す必要がないということである。これによっ
て、タイミングに微妙さを要求するもう１つの原因を除
去しうる。
して、Ｐタイプのトランジスタ（ＭＰ９及びＭＰ１０）
だけしか用いられないので、反転ラッチ・クロック信号
を導き出す必要がないということである。これによっ
て、タイミングに微妙さを要求するもう１つの原因を除
去しうる。
【００４９】上述の回路のさらにもう１つの利点は、ラ
ッチ・クロック・パルスが除去されたとたん、復旧した
ダイオード接続対が、ＯＵＴ及びＮＯＵＴノードを素早
くクランプして、ＡＤＶＶ線より低い、１ＶTHにほぼ等
しい電圧に戻すことである。
ッチ・クロック・パルスが除去されたとたん、復旧した
ダイオード接続対が、ＯＵＴ及びＮＯＵＴノードを素早
くクランプして、ＡＤＶＶ線より低い、１ＶTHにほぼ等
しい電圧に戻すことである。
【００５０】解説のＣＭＯＳラッチ・コンパレータは、
各種用途に有効である。例えば、ＡＤＣ用途にはとりわ
け有効である。解説のタイプのコンパレータ、または、
そのいくつかは、サンプル及びホールド回路要素と共
に、サンプルＡＤＣ用途のためのアナログ集積回路によ
って実現することが可能である。本発明の原理を望まし
い実施例によって例示し、解説してきたが、当該技術の
熟練者には容易に明らかなように、こうした原理を逸脱
することなく構成及び細部について、本発明に修正を施
すことが可能である。
各種用途に有効である。例えば、ＡＤＣ用途にはとりわ
け有効である。解説のタイプのコンパレータ、または、
そのいくつかは、サンプル及びホールド回路要素と共
に、サンプルＡＤＣ用途のためのアナログ集積回路によ
って実現することが可能である。本発明の原理を望まし
い実施例によって例示し、解説してきたが、当該技術の
熟練者には容易に明らかなように、こうした原理を逸脱
することなく構成及び細部について、本発明に修正を施
すことが可能である。
【００５１】上記のように、本発明に係るＣＭＯＳラッ
チ式コンパレータは、既存のものに比してデバイス及び
プロセスの不整合に対する許容度の改善、とりわけ市販
のコンパレータ集積回路製造時における容量の不整合に
関する許容度を改善することができ、さらに、ラッチ動
作によるヒステリシス・オフセット・エラーの最小化
と、コンパレータの回復時間の改善が実現でき、加えて
汎用ＣＭＯＳプロセスを利用して、サンプルＡＤＣ等に
有効なラッチ式コンパレータ回路の設計製造を格段に容
易にするという数多くの利点を一挙に実現し得て、その
産業上効果極めて大なるものがある。
チ式コンパレータは、既存のものに比してデバイス及び
プロセスの不整合に対する許容度の改善、とりわけ市販
のコンパレータ集積回路製造時における容量の不整合に
関する許容度を改善することができ、さらに、ラッチ動
作によるヒステリシス・オフセット・エラーの最小化
と、コンパレータの回復時間の改善が実現でき、加えて
汎用ＣＭＯＳプロセスを利用して、サンプルＡＤＣ等に
有効なラッチ式コンパレータ回路の設計製造を格段に容
易にするという数多くの利点を一挙に実現し得て、その
産業上効果極めて大なるものがある。
【００５２】
【発明の効果】以上説明したようにこの発明に係るＣＭ
ＯＳラッチ式コンパレータは、入力段とラッチ段から構
成し、ラッチ・クロック信号Ｋがラッチ状態に変化する
と、ラッチ段のデジタル・スイッチがオフになってトラ
ンジスタを効果的に切り離すから、ラッチ・クロック信
号を感度の高いノードすなわち入力段の出力ならびにラ
ッチ段の出力（ラッチ・ノード）の両方から切離すこと
ができ、よってラッチ・クロック信号のスイッチングが
あっても、感度の高い入力段やラッチ・ノードに電流サ
ージが注入されることはなく、この結果オフセットがな
くなると供に、デバイスの不整合に対する許容度を改善
することが出来、さらに、ラッチ動作によるヒステリシ
ス・オフセット・エラーも最小とすることができる。
ＯＳラッチ式コンパレータは、入力段とラッチ段から構
成し、ラッチ・クロック信号Ｋがラッチ状態に変化する
と、ラッチ段のデジタル・スイッチがオフになってトラ
ンジスタを効果的に切り離すから、ラッチ・クロック信
号を感度の高いノードすなわち入力段の出力ならびにラ
ッチ段の出力（ラッチ・ノード）の両方から切離すこと
ができ、よってラッチ・クロック信号のスイッチングが
あっても、感度の高い入力段やラッチ・ノードに電流サ
ージが注入されることはなく、この結果オフセットがな
くなると供に、デバイスの不整合に対する許容度を改善
することが出来、さらに、ラッチ動作によるヒステリシ
ス・オフセット・エラーも最小とすることができる。
【図１】本発明に係るＣＭＯＳラッチ式コンパレータの
回路前半の略図である。
回路前半の略図である。
【図２】本発明に係るＣＭＯＳラッチ式コンパレータの
回路後半の略図である。
回路後半の略図である。
【図３】先行技術のＣＭＯＳラッチ式コンパレータの回
路略図である。
路略図である。
１ ＣＭＯＳラッチ式コンパレータ
４、５、Ｖ１ ノード
１０、１２ デジタルスイッチング手段
ＭＰ１〜ＭＰ１０、ＭＮ１〜ＭＮ６ ＣＭＯＳ ＦＥＴ
素子 ＧＰ１〜ＧＰ１０、ＧＮ１〜ＧＮ６ ゲート端子 ＤＰ１〜ＤＰ１０、ＤＮ１〜ＤＮ６ ドレイン端子 ＳＰ１〜ＳＰ１０、ＳＮ１〜ＳＮ６ ソース端子 ＩＮ 入力電圧 ＲＥＦ 基準電圧 ＣＬＫ ラッチ・クロック信号 ＩＮＤ、ＲＥＦＤ 差動中間信号 ＡＶＤＤ、ＡＶＳＳ 電源線 ＰＢＩＡＳ バイアス電圧
素子 ＧＰ１〜ＧＰ１０、ＧＮ１〜ＧＮ６ ゲート端子 ＤＰ１〜ＤＰ１０、ＤＮ１〜ＤＮ６ ドレイン端子 ＳＰ１〜ＳＰ１０、ＳＮ１〜ＳＮ６ ソース端子 ＩＮ 入力電圧 ＲＥＦ 基準電圧 ＣＬＫ ラッチ・クロック信号 ＩＮＤ、ＲＥＦＤ 差動中間信号 ＡＶＤＤ、ＡＶＳＳ 電源線 ＰＢＩＡＳ バイアス電圧
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｍ 1/74 Ｈ０３Ｋ 3/356 Ｅ
(72)発明者 ラリー・エス・メッツ
アメリカ合衆国コロラド州フォート・コ
リンズ リンデンウッド ドライヴ
1200
(72)発明者 チャールズ・イー・ムーア
アメリカ合衆国コロラド州ラヴランド
テンス・ストリート 425 ウェスト
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/08
G01R 19/165
H03K 3/356
H03M 1/34
H03M 1/74
Claims (5)
- 【請求項１】 入力差動トランジスタ対と、 それぞれが前記入力差動トランジスタ対の各一方と電源
と間に結合され、一対の中間ノード（ＩＮＤ，ＲＥＦ
Ｄ）の各一方を定める第１の交差結合トランジスタ対
（ＭＮ３，ＭＮ４）と、 前記第１の交差結合トランジスタ対における利得を制御
するために、それぞれが前記第１の交差結合トランジス
タ対の各一方に並列に結合された第１のダイオード接続
トランジスタ対（ＭＮ１，ＭＮ２）と、 それぞれが前記中間ノードの各一方に結合されたゲート
端子を有し、第２の電源（ＶＳＳ）に結合された第２の
差動トランジスタ対（ＭＮ５，ＭＮ６）と、 それぞれが前記第２の差動トランジスタ対の各一方と第
１の電源（ＶＤＤ）との間に結合された第２の交差結合
トランジスタ対（ＭＰ７，ＭＰ８）と、 それぞれが前記第２の交差結合トランジスタ対の各一方
とスイッチ・ノードとの間に設けられた第２のダイオー
ド接続トランジスタ対（ＭＰ５，ＭＰ６）と、 前記スイッチ・ノードと前記第１の電源（ＶＤＤ）との
間に設けられ、２値ラッチ・クロック信号に応じて前記
スイッチ・ノードを前記電源（ＶＤＤ）に選択的に結合
するデジタル・スイッチ手段（ＭＰ９，ＭＰ１０）とを
備え、 前記第２のダイオード接続トランジスタ対は、前記ラッ
チ・クロック信号のサンプル状態の間では前記第２の交
差結合トランジスタ対に並列に効果的に結合され、前記
ラッチ・クロック信号のラッチ状態の間では該回路から
効果的に切り離されることを特徴とするＣＭＯＳラッチ
式コンパレータ。 - 【請求項２】 前記入力差動トランジスタ対はそれぞれ
ドレイン、ソース及びゲート端子を有し、前記ゲート端
子はそれぞれ入力電圧及び基準電圧を受けるよう結合さ
れ、前記ドレイン端子はバイアス電流源に共通に結合さ
れており、 前記第１の交差結合トランジスタ対はそれぞれドレイ
ン、ソース及びゲート端子を有し、前記ドレイン端子は
前記入力差動トランジスタ対のソース端子に結合され、
前記ゲート端子は正帰還用に前記ドレイン端子に交差結
合されており、 前記第１のダイオード接続トランジスタ対はそれぞれド
レイン、ソース及びゲート端子を有し、前記ドレイン及
びゲート端子は対応する交差結合トランジスタのドレイ
ン端子に共通に接続され、対応する差動トランジスタ対
のソース電流の一部を対応する交差結合トランジスタか
ら切り離し、前記交差結合トランジスタ対における利得
を低減させることを特徴とする請求項１に記載のＣＭＯ
Ｓラッチ式コンパレータ。 - 【請求項３】 前記ダイオード接続トランジスタは前記
交差結合トランジスタよりサイズが大であり、前記第１
の交差結合トランジスタ対における利得を１０のオーダ
ーに設定し、入力段における安定性を確実にすることを
特徴とする請求項２に記載のＣＭＯＳラッチ式コンパレ
ータ。 - 【請求項４】 前記第２の差動トランジスタ対はそれぞ
れドレイン、ソース及びゲート端子を有し、前記ゲート
端子はそれぞれ前記中間ノードに結合され、前記ソース
端子は電源に結合されており、 前記第２の交差結合トランジスタ対はそれぞれドレイ
ン、ソース及びゲート端子を有し、前記ソース端子は前
記第２の差動トランジスタ対のドレイン端子に結合さ
れ、ゲート端子は正帰還用に前記ソース端子に交差結合
されており、 前記第２のダイオード接続トランジスタ対はそれぞれド
レイン、ソース及びゲート端子を有し、前記ソース及び
ゲート端子は対応する交差結合トランジスタのソース端
子に共通に接続され、前記ドレイン端子は前記スイッチ
・ノードに共通に接続され、前記デジタル・スイッチが
オンの間対応する交差結合トランジスタから電流を切り
離し、前記第２の交差結合トランジスタ対における利得
を低減させることを特徴とする請求項１に記載のＣＭＯ
Ｓラッチ式コンパレータ。 - 【請求項５】 前記第２のダイオード接続トランジスタ
は前記第２の交差結合トランジスタよりサイズが大であ
り、前記第２の交差結合トランジスタ対における利得を
２〜３のオーダーに設定することを特徴とする請求項４
に記載のＣＭＯＳラッチ式コンパレータ。
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|---|---|---|---|
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| US853,469 | 1992-03-17 |
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|---|---|
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