CN117674774A - 一种差分锁存器电路、开关驱动器以及数模转换电路 - Google Patents

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Abstract

本发明实施例提供了一种差分锁存器电路、开关驱动器以及数模转换电路。该差分锁存器电路，包括：第一级差分锁存器电路、第二级差分反相电路以及低电平移位电路，所述第二级差分反相电路的差分正端的上拉端包括第一PMOS管和第二PMOS管，所述第二级差分反相电路的差分正端的下拉端包括第三PMOS管和第一NMOS管，所述第一级差分锁存器电路的差分负端与所述第一级差分锁存器电路的差分正端的电路结构相对称。通过本发明，可以解决相关技术中传统锁存器电路存在输出数据交叉点调整有局限性的问题，达到灵活调整输出数据交叉点的效果。

Description

一种差分锁存器电路、开关驱动器以及数模转换电路
技术领域
本发明实施例涉及集成电路设计领域，具体而言，涉及一种差分锁存器电路、开关驱动器以及数模转换电路。
背景技术
图1是相关技术中数模转换器(Digital to Analog Converter，DAC)的系统框图，如图1所示，该DAC包括数据链路(Data Path)、时钟链路(CLK Path)和数模转换器核心电路(DAC Core)。其中数据链路包括接口电路(Interface)、数字数据链路(Digital DataPath)、译码器(Decoder)、串行化器(Serializer)和开关驱动器(Switch Driver)，时钟链路包括时钟接收器(Clock Receiver)、延迟锁相环(Delay Locked Loop，DLL)、分频器(Divider)和一些时钟驱动器等，而数模转换器核心电路包括多个数模转换器核心单元(DAC Core Slices)。对于DAC而言，数据链路中的开关驱动器的设计至关重要，影响到线性度、功耗、噪声等多个指标。
在数据链路中，输入数字信号首先通过接口电路和数字数据链路进行数据接收和处理，译码器的主要功能是完成DAC分段编码，具体地，DAC高位一般用温度计码，低位一般用二进制编码，此外，译码器中可以对数据施加一些算法，例如：动态元素匹配(DynamicElement Matching，DEM)、dither以及rotation等。由于数字数据链路和译码器是数字P&R模块，不可能达到很高的数据率，所以在这些数字模块中DAC的每一位数据一般都会分为多相位传输。串行化器的主要功能是将多相位数据转变为单相位或较少相位的数据。而开关驱动器的主要功能是对每一位数据进行同步，并增加驱动能力，减小码间干扰等。根据数模转换器核心单元的具体架构和需求，开关驱动器可能还需要进行数据交叉点(即差分输出的数据上升沿和下降沿的交叉位置)调整和数据高低电平的调整等，这些调整都会较大地影响应用该开关驱动器的数模转换器的线性度、噪声等性能。
图2是相关技术中一种传统的开关驱动器结构。它采用时钟上升沿进行数据采样，为了实现较好的数据同步，使用了三级锁存器(Latch)进行逐级同步，其中上两路进行真实信号传递，另外增加下两路传递Dummy数据，这是为了减小信号相关的电流对DAC性能的影响[1]。在每个数据采样点，如果真实数据不翻转，则Dummy数据翻转；如果真实数据翻转，则Dummy数据不翻转。
传统的开关驱动器有较多变型，比如：
1.Latch级数可以不一样；
2.Latch也可以被替换为触发器(DFF)，或者替换为同时带有数据合路和同步功能的多路选择器(MUX)，或者其它一些时序逻辑，设计中也可能包括一些组合逻辑；
3.MUX实现方式也有很多种，可以是组合逻辑的MUX、OR/NOR或AND/NAND，也可以是组合逻辑MUX加上时钟触发的Latch或DFF，也可以是其它一些类型的时钟触发的MUX同时完成数据合路和同步；
4.输入数据可以采用如图2的常规数据，或者Return-to-Zero数据或Return-to-One数据，数据类型不一样，对应Latch、DFF、MUX等时序逻辑电路可能有所不同，组合逻辑也可能有所不同；
5.Dummy数据路径也有不同的实现方式甚至删除；
6.另外，在开关驱动器上还可以实现多模兼容，图3是一种传统的多模兼容开关驱动器结构。它的特点是将常规模式和混频模式兼容起来。在混频模式下，时钟上升沿和下降沿都会发生数据变化，下降沿对应的数据是上升沿对应数据的取反，相当于真实信号和时钟信号的混频效果，最终在DAC输出实现一个以Fclk为中心的带通传递函数，而常规模式是低通传递函数，这对高中频较低带宽的应用很有帮助。
尽管开关驱动器存在很多变型，带同步功能的Latch、DFF、MUX等时序逻辑电路和一些组合逻辑电路是属于其中比较基础的单元，图4是相关技术中一种传统的差分锁存器结构的示意图，它采用CMOS架构，输出高低电平是rail-to-rail的，前级是一个时钟电平触发的Latch，后级是一个反相器(Inverter)，用于增加Latch的驱动能力。
如图4所示，它的左右两侧是对称的，以左侧为例，当clkp为低电平，clkn为高电平时，din被第一级Latch采到，并通过第二级的反相器传给输出dout；当clkp为高电平，clkn为低电平时，din通路被断开，dout保持不变。
传统的Latch也有较多变型，比如：
1.后级的反相器也可以是缓冲器(Buffer)；
2.后级的反相器PMOS源端可以不接电源而是接一个电平移位电路的输出，这样反相器输出的高电平就不是电源而是一个特别设计的电压，同样地，反相器NMOS源端可以不接地而是接一个电平移位电路的输出，这样反相器输出的低电平就不是地而是一个特别设计的电压，另外，前级Latch的电源地同样可以接电平移位电路的输出；
3.后级的反相器PMOS和NMOS的宽长比可以故意设计成不对称的，用于调整反相器输出数据的交叉点，同样地，前级LatchPMOS和NMOS的宽长比也可以故意设计成不对称的；
4.带同步功能的DFF、MUX的设计同样存在以上的变型，其它时序逻辑电路的设计同样存在以上的变型，组合逻辑电路的设计同样存在以上的变型。
传统Latch存在以下缺点：
1.单纯通过PMOS和NMOS的宽长比来调整反相器输出数据的交叉点是有局限性的，如果PMOS和NMOS的宽长比差异过大，其中大尺寸的MOS管会造成前级负载过重，而且尺寸很大会导致大电流，MOS管源漏连接在版图实现上会产生较大的IR drop，影响MOS管的电流能力，进而影响输出数据交叉点的调整效果，影响DAC线性度；而小尺寸的MOS管会导致输出数据沿过缓，而且小尺寸MOS管的失配较大，会导致DAC不同bit的输出数据沿偏差较大，影响DAC线性度；
2.如果在传统Latch的基础上增加电平移位电路，输出数据交叉点的调整可能会进一步受到影响，因为电平移位电路可能会使得PMOS端和NMOS端不匹配，进而影响到输出数据交叉点，如果这个交叉点的偏差和我们的需求是相反的，很难通过单纯调整PMOS和NMOS的宽长比来达成目标。
发明内容
本发明实施例提供了一种差分锁存器电路、开关驱动器以及数模转换电路，以至少解决相关技术中传统锁存器电路存在输出数据交叉点调整有局限性的问题。
根据本发明的一个实施例，提供了一种差分锁存器电路，包括依次连接的第一级差分锁存器电路、第二级差分反相电路和低电平移位电路，其中，所述第二级差分反相电路的差分正端的上拉端包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极连接所述第二PMOS管的栅极；所述第一PMOS管的源极连接电源电压；所述第一PMOS管的漏极连接所述第二PMOS管的源极；所述第一PMOS管的栅极和所述第二PMOS管的栅极还分别连接所述第二级差分反相电路的差分正端的数据输入端；所述第二级差分反相电路的差分正端的下拉端包括第三PMOS管和第一NMOS管，所述第三PMOS管的漏极与所述第一NMOS管的源极相连接，并一同连接在一电平移位电路的输出端；所述第三PMOS管的栅极连接所述第二级差分反相电路的差分正端的数据输入端，所述第三PMOS管的源极连接所述第二级差分反相电路的差分负端的下拉端的输出端；所述第一NMOS管的漏极连接所述第二PMOS管的漏极，所述第一NMOS管的栅极连接所述第二级差分反相电路的差分正端的数据输入端；所述第一级差分锁存器电路的差分负端与所述第一级差分锁存器电路的差分正端的电路结构相对称。
在一个示例性实施例中，所述第二级差分反相电路的差分正端，还包括：第四PMOS管，其中，所述第四PMOS管的源极连接所述电源电压，所述第四PMOS管的栅极连接所述第二级差分反相电路的差分负端的数据输入端，所述第四PMOS管的漏极连接所述第一PMOS管与所述第二PMOS管之间的第一串联节点；或，所述第四PMOS管的源极连接位于所述第二级差分反相电路的差分负端且与所述第四PMOS管相对应的第五PMOS管的源极，所述第四PMOS管的栅极连接所述第二级差分反相电路的差分负端的数据输入端，所述第四PMOS管的漏极连接所述第一PMOS管与所述第二PMOS管之间的第一串联节点；或，所述第四PMOS管的源极连接所述电源电压，所述第四PMOS管的栅极连接所述第二级差分反相电路的差分正端的数据输出端，所述第四PMOS管的漏极连接所述第一PMOS管与所述第二PMOS管之间的第一串联节点。
在一个示例性实施例中，所述第一PMOS管与第二PMOS管之间的第一串联节点与位于所述第二级差分反相电路的差分负端中且与所述第一串联节点相对应的第二串联节点短接，其中，所述第一串联节点位于所述第一PMOS管的漏极与所述第二PMOS管的源极之间。
在一个示例性实施例中，所述第一级差分锁存器电路中的PMOS管端和NMOS管端的宽长比设置为不匹配，所述差分锁存器电路输出的交叉点不位于所述PMOS管端与NMOS管端的中间。
根据本发明的另一实施例，提供了一种开关驱动器，所述开关驱动器包括多个开关驱动器单元，其中每个开关驱动器单元包括：多路数据传输链路，每路数据传输链路包括上述实施例中的差分锁存器电路。
在一个示例性实施例中，其中，所述多路数据传输链路包括用于传输真实数据的真实数据传输链路，用于传输Dummy数据的Dummy数据传输链路。
在一个示例性实施例中，还包括：多个异或逻辑单元，每个所述异或逻辑单元的第一输入端连接各数据传输链路中的所述差分锁存器电路的输出端，所述异或逻辑单元的第二输入端连接时钟输入端；多个数据选择器，每个所述数据选择器的第一输入端连接所述各路数据传输链路中差分锁存器电路的输出端，每个所述数据选择器的第二输入端分别连接所述异或逻辑单元的输出端。
根据本发明的又一实施例，还提供一种数模转换电路，包括上述实施例中的开关驱动器以及与所述开关驱动器的输出端连接的数模转换核心电路。
在一个示例性实施例中，所述数模转换核心电路包括多个数模转换器核心单元，每个所述数模转换器核心单元包括：反相器，所述反相器的输入端连接至所述开关驱动器单元的真实数据传输链路的输出端；单元电阻，所述单元电阻的第一端连接至所述反相器的输出端，所述单元电阻的第二端与负载电阻相连接；第一Dummy负载，所述第一Dummy负载连接所述开关驱动器单元的所述Dummy数据传输链路的输出端。在一个示例性实施例中，其中，所述数模转换核心电路包括多个数模转换器核心单元，每个所述数模转换器核心单元包括：第六PMOS管，所述第六PMOS管的栅极连接所述驱动器单元的所述真实数据传输链路的输出端，所述第六PMOS管漏极连接负载电阻以及所述数模转换核心电路的输出端，所述第六PMOS管的源极连接电流源输出端；第二Dummy负载，所述第二Dummy负载连接所述开关驱动器单元的所述Dummy数据传输链路的输出端。
通过本发明，由于第二级差分反相器电路上拉端的两个PMOS管串联，可增加等效PMOS管的沟道长度，减小等效PMOS管宽长比，下拉端采用一个PMOS管和一个NMOS管的结构，将第二级差分反相器输出交叉点调低，能够改善反相器输出上升沿过缓导致的线性度问题。因此，可以解决相关技术中传统锁存器电路存在输出数据交叉点调整有局限性的问题，达到灵活调整输出数据交叉点的效果。
附图说明
图1是相关技术中数模转换器的系统结构框图；
图2是相关技术中一种传统的开关驱动器结构的示意图；
图3是一种传统的多模兼容开关驱动器结构的示意图；
图4是相关技术中一种传统的差分锁存器结构的示意图；
图5(a)是根据本发明实施例的差分锁存器电路结构的示意图；
图5(b)是根据本发明实施例的第四PMOS管在第二级差分反相电路中的另一连接方式示意图：
图5(c)是根据本发明实施例的第四PMOS管在第二级差分反相电路中的又一连接方式示意图；
图6是根据本发明另一实施例的差分锁存器电路的结构示意图；
图7是根据本发明实施例的一种开关驱动器的结构示意图；
图8是根据本发明另一实施例的开关驱动器的结构示意图；
图9是根据本发明实施例的多模电阻型数模转换电路的结构示意图；
图10是根据本发明另一实施例的多模电阻型数模转换电路的结构示意图；
图11是根据本发明实施例的多模电流舵型数模转换电路的结构示意图；
图12是根据本发明另一实施例的多模电流舵型数模转换电路的结构示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明的实施例。
图5(a)是根据本发明实施例的差分锁存器电路的结构示意图，如图5(a)所示，该差分锁存器电路包括第一级差分锁存器电路I、第二级差分反相电路II以及低电平移位电路，
所述第二级差分反相电路II的差分正端的上拉端包括第一PMOS管M9和第二PMOS管M10，所述第一PMOS管M9的栅极连接所述第二PMOS管M10的栅极；所述第一PMOS管M9的源极连接电源电压；所述第一PMOS管M9的漏极连接所述第二PMOS管M10的源极；所述第一PMOS管M9的栅极和所述第二PMOS管M10的栅极还分别连接所述第二级差分反相电路的差分正端的数据输入端；所述第二级差分反相电路的差分正端的下拉端包括第三PMOS管M15和第一NMOS管M11，所述第三PMOS管M15的漏极与所述第一NMOS管M11的源极相连接，并一同连接在一电平移位电路的输出端；所述第三PMOS管M15的栅极连接所述第二级差分反相电路的差分正端的数据输入端，所述第三PMOS管M15的源极连接所述第二级差分反相电路的差分负端的下拉端的输出端；所述第一NMOS管M11的漏极连接所述第二PMOS管M10的漏极，所述第一NMOS管M11的栅极连接所述第二级差分反相电路的差分正端的数据输入端；所述第一级差分锁存器电路的差分负端与所述第一级差分锁存器电路的差分正端的电路结构相对称。
在本实施例中，如图5(a)所示，第二级差分反相电路的差分正端，还包括：第四PMOS管M17，所述第四PMOS管M17的源极连接所述电源电压，所述第四PMOS管M17的栅极连接所述第二级差分反相电路的差分负端的数据输入端，所述第四PMOS管M17的漏极连接所述第一PMOS管M9与所述第二PMOS管M10之间的第一串联节点，以调节所述串联节点电压。
在一个示例性实施中，所述第四PMOS管还可通过其他方式连接在所述第二级差分反相电路中，如图5(b)所示，所述第四PMOS管M17的源极连接位于所述第二级差分反相电路的差分负端且与所述第四PMOS管M17相对应的第五PMOS管M18的源极；所述第四PMOS管M17的栅极连接所述第二级差分反相电路的差分负端的数据输入端，所述第四PMOS管M17的漏极连接所述第一PMOS管M9与所述第二PMOS管M10之间的第一串联节点。
在一个示例性实施中，所述第四PMOS管还可通过其他方式连接在所述第二级差分反相电路中，如图5(c)所示，所所述第四PMOS管M17的源极连接所述电源电压，所述第四PMOS管M17的栅极连接所述第二级差分反相电路的差分正端的数据输出端，所述第四PMOS管M17的漏极连接所述第一PMOS管M9与所述第二PMOS管M10之间的第一串联节点。
在本实施例中，所述第一串联节点位于所述第一PMOS管M9的漏极和所述第二PMOS管M10的源极之间。
图6是根据本发明另一实施例的差分锁存器电路的结构示意图，如图6所示，所述第二级差分反相电路II的差分正端的上拉端包括第一PMOS管M9和第二PMOS管M10，所述第一PMOS管M9的栅极连接所述第二PMOS管M10的栅极；所述第一PMOS管M9的源极连接电源电压；所述第一PMOS管M9的漏极连接所述第二PMOS管M10的源极；所述第一PMOS管M9的栅极和所述第二PMOS管M10的栅极还分别连接所述第二级差分反相电路的差分正端的数据输入端；所述第二级差分反相电路的差分正端的下拉端包括第三PMOS管M15和第一NMOS管M11，所述第三PMOS管M15的漏极与所述第一NMOS管M11的源极相连接，并一同连接在一电平移位电路的输出端；所述第三PMOS管M15的栅极连接所述第二级差分反相电路的差分正端的数据输入端，所述第三PMOS管M15的源极连接所述第二级差分反相电路的差分负端的下拉端的输出端；所述第一NMOS管M11的漏极连接所述第二PMOS管M10的漏极，所述第一NMOS管M11的栅极连接所述第二级差分反相电路的差分正端的数据输入端；在本实施例中，在所述第二级差分反相电路的差分正端中，所述第一PMOS管M9与第二PMOS管M10之间的第一串联节点与位于所述第二级差分反相电路的差分负端中且与所述第一串联节点相对应的第二串联节点短接；所述第一级差分锁存器电路的差分负端与所述第一级差分锁存器电路的差分正端的电路结构相对称。
在一个示例性实施例中，所述第一级差分锁存器电路中的PMOS管端和NMOS管端的宽长比设置为不匹配，所述差分锁存器电路输出的交叉点不位于所述PMOS管端与NMOS管端的中间。
通过上述步骤，由于第二级差分反相器电路上拉端的两个PMOS管串联，可增加等效PMOS管的沟道长度，减小等效PMOS管宽长比，下拉端采用一个PMOS管和一个NMOS管的结构，将第二级差分反相器输出交叉点调低，能够改善反相器输出上升沿过缓导致的线性度问题，解决可靠性问题和码间干扰的问题。能够提高调整输出数据交叉点的灵活性。
图7是根据本发明实施例的一种开关驱动器的结构示意图，如图7所示，所述开关驱动器包括多个开关驱动器单元，其中每个开关驱动器单元包括：多路数据传输链路，每路数据传输链路包括上述实施例中的差分锁存器电路。
在一个示例性实施例中，所述多路数据传输链路包括用于传输真实数据的真实数据传输链路，用于传输Dummy数据的Dummy数据传输链路。
图8是根据本发明另一实施例的开关驱动器的结构示意图，如图8所示，该开关驱动器除包括图7所示的所有结构外，还包括：多个异或逻辑单元，每个所述异或逻辑单元的第一输入端连接各数据传输链路中的所述差分锁存器电路的输出端，所述异或逻辑单元的第二输入端连接时钟输入端；多个数据选择器，每个所述数据选择器的第一输入端连接所述各路数据传输链路中差分锁存器电路的输出端，每个所述数据选择器的第二输入端分别连接所述异或逻辑单元的输出端。
图9是根据本发明实施例的多模电阻型数模转换电路的结构示意图，如图9所示，该多模电阻型数模转换电路，包括图7的开关驱动器以及与所述开关驱动器的输出端连接的数模转换核心电路。
在一个示例性实施例中，所述数模转换核心电路包括多个数模转换器核心单元，每个所述数模转换器核心单元包括：反相器INV，所述反相器的输入端连接至所述开关驱动器单元的真实数据传输链路的输出端；单元电阻，所述单元电阻的第一端连接至所述反相器的输出端，所述单元电阻的第二端与负载电阻相连接；第一Dummy负载，所述第一Dummy负载连接所述开关驱动器单元的所述Dummy数据传输链路的输出端。
在一个实施例性实施例中，如图10所示，该多模电阻型数模转换电路中的开关驱动器为图8所示的开关驱动器。
图11是根据本发明实施例的多模电流舵型数模转换电路的结构示意图，如图11所示，该多模电流舵型数模转换电路，包括图7的开关驱动器以及与所述开关驱动器的输出端连接的数模转换核心电路，其中，所述数模转换核心电路包括多个数模转换器核心单元，每个所述数模转换器核心单元包括：第六PMOS管，所述第六PMOS管的栅极连接所述驱动器单元的所述真实数据传输链路的输出端，所述第六PMOS管漏极连接负载电阻以及所述数模转换核心电路的输出端，所述第六PMOS管的源极连接电流源输出端；第二Dummy负载，所述第二Dummy负载连接所述开关驱动器单元的所述Dummy数据传输链路的输出端。
在一个实施例性实施例中，如图12所示，该多模电阻型数模转换电路中的开关驱动器为图8所示的开关驱动器。
为便于对本发明所提供的技术方案的理解，下面将结合具体场景的实施例进行详细的阐述。
本发明实施例为了克服现有技术中存在的输出数据交叉点调整有局限性、在与电平移位电路配合使用时存在困难处理不好会对整体电路线性度造成较大损失等问题，提供一种输出数据交叉点调整较为灵活、电平移位电路兼容性高的Latch电路，在本实施例中，DFF和MUX电路也可以类似设计，以及应用该Latch电路的高线性度的开关驱动器电路，以及应用该开关驱动器电路的高线性度数模转换器电路。具体地，包括：
将Latch第一级差分锁存器电路的PMOS端和NMOS端的宽长比故意设计成不匹配，使得Latch输出的交叉点偏高，反相器输出交叉点随之偏低；
将Latch第二级差分反相器电路上拉端两个PMOS串联增加等效PMOS的沟道长度，减小等效PMOS宽长比，下拉端采用CMOS结构，将反相器输出交叉点调低，改善反相器输出上升沿过缓导致的线性度问题。
在Latch第二级差分反相器电路上拉端串联节点，额外增加一个PMOS管，用来调节串联节点电压，解决可靠性问题和码间干扰的问题。
如图5(a)所示，在本发明实施例中的Latch电路结构包括以下模块：第一级差分锁存器电路I和第二级差分反相器电路II。
第一级差分锁存器电路I，差分正端和负端的电路是一致的，以差分正端为例，锁存器上拉端由两个PMOS M1和M2组成，它们的栅级分别接输入数据din和输入时钟clkp，锁存器下拉端由两个NMOS M3和M4组成，它们的栅级分别接输入数据din和输入时钟clkn。上拉端和下拉端能力可以设计成匹配的，即设计PMOS端和NMOS端的宽长比使得上拉和下拉电流能力相似，使得Latch输出的交叉点在中间位置。
在本实施例中，PMOS端和NMOS端的宽长比也可以考虑故意设计为不匹配，使得Latch输出的交叉点不在中间，例如：假如PMOS和NMOS宽长比相等时上拉端和下拉端能力是一致的，我们可以设计PMOS宽长比是NMOS宽长比的2倍，使得Latch输出的交叉点偏高。
第二级差分反相器电路II，差分正端和负端的电路是一致的，以差分正端为例，反相器上拉端是两个PMOS M9和M10串联的结构，即两个PMOS栅端短接，其中一个PMOS的源端接电源电压，漏端接另外一个PMOS的源端，另外一个PMOS的漏端拉出去接反相器的下拉端。在两个PMOS的串联节点，额外增加了一个PMOS M17，该PMOS源端接电源电压，漏端接串联节点，栅端接差分另外一端反相器的输入，额外增加的PMOS能够较好地控制串联结点的电压；第二级差分反相器电路下拉端是一个CMOS结构，包括PMOS M15和NMOS M11，PMOS漏级和NMOS源级相连并接一个电平移位电路的输出，使得反相器输出低电平不是地，而是一个需要符合设计需求的值。
在一个示例性实施例中，差分锁存器(Latch)至少包括以下变型：
一、在反相器上拉端通过PMOS串联调节差分输出交叉点可以有多种变型，PMOS串联数量可以是多个，根据设计需求的不同，也可以改成NMOS串联、CMOS串联、各种串联的组合等，应用在上拉端或者下拉端，此外，MOS串联的方式可以应用在后级反相器中，也可以前级的Latch中，或者两级都采用，或者两级都不采用。
二、控制PMOS串联点电位的方式可以有多种变型，例如图5(b)、图5(c)、图6等。图6中将第二级反相器中M9、M10的串联节点和M12、M13的串联节点直接短接；图5(b)中PMOS串连节点额外增加的两个PMOS管源端没有接电源，而是直接短接在一起；图5(c)中PMOS串连节点额外增加的两个PMOS管栅端改为由dout和doutb控制。除了这些已经提出来的变型，还有更多通过本发明所述方式很容易联想的方式，目的都是避免PMOS串联点处于高阻态所造成的不利影响。显然这些控制串联点电位的方式可以推广到多个PMOS串联、NMOS串联、CMOS串联、各种串联的组合等，应用在上拉端或者下拉端，也可以根据实际设计情况有些串联点使用，有些不使用，另外，除了应用在后级反相器以外，也可以应用在前级Latch或者两级都采用或者两级都不采用。
三、在反相器下拉端使用CMOS结构保障其在不同工艺角下的下拉能力可以有多种变型，根据设计需求的不同，也可以改成多个CMOS串联或并联的组合等，应用在上拉端或者下拉端，此外，该CMOS结构可以应用在后级反相器中，也可以前级的Latch中，或者两级都采用，或者两级都不采用。
四、电平移位电路根据设计需求可以是加在反相器上拉端或下拉端，电平移位电路的输出电压可以是高于或低于地电压，也可以是高于或低于电源电压，此外，电平移位电路可以应用在后级反相器中，也可以前级的Latch中，或者两级都采用，或者两级都不采用。
五、上述一至四点均可以推广到前文所述的各种传统Latch的变型中，也可以类似地推广到带同步功能的DFF、MUX等电路及其变型的设计中，也可以推广到其它时序逻辑电路的设计中，也可以推广组合逻辑电路的设计中。
六、上述一至四点均可以推广到应用这些Latch、DFF、MUX、其它时序逻辑、组合逻辑等电路及其变型的开关驱动器中，也可以推广到前文所述的各种传统开关驱动器的变型中，也可以推广到应用这些开关驱动器及其变型的高速数模转换器(DAC)中。
七、上述一至四点还可以进一步推广到所有需要全部或部分用到这些技术的模拟电路和数模混合电路中。
在一个示例性实施例中，图5(a)是假设设计需求反相器差分输出是低交叉点，本发明通过以下方式来实现：
通过将锁存器PMOS端和NMOS端的宽长比故意设计成不匹配，使得Latch输出的交叉点偏高，反相器输出交叉点随之偏低；
反相器上拉端两个PMOS M9和M10串联能够有效增加等效PMOS的沟道长度，减小等效PMOS宽长比，有利于将反相器输出交叉点调低。
反相器下拉端是一个CMOS结构，包括PMOS M15和NMOS M11，CMOS结构能够在不同工艺角下更好地保障反相器的下拉能力，尤其是SNFP和FNSP的极端工艺情况，有利于将反相器输出交叉点调低。
图5(a)是假设设计需求反相器输出低电平不是地电位，所以在下拉端引入了一个电平移位电路的输出，如果该电平移位电路的输出高于地电位，这会减小反相器下拉端的电流能力，不利于将反相器输出交叉点调低，需要上述三种方式来补偿这个不利效果。相反地，如果电平移位电路的输出低于地电位，有利于将反相器输出交叉点调低。
本发明上述实施例中的差分锁存器(Latch)电路可以用于实现本发明实施例的开关驱动器电路，如图7所示，本发明实施例的第一种开关驱动器结构采用常规数据格式，时钟上升沿进行数据采样。其中上两路进行真实信号传递，下两路传递Dummy数据。在每个数据采样点，如果真实数据不翻转，则Dummy数据翻转；如果真实数据翻转，则Dummy数据不翻转。其中第三级Latch采用本发明的图5(a)、图5(b)、图5(c)或图6中任一所示的锁存器(Latch)。
如图7所示，在本实施例中，上两路的真实数据Din和Db_in经过前两级的Latch，被Fclk逐级打拍后送到本发明Latch，最后输出给下一级。下两路的Dummy数据Dum_in和Dumb_in经过同样的路径输出到下一级。
图8是根据本发明实施例的第二种开关驱动器结构的示意图，它的特点是将常规模式和混频模式兼容起来。在混频模式下，时钟上升沿和下降沿都会发生数据变化，下降沿对应的数据是上升沿对应数据的取反，相当于真实信号和时钟信号的混频效果，最终在DAC输出实现一个以Fclk为中心的带通传递函数(常规模式是低通传递函数)，这对高中频较低带宽的应用很有帮助。其中的Latch、XOR、MUX可只有一个采用本发明实施例的技术，或者组合采用本发明实施例的技术。
在一示例性实施例中，上述的第一种和第二种开关驱动器至少包括以下变型：
由于本发明实施例中的Latch所涉及的技术可以推广到前文所述的各种传统Latch的变型中，也可以类似地推广到带同步功能的DFF、MUX等电路及其变型的设计中，也可以推广到其它时序逻辑电路的设计中，也可以推广组合逻辑电路的设计中，所以只要应用本发明Latch所涉及技术的开关驱动器，均属于本发明实施例的保护范围，包括前文所述的各种传统开关驱动器的变型，也包括前文未提及的各种传统开关驱动器的变型。
本发明上述实施例中的差分锁存器(Latch)电路还可以用于实现两种多模低功耗高线性度数模转换器(DAC)电路。两种DAC电路的不同之处在于DAC core slice的结构，分别为本发明的多模电流舵型DAC电路和本发明的多模电阻型DAC。以下将在具体实施方案中针对这两种DAC进行详细介绍。
图9是根据本发明实施例的第一种多模电阻型DAC电路结构的示意图，图9中只包含了本发明的第一种开关驱动器(Switch Driver)和DAC核心电路(DAC Core)，其它部分未包含，其中本发明的开关驱动器包括了本发明的锁存器(Latch)。根据DAC位数和分段情况，开关驱动器需要分为多个单元(Slice)进行多位数据输出(图9示意为N个)，开关驱动器单元采用本发明的开关驱动器结构，实现高速和高线性度。同样地，DAC核心电路会分多个单元(Slice)进行数据接收。
如图9所示，开关驱动器输出的真实数据D<N：0>和Db<N：0>分别接入到DAC核心电路中的反相器电路INV1和INV2的输入，用于选择电源电位或地电位到单元电阻Ru1和Ru2的左端口，所有DAC核心电路单元中Ru1的右端口可以连接在一起，并与负载电阻相连，作为差分输出的正端，所有Ru2的右端口连在一起，作为差分输出的负端，整体形成一个电阻网络。根据D<N：0>和Db<N：0>数据的不同，电阻网络中连接到电源/地电位的Ru1和Ru2的数量是不同的，实现了输出差分电压Vout与输入数据的线性转换关系。开关驱动器输出的Dummy数据Dum<N：0>和Dumb<N：0>进入核心电路单元后接到Dummy负载上，该负载近似于真实数据D<N：0>和Db<N：0>的负载一致。
图10是根据本发明实施例的第二种多模电阻型DAC电路结构的示意图，图中只包含了本发明的第二种开关驱动器(Switch Driver)和DAC核心电路(DAC Core)，其它部分未包含。除开关驱动器外，其他部分和图9一致。
在一个示例性实施例中，本发明中的第一种和第二种多模电阻型DAC至少包括以下变型：
一、DAC的开关驱动器可以是上文所述的开关驱动器的任意变形。
二、图9和10所示的DAC核心电路是一种基本的电阻型DAC结构。本发明可扩展到其它电阻型DAC的变型结构。另外，电源电位和地电位可替换为正负参考电位，Ru1和Ru2在不同的DAC核心电路单元中可设置不同的阻值，用于实现不同的权重。
三、为保证Dummy数据和真实数据在DAC核心电路输入端的负载近似一致，在DAC核心电路增加了Dummy负载。根据实际需求Dummy负载可以被简化或移除。
图11是本发明的第一种多模电流舵型DAC电路结构，图中只包含了本发明的第一种开关驱动器(Switch Driver)和DAC核心电路(DAC Core)，其它部分未包含，其中本发明的开关驱动器包括了本发明的锁存器(Latch)。根据DAC位数和分段情况，开关驱动器需要分为多个单元(Slice)进行多位数据输出(图11示意为N个)，开关驱动器单元可采用本发明的开关驱动器结构，实现高速和高线性度。同样地，DAC核心电路会分多个单元(Slice)进行数据接收。
如图11所示，开关驱动器输出的真实数据D<N：0>和Db<N：0>分别接到DAC核心电路中的开关电路Switch1和Switch2的栅极，用于选择电流源Current Source的输出电流到负载电阻RL1或RL2的上端口(也即DAC差分输出的正端或负端)。所有DAC核心电路单元的Switch1的漏极是连在一起的，所有Switch2的漏极是连在一起的。对于整个DAC核心电路而言，根据D<N：0>和Db<N：0>数据的不同，流到RL1的总电流和流到RL2的总电流是不同的，对应的差分输出电压Vout也是不同的，最终实现了输出差分电压Vout与输入数据的线性转换关系。开关驱动器输出的Dummy数据Dum<N：0>和Dumb<N：0>进入核心电路单元后接到Dummy负载上，该负载近似于真实数据D<N：0>和Db<N：0>的负载一致。
图12是本发明的第二种多模电流舵型DAC电路结构，图中只包含了本发明的第二种开关驱动器(Switch Driver)和DAC核心电路(DAC Core)，其它部分未包含。除开关驱动器外，其他部分和图11一致。
在一个示例性实施例中，本发明中的第一种和第二种多模电流舵型DAC至少包括以下变型：
一、DAC的开关驱动器可以是上文所述的开关驱动器的任意变形。
二、图11和图12所示的DAC核心电路是一种基本的电流舵型DAC结构。本发明可扩展到其它电流舵型DAC的变型结构。
三、为保证Dummy数据和真实数据在DAC核心电路输入端的负载近似一致，在DAC核心电路增加了Dummy负载。根据实际需求，Dummy负载可以被简化或移除。
通过本发明的上述实施例，反相器上拉端两个PMOS M9和M10串联能够有效增加等效PMOS的沟道长度，减小等效PMOS宽长比，和下拉端一起实现对反相器输出交叉点的控制。相比于直接采用一个PMOS并减小其沟道宽度的做法，两个PMOS串联能够增大等效PMOS管的有效面积，改善上拉端由于MOS管尺寸小带来的失配问题，以及由此导致的线性度问题；相比于直接采用一个PMOS并增加其沟道长度的做法，在许多小尺寸工艺中，短沟长器件的性能往往更为优化，能够改善反相器输出上升沿过缓导致的线性度问题。
在本发明实施例中，在两个PMOS M9和M10的串联节点，额外增加的PMOS M17能够较好地控制串联结点的电压。如果两个PMOS串联节点不做任何处理，该串联节点在反相器输入端为高电平时处于高阻状态，此时串联节点电压容易受到干扰，在高速设计中造成许多问题。例如，当反相器输入端电压从低电平到高电平快速变化时，该串联节点电压会跟着快速升高甚至出现高于电源电压的情况，导致设计可靠性问题，此时这个串联节点电压处于高阻状态，需要较长时间才能从高于电源电压的状态恢复到正常状态(接近于电源电压)，此时会存在两种情况，第一种情况是在这个恢复过程中反相器输入端电压又从高电平快速切换到低电平，PMOS串联节点会从一个高于电源电压的状态先放电，PMOS串联节点电压降低，把反相器输出节点拉高，最终PMOS串联节点和反相器输出都接近于电源电压，另外存在第二种情况是反相器输入端电压在高电平维持了较长时间，使得PMOS串联节点已经恢复到正常状态(接近于电源电压)，这时PMOS串联节点会从接近于电源电压的状态放电，将反相器输出节点拉高。对于这两种情况，反相器输出的上拉时间是不一样的，对于高速电路设计就存在码间干扰的问题。
在两个PMOS的串联节点上额外增加一个PMOS，上述问题可以得到解决，当差分一端的反相器输入端电压从低电平到高电平快速变化时，串联节点电压会跟着快速升高甚至短期出现高于电源电压的情况，由于额外增加的PMOS的栅级是接差分另外一端反相器的输入(从高电平到低电平)，该PMOS开启，迅速将串联节点电压拉回电源电压，避免了上述可靠性问题和码间干扰的问题，当差分一端的反相器输入端电压从高电平到低电平快速变化时，额外增加的PMOS会关断，不会影响反相器PMOS上拉端特性和交叉点控制。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种差分锁存器电路，其特征在于，包括依次连接的第一级差分锁存器电路、第二级差分反相电路和低电平移位电路，其中，
所述第二级差分反相电路的差分正端的上拉端包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极连接所述第二PMOS管的栅极；所述第一PMOS管的源极连接电源电压；所述第一PMOS管的漏极连接所述第二PMOS管的源极；所述第一PMOS管的栅极和所述第二PMOS管的栅极还分别连接所述第二级差分反相电路的差分正端的数据输入端；
所述第二级差分反相电路的差分正端的下拉端包括第三PMOS管和第一NMOS管，所述第三PMOS管的漏极与所述第一NMOS管的源极相连接，并一同连接在一电平移位电路的输出端；所述第三PMOS管的栅极连接所述第二级差分反相电路的差分正端的数据输入端，所述第三PMOS管的源极连接所述第二级差分反相电路的差分负端的下拉端的输出端；所述第一NMOS管的漏极连接所述第二PMOS管的漏极，所述第一NMOS管的栅极连接所述第二级差分反相电路的差分正端的数据输入端；所述第一级差分锁存器电路的差分负端与所述第一级差分锁存器电路的差分正端的电路结构相对称。
2.根据权利要求1所述的差分锁存器电路，其特征在于，所述第二级差分反相电路的差分正端还包括第四PMOS管，其中，
所述第四PMOS管的源极连接所述电源电压，所述第四PMOS管的栅极连接所述第二级差分反相电路的差分负端的数据输入端，所述第四PMOS管的漏极连接所述第一PMOS管与所述第二PMOS管之间的第一串联节点；或，
所述第四PMOS管的源极连接位于所述第二级差分反相电路的差分负端且与所述第四PMOS管相对应的第五PMOS管的源极，所述第四PMOS管的栅极连接所述第二级差分反相电路的差分负端的数据输入端，所述第四PMOS管的漏极连接所述第一PMOS管与所述第二PMOS管之间的第一串联节点；或，
所述第四PMOS管的源极连接所述电源电压，所述第四PMOS管的栅极连接所述第二级差分反相电路的差分正端的数据输出端，所述第四PMOS管的漏极连接所述第一PMOS管与所述第二PMOS管之间的第一串联节点。
3.根据权利要求1所述的差分锁存器电路，其特征在于，其中，所述第一PMOS管与第二PMOS管之间的第一串联节点与位于所述第二级差分反相电路的差分负端中且与所述第一串联节点相对应的第二串联节点短接，其中，所述第一串联节点位于所述第一PMOS管的漏极与所述第二PMOS管的源极之间。
4.根据权利要求1所述的差分锁存器电路，其特征在于，其中，所述第一级差分锁存器电路中的PMOS管端和NMOS管端的宽长比设置为不匹配，所述差分锁存器电路输出的交叉点不位于所述PMOS管端与NMOS管端的中间。
5.一种开关驱动器，其特征在于，所述开关驱动器包括多个开关驱动器单元，其中每个开关驱动器单元包括多路数据传输链路，每路数据传输链路包括权利要求1-4任一项中的差分锁存器电路。
6.根据权利要求5所述的开关驱动器，其特征在于，其中，所述多路数据传输链路包括用于传输真实数据的真实数据传输链路和用于传输Dummy数据的Dummy数据传输链路。
7.根据权利要求5所述的开关驱动器，其特征在于，还包括：
多个异或逻辑单元，每个所述异或逻辑单元的第一输入端连接各数据传输链路中的所述差分锁存器电路的输出端，所述异或逻辑单元的第二输入端连接时钟输入端；
多个数据选择器，每个所述数据选择器的第一输入端连接所述各路数据传输链路中差分锁存器电路的输出端，每个所述数据选择器的第二输入端分别连接所述异或逻辑单元的输出端。
8.一种数模转换电路，其特征在于，包括权利要求5-7任一项中的开关驱动器以及与所述开关驱动器的输出端连接的数模转换核心电路。
9.根据权利要求8所述的数模转换电路，其特征在于，其中，所述数模转换核心电路包括多个数模转换器核心单元，每个所述数模转换器核心单元包括：
反相器，所述反相器的输入端连接至所述开关驱动器单元的真实数据传输链路的输出端；
第一Dummy负载，所述第一Dummy负载连接所述开关驱动器单元的所述Dummy数据传输链路的输出端。
10.根据权利要求8所述的数模转换电路，其特征在于，其中，所述数模转换核心电路包括多个数模转换器核心单元，每个所述数模转换器核心单元包括：
第六PMOS管，所述第六PMOS管的栅极连接所述驱动器单元的所述真实数据传输链路的输出端，所述第六PMOS管漏极连接负载电阻以及所述数模转换核心电路的输出端，所述第六PMOS管的源极连接电源电压；
第二Dummy负载，所述第二Dummy负载连接所述开关驱动器单元的所述Dummy数据传输链路的输出端。
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