WO2009133658A1 - 多信号スイッチ回路、電流スイッチセル回路、ラッチ回路、電流加算型ｄａｃ、及び半導体集積回路、映像機器、通信機器 - Google Patents

多信号スイッチ回路、電流スイッチセル回路、ラッチ回路、電流加算型ｄａｃ、及び半導体集積回路、映像機器、通信機器 Download PDF

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WO2009133658A1
WO2009133658A1 PCT/JP2009/001578 JP2009001578W WO2009133658A1 WO 2009133658 A1 WO2009133658 A1 WO 2009133658A1 JP 2009001578 W JP2009001578 W JP 2009001578W WO 2009133658 A1 WO2009133658 A1 WO 2009133658A1
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switch
circuit
current
signal
circuit according
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徳丸美智子
生駒平治
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パナソニック株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H—ELECTRICITY
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    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents

Definitions

  • the present invention relates to a countermeasure for preventing a timing error due to a device mismatch or the like in a multi-signal switch circuit, and obtaining a good distortion characteristic even at a high speed in a D / A converter using the switch circuit.
  • switch circuits are used in a wide variety of applications in semiconductor integrated circuits.
  • An example of using a switch circuit is a current addition type D / A converter (hereinafter referred to as DAC).
  • FIG. 1 is a switch circuit
  • 10 is a current switch cell
  • I is a current source
  • O is a non-inverting output terminal
  • NO is an inverting output terminal.
  • the current switch cells 10 are connected in parallel by the number determined according to the number of bits.
  • Each current switch cell 10 includes the current source I connected to a power supply voltage, and the switch circuit 1 connected between the current source I, the non-inverting output terminal O, and the inverting output terminal NO.
  • the switch circuit 1 is switched according to the digital input value, and it is selected whether the current output from the current source I is supplied to the non-inverted output terminal O or the inverted output terminal NO.
  • Patent Document 1 Such a configuration is described in Patent Document 1.
  • the differential analog output value corresponding to the digital input value is obtained by controlling the switch circuit 1 according to the digital input value.
  • a resistor is connected to each of the non-inverting output terminal O and the inverting output terminal NO to convert an output current into a voltage.
  • FIG. 8B shows the internal configuration of the current source I of the current switch cell 10.
  • S1 to S2 are switches
  • D1 is a first control signal
  • D2 is a second control signal
  • vbias1 is a first bias voltage
  • vbias2 is a second bias voltage
  • P1 is a current source transistor
  • P2 is a cascode transistor.
  • the current source I includes the current source transistor P1 and the cascode transistor P2 connected in series, and the first and second bias voltages vbias1 and vbias2 are supplied to the respective gate terminals.
  • the switch S1 is connected between the current source I and the non-inverted output terminal O, and the switch S2 is connected between the current source I and the inverted output terminal NO.
  • the switch S2 is driven by the second control signal D2 by the first control signal D1.
  • the timing at which the control signal is switched is important, and there is a problem that if the change timing of the control signal deviates from a desired timing, it causes glitches and distortion. For this reason, a switch control circuit for controlling the switch circuit 1 is provided so that glitches and distortion do not occur.
  • the configuration of a conventional switch control circuit for controlling such a switch circuit 1 is shown in FIGS. 9 (a) and 9 (b).
  • IN1 is a first input signal
  • IN2 is a second input signal
  • D1 is a first control signal
  • D2 is a second control signal
  • CLK is a clock
  • 2 is a switch.
  • a control circuit, 4 is a switch
  • 5 is an inverter (or buffer)
  • 11a and 11b are 2-input latch circuits.
  • the first input signal IN1 and the second input signal IN2 constitute a differential signal.
  • the switch 4 is controlled by the clock CLK so that the timings of the two input signals IN1 and IN2 are aligned and input to the subsequent circuit.
  • the switch 4 inputs the input signals IN1 and IN2 to the 2-input latch circuit 11a only when the clock is “H”, and the input of the 2-input latch circuit 11a is OPEN when the clock is “L”. Become. Therefore, the first two-input latch circuit 11a plays a role of holding a signal even when the input becomes OPEN.
  • the held signal is buffered by the inverter 5, and the final signal is latched by the two-input latch circuit 11 b so as not to cause a timing error, and is output to the switch circuit 1.
  • an Nch transistor N1 is connected to each of the two input terminals of the two-input latch circuit 11a, and a switch 4 composed of an Nch transistor is connected in series with the Nch transistor N1. Connected. When the switch 4 is OFF, the input data path is invalid, and the output data is held by the 2-input latch circuit 11a regardless of the input data. When the switch is turned on, since the input data path is valid, an inverted signal is output with respect to the input.
  • the two-input latch circuit 11 (a) shown in FIG. 9 (a) is composed of two inverters, and each inverter has one of two differential signals IN1 and IN2 as an input and the other one. Are connected to the output.
  • the two inverters are connected with their input and output inverted to form a latch circuit.
  • the latch circuit As another configuration of the latch circuit, as shown in FIG. 10, two two-input NAND circuits are used, and one of the differential input signals and the output of the other NAND circuit are respectively input to two inputs of the NAND circuit. There is also a configuration for inputting.
  • the two signals IN1 and IN2 input to the 2-input latch circuit 11a change, they are differential signals, so that one changes from “H” to “L” and the other from “L” to “H”. To do.
  • the signal that should change from “H” to “L” is delayed in timing from the signal that changes from “L” to “H”.
  • one of the inverters starts to change to “H” while the output remains “H”.
  • the output of the inverter that is, the other signal starts to change to “L” by the inverter.
  • the two differential input signals are changed at the same timing by the latch circuit 11a, and a timing error can be prevented.
  • the same operation is performed, and thus description thereof is omitted.
  • FIG. 11A shows a configuration example of a conventional switch control circuit in the case of having two pairs of control signals.
  • D3 is a third control signal
  • D4 is a fourth control signal
  • NCLK is an inverted output clock
  • 6 ′′ is a NAND circuit.
  • the switch control circuit 2 includes four NAND circuits 6 ''. Each of the four NAND circuits 6 '' includes the first input signal IN1 and the clock CLK, the second input signal IN2 and the clock CLK, the first input signal IN1 and the inverted clock NCLK, The second input signal IN2 and the inverted clock NCLK are input.
  • the output of each NAND circuit 6 ′′ is buffered by the buffer 5 and becomes the first to fourth control signals D 1 to D 4.
  • the above is the configuration of the conventional 4-input switch control circuit 2.
  • the first and second control signals D1 and D2 output differential signals while the clock CLK is “H”, while the clock CLK is “L”.
  • the third and fourth control signals D3 and D4 output differential signals. Further, the period during which no differential signal is output is reset. That is, a value as shown in FIG.
  • the switch circuit 1 shown in FIG. 12A includes switches S1 and S3 between the current source I and the non-inverting output terminal O, and a switch S2 between the current source I and the inverting output terminal NO.
  • the switch S1 is a first control signal D1
  • the switch S2 is a second control signal D2
  • the switch S3 is a third control signal D3
  • the switch S4 is Driven by the fourth control signal D4.
  • the switch circuit 1 can be realized by a pair of switches, but the switch circuit 1 shown in FIG. 12A has two pairs of switches S1 and S2 and switches S3 and S4. Has a switch. These two pairs of switches S1 to S4 alternately output a differential signal, and are reset while the differential signal is not output, that is, both are OFF.
  • the same number of switches among the four switches change between ON and OFF every clock cycle, so the noise generated in the source voltage that is the common node of the switches is around the sampling frequency. Appears concentrated on.
  • this switch circuit is used in a DAC, there is an advantage that noise in the signal band is reduced by concentrating noise components on the high frequency side. This configuration is called Differential-quad-switching and is described in Non-Patent Document 1.
  • the switch to be turned on when the switch to be turned on is switched from the switch S1 to the switch S3, for example, the current of the current source I flows from the state of flowing through the switch S1 to the non-inverting output terminal O to flowing through the switch S3 to the non-inverting output terminal O. Switch to state. At this time, the timing at which the switch S1 is turned from ON to OFF and the timing at which the switch S3 is turned from OFF to ON do not completely match, and the current output from the non-inverting output terminal O fluctuates transiently. However, when the switch to be turned on is switched from the switch S2 to the switch S4, the current viewed from the non-inverting output terminal O is a change from zero to zero, and no fluctuation occurs. Thus, there is a problem that the frequency of the noise component viewed from the non-inverting output terminal O and the inverting output terminal NO has data dependence.
  • FIGS. 12B and 12C show another example of the current switch cell circuit 10.
  • D5 is a fifth control signal
  • D6 is a sixth control signal
  • S5 and S6 are switches
  • OR is a reset output terminal
  • Ia and Ib are current sources.
  • 12B has two current sources Ia and Ib, a switch S1 between the current source Ia and the non-inverting output terminal O, a switch S2 between the current source Ia and the inverting output terminal NO, and a non-inverting current source Ib.
  • a switch S3 is connected between the output terminals O, a switch S4 is connected between the current source Ib and the inverted output terminal NO, a switch S5 is connected between the current source Ia and the reset output terminal OR, and a switch S6 is connected between the current source Ib and the reset output terminal OR.
  • the switches S1 and S2 and the switches S3 and S4 alternately output differential signals. While the differential signal is not output, the current of the current source I is output to the reset output terminal OR. With such a configuration, the same number of switches change the ON and OFF states for each clock, as in differential quad-switching.
  • the circuit shown in FIG. 12 (c) uses only half of FIG. 12 (b). During the period in which the switches S1 and S2 output no signal and the current is output to the reset output terminal OR, the output of the DAC is also in the reset state.
  • RTZ Return-to-zero
  • a latch circuit composed of two inverters is inserted between the input signal and the output signal to effectively eliminate the timing error between the differential signals.
  • a multi-signal switch circuit having three or more signals there is a period in which a differential signal is not output. Therefore, such a latch circuit composed of two inverters cannot be used, resulting in a timing error. It was.
  • the source voltage that is a common node does not generate data-dependent noise, but the noise component viewed from the output side includes data. There was a problem of dependence.
  • a first object of the present invention is to effectively prevent a timing error between signals in a multi-signal switch circuit having three or more signals.
  • the second object of the present invention is to eliminate the data dependency of noise seen from the output side of the source voltage, which is a common node of the switches, in the current switch cell circuit, and to make this noise uniform regardless of data changes.
  • the purpose is to have frequency components.
  • the multi-signal switch circuit of the present invention employs a configuration that has three or more control signals and simultaneously latches three or more signals to prevent timing errors between the control signals. To do.
  • a capacitance is connected between a plurality of input signal terminals, a non-inverting output terminal, and an inverting output terminal to change the current path. If noise due to is not generated, generate noise due to capacitive coupling, or provide a pair of reset switches separately from the pair of signal output switches, and if the signal output switch does not switch, reset By switching the switch, the fluctuation period of the common source voltage is made constant, and the data dependency of noise viewed from the output side of the common source voltage is eliminated.
  • the multi-signal switch circuit according to the present invention has N (N is 3 or more) switch elements, and the N switch elements include N control signals for switching between conduction and non-conduction. , And M (3 ⁇ M ⁇ N) control signals control timings at which they change.
  • the current switch cell circuit of the present invention includes a current source circuit, a differential switch circuit having a pair switch element of L pairs (L is 2 or more), a non-inverting output node, and an inverting output node.
  • L In a current switch cell circuit that selects whether the current output from the circuit flows to the non-inverted output node or the inverted output node, L control signals for controlling a switch element connected to the inverted output node;
  • Each of L capacitors is connected between the non-inverting output node, and each of the L control signals for controlling the switch elements connected to the non-inverting output node and another inverting output node. It is characterized in that one capacitor is connected.
  • the capacitance value is set so that the noise caused by changes in the current path is equal to the effect of noise due to capacitive coupling
  • the noise seen from the output side is also the noise seen from the source side, which is a common node.
  • it has a uniform frequency component without depending on the data.
  • the latch circuit of the present invention has M (M is 3 or more) signals, and each of the M signals feeds back another (M ⁇ 1) signals.
  • the current switch cell circuit of the present invention includes a current source circuit, a switch circuit having a K pair (K is 1 or more) pair switch element and a reset switch element for reset, a non-inverting output node, an inverting output node, A reset output node, wherein any one of the pair switch elements and any one of the reset switch elements are simultaneously turned on, and a current output from the current source circuit is supplied to the non-inverting output node or the inverting output node. Any one of the above and a reset output node are shunted.
  • the current from the current source circuit is shunted to flow to either one of the pair switch elements for data output and one of the reset switch elements of the pair.
  • the pair switch element for switching is switched and the reset switch element of the pair is not switched.
  • the pair switch element for data output is not switched and the reset switch element of the pair is switched.
  • the period of variation is constant.
  • the timing error between the signals can be prevented, and in the current switch cell circuit, the period of fluctuation of the common source voltage can be reduced. It is possible to eliminate the data dependency of noise as seen from the output side of the common source voltage by making it constant.
  • FIG. 1A is a diagram illustrating an overall configuration of a multi-signal switch circuit according to Embodiment 1 of the present invention
  • FIG. 1B is a diagram illustrating an internal configuration of a switch control circuit included in the multi-signal switch circuit.
  • (c) is a diagram showing an internal configuration of a 4-input latch circuit provided in the switch control circuit
  • (d) is a diagram showing an internal configuration of another 4-input latch circuit provided in the switch control circuit
  • FIG. 3 is a diagram showing another example of the internal configuration of the switch control circuit.
  • FIG. 2A is a diagram showing a modification of the switch control circuit
  • FIG. 2B is a diagram showing an internal configuration of a three-input latch circuit provided in the switch control circuit.
  • FIG. 3 is a diagram showing a configuration of a current switch cell circuit according to Embodiment 2 of the present invention.
  • FIG. 4A is a diagram showing an internal configuration of a 4-input latch circuit according to Embodiment 3 of the present invention, and FIG. 4B is a diagram showing a specific example of the 4-input latch circuit.
  • FIG. 5 is a diagram showing a modification of the 4-input latch circuit.
  • FIG. 6A is a diagram showing a configuration of a current switch cell circuit according to Embodiment 4 of the present invention, and FIG. 6B is a diagram showing a modification of the current switch cell circuit.
  • FIG. 7 is a diagram showing a configuration of a conventional current addition type DAC.
  • FIG. 8A is a diagram showing a configuration example of a conventional current switch cell circuit
  • FIG. 8B is a diagram showing an internal configuration of a current source included in the current switch cell circuit.
  • FIG. 9A is a diagram illustrating a configuration example of a conventional switch control circuit
  • FIG. 9B is a diagram illustrating another configuration example of the switch control circuit.
  • FIG. 10 is a diagram showing a configuration example of a conventional 2-input latch circuit.
  • FIG. 11A is a diagram showing the configuration of a conventional 4-input switch control circuit
  • FIG. 11B is a diagram for explaining the output of four control signals from the 4-input switch control circuit.
  • 12A is a diagram showing a configuration of a conventional current switch cell
  • FIG. 12B is a diagram showing another configuration of the current switch cell
  • FIG. 12C is a diagram showing still another configuration of the current switch cell.
  • FIG. FIG. 13 is a diagram showing a configuration of a conventional differential quad-switching type current switching cell.
  • FIGS. 1A to 1D show a multi-signal switch circuit according to Embodiment 1 of the present invention.
  • 3a and 3b are 4-input latch circuits, 6 'is a NOR circuit, 6 "is a NAND circuit, and 7 is a latch unit cell.
  • the switches in the switch circuit 1 are driven by the four control signals D1 to D4 output from the switch control circuit 2.
  • FIG. 1B shows the internal configuration of the switch control circuit 2.
  • Four control signals IN1 to IN4 are input to four switches 4 that are simultaneously opened and closed by a clock CLK, and the outputs of the four switches 4 are four inputs. Propagation proceeds in turn to the latch circuit 3a, the inverter (or buffer) 5, and the 4-input latch circuit 3b.
  • the 4-input latch circuit 3a includes four latch unit cells 7. Each latch unit cell 7 has a NOR circuit 6 '. In each NOR circuit 6 ′, the output is connected to one of the four input control signals IN1 to IN4, and the remaining three signals other than the signal connected to the output are input.
  • the 4-input latch circuit 3b includes four latch unit cells 7. Each latch unit cell 7 has a NAND circuit (logic circuit) 6 ′′ as a switch element. In each NAND circuit 6 ′′, its output is connected to one of four input signals IN1 to IN4, respectively, and the remaining three signals other than the signal connected to its output are input.
  • the NAND circuit 6 ′′ is used when one of the four signals IN1 to IN4 is “L” and three are “H”, and the logic circuit is appropriately selected depending on the combination of signals. select.
  • the above is the configuration of the multi-signal switch circuit according to the first embodiment. Next, the operation of the first embodiment will be described.
  • the switch control circuit 2 in FIG. 1B will be described.
  • the four switches 4 are controlled by the clock CLK so that the change timings of the four input signals IN1 to IN4 are aligned and input to the 4-input latch circuit 3a.
  • the input signals IN1 to IN4 are input to the 4-input latch circuit 3a only during the period when the clock is “H”, and the input of the 4-input latch circuit 3a is OPEN during the period when the clock is “L”. Therefore, the 4-input latch circuit 3a plays a role of holding a signal even when the input becomes OPEN.
  • the held signal is buffered by the inverter 5, and a final signal is latched by the 4-input latch circuit 3b so as not to cause a timing error between the four signals IN1 to IN4, and is output to the switch circuit 1.
  • the switch control circuit 2 shown in FIG. 2 connects an input transistor N1 made of an Nch transistor to each of four input terminals of the 4-input latch circuit 3b, and a switch 4 made of an Nch transistor in series with each of these input transistors N1. It is a connected configuration.
  • timing design is performed in advance so that the input signals IN1 to IN4 change while the clock CLK is “L”. While the clock CLK is “L”, the output signals do not change because the four switches 4 are OFF even if the input signals IN1 to IN4 change. Meanwhile, the output signal is held by the 4-input latch circuit 3b.
  • the input signals IN1 to IN4 are changed while the clock CLK is “L”, when the switch 4 is turned ON, the input signals IN1 to IN4 become valid at the timing when the clock CLK changes from “L” to “H”. The output signal changes. In this way, the signal synchronized with the clock CLK is latched by the 4-input latch circuit 3 b and output to the switch circuit 1.
  • the four-input latch circuit 3b having the four input signals IN1 to IN4
  • only one of the four input signals is always “L” and the other three input signals are “H”.
  • the timing of the input signal to be “L” is delayed from the desired timing, when the other three input signals change to “H”, all three inputs of the NAND circuit 6 ”are“ H ”. Therefore, the input signal connected to the output of the NAND circuit 6 ′′ starts to change to take “L”. Therefore, a timing shift between the four input signals IN1 to IN4 can be reliably adjusted by using the four-input latch circuit 3b.
  • the switch control circuit 2 having the four input signals IN1 to IN4, by inserting the four-input latch circuit 3b for simultaneously controlling the timings of the four input signals IN1 to IN4, the input signals IN1 to IN4 are controlled. A timing error can be prevented from occurring.
  • the 4-input switch control circuit 2 can deal with not only the case of 4 input signals but also the case of having 3 input signals or 5 input signals or more.
  • a specific example of the switch control circuit used for the three-input signal is shown in FIG. It is also possible to use 3 inputs in combination such as 2 sets.
  • FIG. 3 shows an example of the configuration of the current switch cell circuit according to the second embodiment of the present invention.
  • the current switch cell circuit 10 used for the current addition type DAC or the like flows or inverts the current of the current source (current source circuit) I supplied from the power source to the non-inverted output terminal O as described in the conventional example.
  • the switch circuit 1 selects whether to flow to the output terminal NO.
  • the switch circuit 1 has a switch control circuit 2 shown in FIG. 1B, and the first to fourth control signals D1 to D4 from the switch control circuit 2 are inputted.
  • the switch circuit 1 includes a pair of pair switches (pair switch elements) S1 and S2 that operate according to the first and second control signals D1 and D2, and the other that operates according to the third and fourth control signals D3 and D4.
  • the gate-drain capacitance of the switch S1 is between the terminal D1 and the non-inverting output terminal O
  • the gate-drain capacitance of the switch S3 is between the terminal D3 and the non-inverting output terminal O.
  • the capacitance value is set so that the influence of noise caused by the gate-drain capacitance of the switch is equal to the influence of noise caused by the capacitors C1 to C4, the noise viewed from the output side is also a common node.
  • the noise seen from the source side also has a uniform frequency component without depending on the data.
  • capacitors are inserted between the non-inverting output terminal and the multiple signals on the inverting output side, and between the inverting output terminal and the multiple signals on the non-inverting output side. By doing so, it becomes possible to make the noise seen from the output side uniform frequency.
  • MOS capacitors may be used for the capacitors C1 to C4.
  • the differential-quad-switching circuit has been described.
  • the present invention can also be applied to an RTZ (Return-to-zero) -switching circuit having a plurality of pairs of switches.
  • FIG. 13 shows a differential quad-switching type current switching cell in this case as an example.
  • noise components in the signal band can be reduced by making the noise viewed from the output side of the current switch cell circuit a uniform frequency.
  • the circuit having the non-inverting output terminal O and the inverting output terminal NO has been described as the current switch cell circuit 10.
  • a configuration having a reset output terminal may be used. good.
  • Embodiment 3 Next, Embodiment 3 of the present invention will be described.
  • 4 and 5 show a 4-input latch circuit according to the third embodiment.
  • reference numeral 6 denotes a logic circuit, which is provided one by one corresponding to four input signals. Each logic circuit 6 feeds back three input signals of the four input signals to the remaining one input signal. That is, one of the four input signals is connected to the output of its own logic circuit 6, and the remaining three input signals are connected to the input of its own logic circuit 6. This is used as a latch unit cell 7 to feed back each input signal. Therefore, in the case of a 4-input latch circuit, four latch unit cells 7 are required. At that time, an appropriate logic circuit is selected according to the correlation between the four input signals. For example, in the case of a circuit in which only one of the four input signals is always “L” and the other three input signals are “H”, the logic circuit 6 is configured as shown in FIG.
  • the NAND circuit 6 ′′ may be used as shown in FIG.
  • FIG. 1 Another configuration example of the 4-input latch circuit 3 is shown in FIG.
  • four NOR circuits 6 ' are provided for four input signals.
  • one input signal and the outputs of the other three NOR circuits 6' are input to its own NOR circuit 6 '.
  • This configuration example can be used for a circuit in which only one of the four input signals is always “L” and the other three input signals are “H”.
  • the logic circuit 6 ' is appropriately selected according to the relationship between the four input signals.
  • the above is the configuration of the 4-input latch circuit in the third embodiment.
  • the timing can be adjusted by feeding back each other input signal to each input signal. Therefore, the latch circuit shown in FIGS. 4A, 4B and 5 is employed as the latch circuit 3b in the switch control circuit 1 shown in FIG.
  • the present invention can be applied not only to the case of four-input signals but also to the case of having three-input signals or five-input signals or more. It can be used for a control circuit or the like.
  • FIG. 6 shows a current switch cell circuit according to the fourth embodiment.
  • the current switch cell circuit 10 a configuration having a pair of reset output terminals OR1 and OR2, and a non-inverted output terminal O, an inverted output terminal NO, and the pair of reset output terminals (reset output nodes) OR1 and OR2, respectively. It is characterized by the configuration in which the resistor R is connected.
  • the current switch cell circuit 10 shown in FIG. 6A includes a switch circuit 1, and the switch circuit 1 includes a switch control circuit 2 similar to that shown in FIG. First to fourth control signals D1, D2, D5, and D6 from the circuit 2 are input.
  • the switch circuit 1 includes a pair of pair switches (pair switch elements) S1 and S2 that operate according to the first and second control signals D1 and D2, and the other that operates according to the fifth and sixth control signals D5 and D6.
  • the pair switch reset switch element for reset
  • the switch S1 is between the current source I and the non-inverting output terminal O
  • the switch S2 is between the current source I and the inverting output terminal NO
  • the switch S5 is between the current source I and the reset output terminal OR1
  • a switch S6 is connected between I and the reset output terminal OR2.
  • switch circuit 1 Although only one switch circuit 1 is shown in FIG. 6, when a current addition type DAC is formed, this switch circuit 1 is used as a sub switch circuit, and two or more sub circuits as shown in FIG. The switch circuit 1 is connected in parallel.
  • a multi-signal switch circuit having the switch control circuit 2 of FIG. 1B is configured with one or more predetermined sub-switch circuits 1 as a unit.
  • the current output from the current source I is the conduction of one of the two differential switches S1 and S2 and one of the two differential reset switches S5 and S6.
  • the current is diverted to the state switch.
  • the period of fluctuation of the source voltage becomes constant.
  • the non-inverted output is caused by the difference between the drain-source voltages of the switches S1, S2, S5, and S6.
  • the current output to the terminal O or the inverted output terminal NO and the current output to any one of the reset output terminals OR1 and OR2 are not equal.
  • the drain-source voltage of the switch S1, S2 that is turned on and the drain-source voltage of the reset switch S5, S6 that is turned on are as equal as possible.
  • Resistors are connected to the reset output terminals OR1 and OR2.
  • the present embodiment can be similarly applied to a current switch cell in which a current is supplied from the ground and a current switch cell circuit is configured using an Nch transistor.
  • the noise seen from the switch common node of the current switch cell circuit can be made to have a uniform frequency.
  • the present invention since the present invention has a multi-signal switch circuit capable of improving timing accuracy and distortion, a current addition type DAC, a semiconductor integrated circuit having the multi-signal switch circuit, a video device, It is useful as a communication device.

Abstract

　４つの入力信号ＩＮ１～ＩＮ４を用いる多信号スイッチ回路において、４入力ラッチ回路３ｂが配置される。この４入力ラッチ回路３ｂは、前記４つの信号ＩＮ１～ＩＮ４のうち１つが”Ｌ”、３つが”Ｈ”を取るときには、４つのＮＡＮＤ回路６’’で構成される。各ＮＡＮＤ回路６’’では、その出力は、各々、前記４つの入力信号ＩＮ１～ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。従って、３つ以上の入力信号を持つ多信号スイッチ回路においても、出力すべき多信号間のタイミングエラーが有効に防止される。

Description

多信号スイッチ回路、電流スイッチセル回路、ラッチ回路、電流加算型ＤＡＣ、及び半導体集積回路、映像機器、通信機器
　本発明は、多信号スイッチ回路において、デバイスミスマッチなどによるタイミングエラーを防止し、また、本スイッチ回路を用いたＤ／Ａコンバータにおいては高速であっても良好な歪特性を得るための対策に関する。
　現在、半導体集積回路において、多岐にわたる用途でスイッチ回路が用いられる。スイッチ回路を使用する例として、電流加算型Ｄ／Ａコンバータ（以下、ＤＡＣという）がある。
　従来の電流加算型ＤＡＣの構成を図７に示す。同図において、１はスイッチ回路、１０は電流スイッチセル、Ｉは電流源、Ｏは非反転出力端子、ＮＯは反転出力端子である。前記電流スイッチセル１０がビット数に応じて決められた数だけ並列に接続される。各前記電流スイッチセル１０は電源電圧に接続された前記電流源Ｉと、前記電流源Ｉと前記非反転出力端子Ｏ及び前記反転出力端子ＮＯ間に接続された前記スイッチ回路１を有する。デジタル入力値に応じて前記スイッチ回路１を切りかえ、前記電流源Ｉから出力される電流を前記非反転出力端子Ｏに流すか前記反転出力端子ＮＯに流すかを選択する。このような構成は特許文献１に記載される。
　デジタル入力値に応じてスイッチ回路１を制御することにより、デジタル入力値に対応した差動アナログ出力値を得る。前記非反転出力端子Ｏ及び前記反転出力端子ＮＯには、各々抵抗を接続して、出力電流を電圧に変換して使用する場合が多い。
　前記電流スイッチセル１０の構成例を図８（ａ）に示す。また、図８（ｂ）に前記電流スイッチセル１０の電流源Ｉの内部構成を示す。図８（ａ）及び（ｂ）において、Ｓ１～Ｓ２はスイッチ、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ｖｂｉａｓ１は第１のバイアス電圧、ｖｂｉａｓ２は第２のバイアス電圧、Ｐ１は電流源トランジスタ、Ｐ２はカスコードトランジスタである。前記電流源Ｉは、直列に接続された前記電流源トランジスタＰ１と前記カスコードトランジスタＰ２から構成され、各々のゲート端子には、前記第１、２のバイアス電圧ｖｂｉａｓ１、ｖｂｉａｓ２が供給される。
　前記スイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏ間に前記スイッチＳ１、前記電流源Ｉと前記反転出力端子ＮＯ間に前記スイッチＳ２が各々接続されており、前記スイッチＳ１は前記第１の制御信号Ｄ１で、前記スイッチＳ２は前記第２の制御信号Ｄ２で駆動される。以上が電流スイッチセルの構成である。
　前記スイッチ回路１においては、制御信号の切り替わるタイミングが重要であり、制御信号の変化タイミングが所望のタイミングからずれると、グリッジや歪の原因となるという課題がある。このため、グリッジや歪が生じないように、スイッチ回路１を制御するためのスイッチ制御回路が設けられる。そのようなスイッチ回路１を制御するための従来のスイッチ制御回路の構成を図９（ａ）及び（ｂ）に示す。
　図９（ａ）及び（ｂ）において、ＩＮ１は第１の入力信号、ＩＮ２は第２の入力信号、Ｄ１は第１の制御信号、Ｄ２は第２の制御信号、ＣＬＫはクロック、２はスイッチ制御回路、４はスイッチ、５はインバータ（又はバッファ）、１１ａ、１１ｂは２入力ラッチ回路である。前記第１の入力信号ＩＮ１と前記第２の入力信号ＩＮ２とは差動信号を構成する。
　図９（ａ）のスイッチ制御回路２は、特許文献２に記載されるように、前記クロックＣＬＫで同時に開閉する２つの前記スイッチ４に入力信号ＩＮ１、ＩＮ２が各々入力され、前記スイッチ４の出力は前記２入力ラッチ回路１１ａ、２つの前記インバータ５、前記２入力ラッチ回路１１ｂと順に伝播される。
　前記クロックＣＬＫにより前記スイッチ４を制御して２つの入力信号ＩＮ１、ＩＮ２のタイミングをそろえて後続の回路へ入力する。前記スイッチ４は、クロックが”Ｈ”の期間しか入力信号ＩＮ１、ＩＮ２を前記２入力ラッチ回路１１ａに入力せず、クロックが”Ｌ”の期間には前記２入力ラッチ回路１１ａの入力はＯＰＥＮとなる。このため、１つ目の２入力ラッチ回路１１ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、タイミングエラーを生じないように最終的な信号を前記２入力ラッチ回路１１ｂでラッチして、スイッチ回路１に出力する。
　また、図９（ｂ）のスイッチ制御回路２は、前記２入力ラッチ回路１１ａの２つの各入力端子に各々ＮｃｈトランジスタＮ１を接続し、これらのＮｃｈトランジスタＮ１と直列にＮｃｈトランジスタより成るスイッチ４が接続される。前記スイッチ４がＯＦＦの時は、入力データパスは無効となり、前記２入力ラッチ回路１１ａにより、入力データに関わらず出力データは保持される。前記スイッチがＯＮとなる時は、入力データパスが有効となるため、入力に対して反転信号を出力する。
　また、図９（ａ）に示した前記２入力ラッチ回路１１（ａ）は、２つのインバータで構成され、各インバータは、２つの差動信号ＩＮ１、ＩＮ２のうち一方の信号が入力に、他方の信号が出力に接続される。この２つのインバータは互いに入出力を反転して接続されて、ラッチ回路が構成される。また、ラッチ回路の他の構成としては、図１０のように、２つの２入力ＮＡＮＤ回路を用いて、各々、ＮＡＮＤ回路の２つの入力に、差動入力信号の１つと他方のＮＡＮＤ回路の出力とを入力する構成もある。
　次に、図９（ａ）のスイッチ制御回路２を例にラッチ回路１１ａの動作を説明する。
　前記２入力ラッチ回路１１ａに入力される２つの信号ＩＮ１、ＩＮ２が変化する時、差動信号であるので、一方は”Ｈ”→”Ｌ”、他方は”Ｌ”→”Ｈ”と変化するとする。ここで、”Ｈ”→”Ｌ”と変化するはずの信号が”Ｌ”→”Ｈ”と変化する信号よりもタイミングが遅れたとする。すると、一方のインバータは出力が”Ｈ”のままの状態で入力が”Ｈ”に変化し始める。すると、インバータの出力、つまり他方の信号はインバータにより、”Ｌ”へと変化し始める。このため、２つの差動入力信号は入力信号に多少のタイミングのずれが生じたとしても、ラッチ回路１１ａによって同じタイミングで変化し、タイミングエラーを防ぐことができる。他の回路例の場合も、同様の動作を行うため、説明は省略する。
　以上のように、２つの入力信号（１対の差動信号）については、前記２個のインバータを用いたラッチ回路によってその差動信号を構成する２つの信号同士の変化を同一タイミングにできて、タイミングエラーを良好に防ぐことが可能である。
　次に、２ペアの制御信号を持つ場合の従来のスイッチ制御回路の構成例を図１１（ａ）に示す。
　同図において、Ｄ３は第３の制御信号、Ｄ４は第４の制御信号、ＮＣＬＫは反転出力クロック、６’’はＮＡＮＤ回路である。前記スイッチ制御回路２は、４つの前記ＮＡＮＤ回路６’’を有する。４つの前記ＮＡＮＤ回路６’’は、各々、前記第１の入力信号ＩＮ１及び前記クロックＣＬＫ、前記第２の入力信号ＩＮ２及び前記クロックＣＬＫ、前記第１の入力信号ＩＮ１及び前記反転クロックＮＣＬＫ、前記第２の入力信号ＩＮ２及び前記反転クロックＮＣＬＫを入力とする。各々のＮＡＮＤ回路６’’の出力はバッファ５でバッファされて、第１～４の制御信号Ｄ１～Ｄ４となる。以上が、従来の４入力スイッチ制御回路２の構成である。
　この４入力スイッチ制御回路２においては、前記クロックＣＬＫが“Ｈ”の間は前記第１、第２の制御信号Ｄ１、Ｄ２が差動信号を出力し、前記クロックＣＬＫが“Ｌ”の間は前記第３、第４の制御信号Ｄ３、Ｄ４が差動信号を出力する。また、差動信号を出力しない期間はリセットされる。つまり、図１１（ｂ）のような値をとる。
　同図からも判るように、３信号以上を入力する多信号スイッチ回路では、１ペアの信号は、差動信号を出力しない期間が存在して、常に差動で動作するわけではない。このため、差動入力信号について単に一方の信号を反転すれば十分であった従来のインバータ型の２入力ラッチ回路は、３信号以上の入力信号のタイミングエラー防止用として使用することはできず、３信号以上の多信号スイッチ回路ではタイミングエラーを有効に防ぐことはできないという課題がある。
　次に、４入力のスイッチ制御回路を使用する例として、電流加算型ＤＡＣなどに用いる従来の電流スイッチセル回路の構成の例を図１２（ａ）～（ｃ）に示す。
　図１２（ａ）に示すスイッチ回路１は、前記電流源Ｉと前記非反転出力端子Ｏとの間にスイッチＳ１とＳ３とが、前記電流源Ｉと前記反転出力端子ＮＯとの間にスイッチＳ２とＳ４とが各々接続されており、前記スイッチＳ１は第１の制御信号Ｄ１で、前記スイッチＳ２は第２の制御信号Ｄ２で、前記スイッチＳ３は第３の制御信号Ｄ３で、前記スイッチＳ４は第４の制御信号Ｄ４で駆動される。
　図８に示すように、通常、スイッチ回路１は１ペアのスイッチで実現可能であるが、図１２（ａ）に示すスイッチ回路１は、スイッチＳ１、Ｓ２、及びスイッチＳ３、Ｓ４の２ペアのスイッチを有する。これらの２ペアのスイッチＳ１～Ｓ４は交互に差動信号を出力し、差動信号を出力しない間はリセット、つまり両方共にＯＦＦとなる。２ペアのスイッチを有することにより、クロックサイクル毎に、４つのスイッチのうち同じ数のスイッチがＯＮとＯＦＦとの状態を変化させるため、スイッチの共通ノードであるソース電圧に生じるノイズはサンプリング周波数付近に集中して現れる。このスイッチ回路をＤＡＣに用いる場合、ノイズ成分が高周波側に集中することにより、信号帯域のノイズは小さくなるというメリットがある。この構成をDifferential quad-switchingと呼び、非特許文献１などに記載されている。
　しかし、例えば、ＯＮするスイッチが例えばスイッチＳ１からスイッチＳ３に切り替わる場合では、電流源Ｉの電流はスイッチＳ１を通して非反転出力端子Ｏに流れている状態から、スイッチＳ３を通して非反転出力端子Ｏに流れる状態に切り替わる。この時、スイッチＳ１がＯＮからＯＦＦになるタイミングと、スイッチＳ３がＯＦＦからＯＮになるタイミングとは、完全には一致せず、非反転出力端子Ｏから出力される電流は過渡的に変動する。しかし、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏから見た電流はゼロからゼロへの変化であり、変動は起こらない。このように、非反転出力端子Ｏ及び反転出力端子ＮＯから見たノイズ成分の周波数は、データ依存性を持つという課題がある。
　図１２（ｂ）及び（ｃ）は、前記電流スイッチセル回路１０の他の例を示す。同図において、Ｄ５は第５の制御信号、Ｄ６は第６の制御信号、Ｓ５、Ｓ６はスイッチ、ＯＲはリセット出力端子、Ｉａ、Ｉｂは電流源である。
　図１２（ｂ）は、２つの電流源Ｉａ、Ｉｂを持ち、電流源Ｉａと非反転出力端子Ｏ間にスイッチＳ１、電流源Ｉａと反転出力端子ＮＯ間にスイッチＳ２、電流源Ｉｂと非反転出力端子Ｏ間にスイッチＳ３、電流源Ｉｂと反転出力端子ＮＯ間にスイッチＳ４、電流源Ｉａとリセット出力端子ＯＲ間にスイッチＳ５、電流源Ｉｂとリセット出力端子ＯＲ間にスイッチＳ６が接続されている。
　前記スイッチＳ１とＳ２、スイッチＳ３とＳ４が各々交互に差動信号を出力する。差動信号を出力していない間は、電流源Ｉの電流はリセット出力端子ＯＲに出力される。このような構成により、Differential quad-switchingと同様にクロック毎に同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。
　図１２（ｃ）に示す回路は、同図（ｂ）の半分だけを使用する。スイッチＳ１、Ｓ２が信号を出力せずに電流がリセット出力端子ＯＲに出力される期間は、ＤＡＣの出力もリセット状態となる。
　図１２（ｂ）及び（ｃ）は、特許文献３に記載されるように、何れもＲＴＺ(Return-to-zero)スイッチングと呼ばれ、Differential quad-switchingと同様に、毎回同じ数のスイッチがＯＮとＯＦＦとの状態を変化させる。このため、スイッチの共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズには、データ依存性がある。
米国特許第７０３４７３３号明細書 米国特許５６８９２５７号明細書 米国特許６０６１０１０号明細書
IEEE journal OF SOLID-STATE CIRCUITS、 VOL.37、NO.10、 OCTOBER 2002 "A Digital-to-Analog Converter Based on Differential Quad Switching" (Sungkyung Park @Seoul National University)
　以上に示したように、従来の１対の差動信号のスイッチ回路では、入力信号と出力信号間に２個のインバータより成るラッチ回路を挿入して、差動信号間のタイミングエラーを有効に防止できるが、３信号以上の多信号スイッチ回路では、差動信号を出力しない期間が存在するため、そのような２個のインバータより成るラッチ回路を使用できず、タイミングエラーが生じる欠点ことがあった。
　また、図１２（ａ）～（ｃ）に示したような従来の電流スイッチセル回路では、共通ノードであるソース電圧はデータ依存のノイズを発生しないが、出力側から見たノイズ成分にはデータ依存があるという課題があった。
　本発明の第１の目的は、３信号以上の多信号スイッチ回路において、それ等の信号間のタイミングエラーを有効に防ぐことにある。
　また、本発明の第２の目的は、電流スイッチセル回路において、スイッチの共通ノードであるソース電圧の出力側から見たノイズのデータ依存性を解消して、このノイズをデータ変化に拘わらず均一周波数成分を持つようにすることにある。
　前記第１の目的を達成するため、本発明の多信号スイッチ回路では、３つ以上の制御信号を有し、３信号以上を同時にラッチすることにより、制御信号間のタイミングエラーを防ぐ構成を採用する。
　更に、前記第２の目的を達成するため、本発明の電流スイッチセル回路では、複数の入力信号端子と非反転出力端子及び反転出力端子との間に各々容量を接続して、電流経路の変化によるノイズが生じない場合には、容量カップリングによるノイズを生じさせたり、対の信号出力用スイッチとは別途に対のリセット用スイッチを設けて、信号出力用スイッチが切り替わらない場合にはリセット用スイッチを切り替えたりして、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消する。
　具体的に、本発明の多信号スイッチ回路は、Ｎ個（Ｎは３以上）のスイッチ素子を有し、前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うことを特徴とする。
　これにより、Ｍ個の制御信号が互いに変化するタイミングを制御し合うので、入力信号のタイミングエラーが生じることを有効に防ぐことが可能である。
　本発明の電流スイッチセル回路は、電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、前記反転出力ノードに接続されるスイッチ素子を制御するＬ個の制御信号と前記非反転出力ノードとの間に各々Ｌ個の容量が接続され、前記非反転出力ノードに接続されるスイッチ素子を制御するＬ個の制御信号と前記反転出力ノードとの間に各々他のＬ個の容量が接続されることを特徴とする。
　これにより、電流経路の変化によるノイズと、容量カップリングによるノイズの影響が等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つことになる。
　本発明のラッチ回路は、Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ－１）個の信号をフィードバックすることを特徴とする。
　これにより、Ｍ個の信号の変化タイミングが同時になって、これら信号のタイミングエラーが生じるのを防ぐことができる。
　本発明の電流スイッチセル回路は、電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、前記ペアスイッチ素子の何れか１つと前記リセットスイッチ素子の何れか１つとが同時に導通し、前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れか及びリセット出力ノードに分流して流すことを特徴とする。
　これにより、電流源回路からの電流は、データ出力用のペアスイッチ素子の何れか一方と、ペアのリセットスイッチ素子の何れか一方とに分流して流れており、データが変化した時はデータ出力用のペアスイッチ素子が切り替わり、ペアのリセットスイッチ素子は切り替わらず、一方、データが変化しない時は、データ出力用のペアスイッチ素子は切り替わらず、ペアのリセットスイッチ素子が切り替わるので、共通ソース電圧の変動の周期が一定となる。
　以上説明したように、本発明によれば、３つ以上の制御信号を有するスイッチ回路において、信号間のタイミングエラーを防ぐことができると共に、電流スイッチセル回路において、共通ソース電圧の変動の周期を一定にして、共通ソース電圧の出力側から見たノイズのデータ依存性を解消することが可能である。
図１（ａ）は本発明の実施形態１における多信号スイッチ回路の全体構成を示す図、同図（ｂ）は同多信号スイッチ回路に備えるスイッチ制御回路の内部構成を示す図、同図（ｃ）は同スイッチ制御回路に備える４入力ラッチ回路の内部構成を示す図、同図（ｄ）は同スイッチ制御回路に備える他の４入力ラッチ回路の内部構成を示す図、同図（ｅ）は同スイッチ制御回路の他の内部構成例を示す図である。 図２（ａ）は同スイッチ制御回路の変形例を示す図、同図（ｂ）は同スイッチ制御回路に備える３入力ラッチ回路の内部構成を示す図である。 図３は本発明の実施形態２における電流スイッチセル回路の構成を示す図である。 図４（ａ）は本発明の実施形態３における４入力ラッチ回路の内部構成を示す図、同図（ｂ）は同４入力ラッチ回路の具体例を示す図である。 図５は同４入力ラッチ回路の変形例を示す図である。 図６（ａ）は本発明の実施形態４における電流スイッチセル回路の構成を示す図、同図（ｂ）は同電流スイッチセル回路の変形例を示す図である。 図７は従来の電流加算型ＤＡＣの構成を示す図である。 図８（ａ）は従来の電流スイッチセル回路の構成例を示す図、同図（ｂ）は同電流スイッチセル回路に含まれる電流源の内部構成を示す図である。 図９（ａ）は従来のスイッチ制御回路の構成例を示す図、同図（ｂ）は同スイッチ制御回路の他の構成例を示す図である。 図１０は従来の２入力ラッチ回路の構成例を示す図である。 図１１（ａ）は従来の４入力スイッチ制御回路の構成を示す図、同図（ｂ）は同４入力スイッチ制御回路からの４つの制御信号の出力の様子を説明する図である。 図１２（ａ）従来の電流スイッチセルの構成を示す図、同図（ｂ）は同電流スイッチセルの他の構成を示す図、同図（ｃ）は同電流スイッチセルの更に他の構成を示す図である。 図１３は従来のDifferential quad-switchingタイプの電流スイッチセルの構成を示す図である。
　以下、本発明の実施形態について、図面を参照しながら説明する。
　（実施形態１）
　図１（ａ）～（ｄ）は本発明の実施形態１における多信号スイッチ回路を示したものである。
　同図において、３ａ、３ｂは４入力ラッチ回路、６’はＮＯＲ回路、６’’はＮＡＮＤ回路、７はラッチ単位セルである。図１（ａ）のブロック図に示すように、スイッチ制御回路２から出力される４つの制御信号Ｄ１～Ｄ４により、スイッチ回路１内のスイッチを駆動する。
　図１（ｂ）は前記スイッチ制御回路２の内部構成を示し、４つの制御信号ＩＮ１～ＩＮ４は各々クロックＣＬＫで同時に開閉する４つのスイッチ４に入力され、前記４つのスイッチ４の出力は４入力ラッチ回路３ａ、前記インバータ（ｏｒバッファ）５、４入力ラッチ回路３ｂと順に伝播する。
　前記４入力ラッチ回路３ａは、４つのラッチ単位セル７から成り、各前記ラッチ単位セル７は各々ＮＯＲ回路６’を持つ。各ＮＯＲ回路６’では、その出力は前記入力される４つの制御信号ＩＮ１～ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。また、前記４入力ラッチ回路３ｂは、４つの前記ラッチ単位セル７から成り、各前記ラッチ単位セル７は各々スイッチ素子としてＮＡＮＤ回路（論理回路）６’’を持つ。各ＮＡＮＤ回路６’’では、その出力は各々４つの入力信号ＩＮ１～ＩＮ４のうちの１つに接続され、その出力に接続された信号以外の残る３つの信号を入力とする。前記ＮＡＮＤ回路６’’を使用するのは、４つの信号ＩＮ１～ＩＮ４のうち１つが”Ｌ”、３つが”Ｈ”を取るときの場合を例示しており、信号の組み合わせによって適宜論理回路を選択する。以上が本実施形態１における多信号スイッチ回路の構成である
　次に、本実施形態１の動作を説明する。
　先ず、図１（ｂ）のスイッチ制御回路２について説明する。前記クロックＣＬＫにより前記４つのスイッチ４を制御して４つの入力信号ＩＮ１～ＩＮ４の変化タイミングそろえ、前記４入力ラッチ回路３ａに入力する。クロックが”Ｈ”の期間しか入力信号ＩＮ１～ＩＮ４を前記４入力ラッチ回路３ａに入力せず、クロックが”Ｌ”の期間には４入力ラッチ回路３ａの入力はＯＰＥＮとなる。このため、この４入力ラッチ回路３ａは入力がＯＰＥＮになっても信号を保持する役割を果たす。保持した信号を前記インバータ５によりバッファし、この４信号ＩＮ１～ＩＮ４間にタイミングエラーを生じないように最終的な信号を前記４入力ラッチ回路３ｂでラッチして、スイッチ回路１に出力する。
　次に、スイッチ制御回路２の別の構成例を図１（ｅ）に示す。同図のスイッチ制御回路２は、前記４入力ラッチ回路３ｂの４つの入力端子に各々Ｎｃｈトランジスタより成る入力トランジスタＮ１を接続すると共に、これらの入力トランジスタＮ１に各々直列にＮｃｈトランジスタより成るスイッチ４を接続した構成である。
　図１（ｃ）のスイッチ制御回路２においては、クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１～ＩＮ４が変化するように予めタイミング設計を行う。クロックＣＬＫが”Ｌ”の間は、入力信号ＩＮ１～ＩＮ４が変化しても４つのスイッチ４がＯＦＦしているため、出力信号は変化しない。その間、４入力ラッチ回路３ｂで出力信号は保持されている。クロックＣＬＫが”Ｌ”の間に入力信号ＩＮ１～ＩＮ４が変化していた場合、スイッチ４がＯＮすると、クロックＣＬＫが”Ｌ”から”Ｈ”となるタイミングで入力信号ＩＮ１～ＩＮ４が有効となり、出力信号は変化する。このように、クロックＣＬＫで同期された信号を前記４入力ラッチ回路３ｂでラッチしてスイッチ回路１に出力する。
　ここで、４つの入力信号ＩＮ１～ＩＮ４を持つ４入力ラッチ回路３ｂにおいて、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるので、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとしても、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるので、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。従って、４つの入力信号ＩＮ１～ＩＮ４間のタイミングのずれは、この４入力ラッチ回路３ｂを使用することにより確実に合わせられる。
　このように、４つの入力信号ＩＮ１～ＩＮ４を持つスイッチ制御回路２において、この４つの入力信号ＩＮ１～ＩＮ４のタイミングを同時に制御する４入力ラッチ回路３ｂを挿入することにより、入力信号ＩＮ１～ＩＮ４のタイミングエラーが生じるのを防ぐことができる。
　尚、前記４入力スイッチ制御回路２は、４入力信号の場合のみでなく、３入力信号又は５入力信号以上を有する場合にも対応できる。３入力信号に使用するスイッチ制御回路の具体例を図２に示す。３入力を２組など組み合わせて使用することも可能である。
　これらは、Ｄifferential quad-switchingやRTZ switchingを使用した電流加算型ＤＡＣなどに用いることができる。
　以上のようなスイッチ制御回路２を用いた多信号スイッチ回路とすることにより、３以上の入力信号を持つ多信号スイッチ回路において、タイミングエラーを防ぐことができる。
　（実施形態２）
　図３は、本発明の実施形態２における電流スイッチセル回路の構成の一例を示したものである。
　図３において、電流加算型ＤＡＣなどに用いる電流スイッチセル回路１０は、従来例で説明したとおり、電源から供給される電流源（電流源回路）Ｉの電流を非反転出力端子Ｏに流すか反転出力端子ＮＯに流すかをスイッチ回路１により選択するものである。前記スイッチ回路１は、図１（ｂ）に示したスイッチ制御回路２を有し、このスイッチ制御回路２からの第１～第４の制御信号Ｄ１～Ｄ４が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第３及び第４の制御信号Ｄ３、Ｄ４により動作する他の１対のペアスイッチ（ペアスイッチ素子）Ｓ３、Ｓ４からなる差動スイッチ回路である。前記スイッチ回路１は、図３では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。
　前記電流スイッチセル回路１０において、非反転出力端子Ｏと第２及び第４の制御信号Ｄ２、Ｄ４間、及び、反転出力端子ＮＯと第１及び第３の制御信号Ｄ１、Ｄ３間に、各々、容量Ｃ１～Ｃ４を接続した構成とする。以上が本実施形態２における電流スイッチセル回路の構成である。
　次に、本実施形態２の動作を説明する。スイッチ回路１において、端子Ｄ１と非反転出力端子Ｏとの間はスイッチＳ１のゲート－ドレイン間容量で、端子Ｄ３と非反転出力端子Ｏとの間は、スイッチＳ３のゲート－ドレイン間容量で各々カップリングする。例えば、ＯＮするスイッチがスイッチＳ１からスイッチＳ３に切り替わる時は、スイッチＳ１のゲート－ドレイン間容量の一端Ｄ１及びスイッチＳ３のゲート－ドレイン間容量の一端Ｄ３が変化するので、他端の非反転出力端子Ｏも追従して、変化しようとする。このため、非反転出力端子Ｏから見た場合、端子Ｄ１、Ｄ３の変動に対応したノイズが生じる。この時、非反転出力端子Ｏに接続されている容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は変動しないので、容量Ｃ１、Ｃ３との容量カップリングによるノイズは発生しない。また、ＯＮするスイッチがスイッチＳ２からスイッチＳ４に切り替わる場合には、非反転出力端子Ｏとスイッチのゲート－ドレイン間容量でカップリングしているＤ１、Ｄ３は変動しないため、非反転出力端子Ｏから見たスイッチのゲート－ドレイン間容量によるノイズは発生しない。しかし、非反転出力端子Ｏに接続されている前記容量Ｃ１、Ｃ３の他端Ｄ２、Ｄ４は共に変動するため、非反転出力端子Ｏには前記容量Ｃ１、Ｃ３を介した容量カップリングによるノイズが生じる。また、ＯＮするスイッチがＳ１→Ｓ４やＳ３→Ｓ２などと変化する場合も同様である。
　従って、スイッチのゲート－ドレイン間容量によるノイズの影響と、容量Ｃ１～Ｃ４によるノイズの影響とが等しくなるように容量値を設定しておくと、出力側から見たノイズも、共通ノードであるソース側から見たノイズも、データに依存せず均一の周波数成分を持つ。
　このように、複数対のスイッチを持つ多信号スイッチ回路に対して、非反転出力端子と反転出力側の複数の信号間、及び反転出力端子と非反転出力側の複数の信号間に容量を挿入することにより、出力側から見たノイズを均一の周波数にすることが可能となる。
　尚、容量Ｃ１～Ｃ４はＭＯＳ容量を用いても良い。また、本実施形態では、Differential quad-switching回路で説明したが、複数対のスイッチを持つＲＴＺ(Return-to-zero) switching回路にも適用可能である。
　更に、電流をグランドから供給し、Ｎｃｈトランジスタを使用してスイッチ回路を構成した電流スイッチセルにも適用できる。図１３に、この場合のDifferential quad-switchingタイプの電流スイッチセルを例として示す。
　以上のような構成により、電流スイッチセル回路の出力側から見たノイズを均一周波数にすることにより、信号帯域のノイズ成分を低減することができる。
　尚、本実施形態は、電流スイッチセル回路１０として、非反転出力端子Ｏと反転出力端子ＮＯとを持つ回路を説明したが、後述するようにリセット出力端子を持つ構成（図６参照）としても良い。
　（実施形態３）
　次に、本発明の実施形態３を説明する。図４及び図５は本実施形態３における４入力ラッチ回路を示す。
　図４（ａ）の４入力ラッチ回路３において、６は論理回路であって、４つの入力信号に対応して１個ずつ設けられる。各論理回路６は、４つの入力信号のうちの３つの入力信号を、残り１つの入力信号にフィードバックする。つまり、４つの入力信号のうちの１つの入力信号が自己の論理回路６の出力に接続され、残り３つの入力信号が自己の論理回路６の入力に接続される。これをラッチ単位セル７として、各々の入力信号に対してフィードバックを行う。従って、４入力ラッチ回路であれば、ラッチ単位セル７は４つ必要となる。また、その際、４つの入力信号の相互関係により、適切な論理回路を選択する。例えば、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合には、前記論理回路６は、図４（ｂ）に示すようにＮＡＮＤ回路６’’を用いれば良い。
　更に、前記４入力ラッチ回路３の別の構成例を図５に示す。同図では、４つの入力信号に対して、４つのＮＯＲ回路６’を備える。各ＮＯＲ回路６’では、１つの入力信号及び他の３つのＮＯＲ回路６’の出力を自己のＮＯＲ回路６’に入力する。これを前記ラッチ単位セル７とし、４つの入力信号の各々に対して１つずつ設ける。この構成例では、４入力信号のうち、必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となるような回路の場合に使用できる。他の回路の場合には、論理回路６’は、４つの入力信号の関係により適宜選択する。以上が本実施形態３における４入力ラッチ回路の構成である。
　次に、本実施形態３の動作を説明する。先ず、図４（ｂ）の４入力ラッチ回路について説明する。
　４つの入力信号を持つ４入力ラッチ回路において、４入力信号のうち必ず１つの入力信号だけが”Ｌ”、他の３つの入力信号が”Ｈ”となる構成の場合には、１つの入力信号が”Ｌ”である場合には、他の３つの入力信号は”Ｈ“の値をとる。ここで、仮に”Ｌ”となるべき入力信号のタイミングが所望のタイミングより遅れてしまったとする。しかし、他の３つの入力信号が”Ｈ”に変化すると、ＮＡＮＤ回路６’’の入力が３つ共に”Ｈ”となるため、このＮＡＮＤ回路６’’の出力に接続されている入力信号は”Ｌ”を取ろうと変化し始める。他の値をとる時も、同様に変化する。そのため、４つの入力信号のタイミングのずれは４入力ラッチ回路を使用することにより合わせられる。図５においても、ほぼ同様のため、説明は省略する。
　このように、４つの入力信号を持つ４入力ラッチ回路において、各入力信号に他の入力信号をフィードバックすることにより、タイミングを合わせることができる。従って、図４（ａ）、（ｂ）及び図５に示したラッチ回路を図１（ｂ）に示したスイッチ制御回路１内のラッチ回路３ｂとして採用する。
　尚、４入力ラッチ回路を例示して説明したが、本発明は４入力信号の場合のみでなく、３入力信号、又は５入力信号以上を有する場合にも同様に適用でき、実施形態１のスイッチ制御回路などに用いることができる。
　（実施形態４）
　続いて、本発明の実施形態４を説明する。
　図６は本実施形態４の電流スイッチセル回路を示す。この電流スイッチセル回路１０では、１対のリセット出力端子ＯＲ１、ＯＲ２を持つ構成、及び非反転出力端子Ｏ、反転出力端子ＮＯ及び前記１対のリセット出力端子（リセット出力ノード）ＯＲ１、ＯＲ２に各々抵抗Ｒを接続する構成に特徴を持つ。
　すなわち、図６（ａ）に示した電流スイッチセル回路１０は、スイッチ回路１を有し、このスイッチ回路１は、図１（ｂ）に示したと同様のスイッチ制御回路２を備え、このスイッチ制御回路２からの第１～第４の制御信号Ｄ１、Ｄ２、Ｄ５、Ｄ６が入力される。このスイッチ回路１は、第１及び第２の制御信号Ｄ１、Ｄ２により動作する１対のペアスイッチ（ペアスイッチ素子）Ｓ１、Ｓ２と、第５及び第６の制御信号Ｄ５、Ｄ６により動作する他の１対のペアスイッチ（リセット用のリセットスイッチ素子）Ｓ５、Ｓ６からなる。そして、電流源Ｉと非反転出力端子Ｏとの間にスイッチＳ１、電流源Ｉと反転出力端子ＮＯとの間にスイッチＳ２、電流源Ｉとリセット出力端子ＯＲ１との間にスイッチＳ５、電流源Ｉとリセット出力端子ＯＲ２との間にスイッチＳ６が接続されている。
　尚、前記スイッチ回路１は、図６では１個のみ示しているが、電流加算型ＤＡＣを構成する場合には、このスイッチ回路１をサブスイッチ回路として、図７のように２個以上のサブスイッチ回路１を並列に接続する。これらの複数のサブスイッチ回路１を備える場合には、１個以上の所定個のサブスイッチ回路１を１単位として図１（ｂ）のスイッチ制御回路２を持った多信号スイッチ回路を構成する。
　次に、本実施形態の電流スイッチセル回路１０の動作を説明する。
　電流スイッチセル回路１０において、従来例で示したように、データが切り替わる時は差動の２つのスイッチＳ１、Ｓ２が切り替わるため、これらスイッチの共通ノードであるソース電圧が変動し、一方、データが切り替わらない時は、スイッチＳ１、Ｓ２は変化しないため、ソース電圧は変動しない。このため、差動スイッチのみではソース電圧にデータ依存のノイズが発生する。このノイズの発生を防止するようにリセット用の２つのスイッチＳ５、Ｓ６を持ち、このリセット用スイッチＳ５、Ｓ６も差動で動作する。即ち、データが変化した時はリセット用スイッチＳ５、Ｓ６は切り替わらず、データが変化しない時は、リセット用スイッチＳ５、Ｓ６が切り替わるものとする。従って、電流源Ｉから出力された電流は、差動の２つのスイッチＳ１、Ｓ２の何れか一方の導通状態のスイッチと、差動のリセット用の２つのスイッチＳ５、Ｓ６の何れか一方の導通状態のスイッチとに分流して流れる。以上により、ソース電圧の変動の周期が一定となる。
　また、非反転出力端子Ｏ及び反転出力端子ＮＯから出力される電流を、抵抗Ｒで電圧に変換する場合、スイッチＳ１、Ｓ２、Ｓ５、Ｓ６のドレイン－ソース間電圧が異なることにより、非反転出力端子Ｏ又は反転出力端子ＮＯに出力される電流と、リセット出力端子ＯＲ１、ＯＲ２の何れかに出力される電流とが均等にならない可能性がある。これを防ぐため、スイッチＳ１、Ｓ２のうちＯＮしている方のドレイン－ソース間電圧とリセット用スイッチＳ５、Ｓ６のうちＯＮしている方のドレイン－ソース間電圧とができるだけ等しくなるように、リセット出力端子ＯＲ１、ＯＲ２に抵抗を接続する。尚、この構成に代えて、リセット出力端子ＯＲ１、ＯＲ２の双方に、影響を軽減できる定電圧、図６（ｂ）ではグランド電位を与える構成を採用したり、電源電圧や、最大出力値の半分の電圧値又は最大出力電圧を与える構成を採用しても良い。更には、２つのリセット出力端子ＯＲ１、ＯＲ２に与える定電圧を相互に異電位としても良い。
　このように、複数のリセット用スイッチＯＲ１、ＯＲ２を持つことにより、スイッチの共通ノードにおけるノイズの周波数成分を均一にし、また、リセット出力端子に抵抗Ｒを接続するか、適切な電圧を与えることにより、リセット用スイッチＳ５、Ｓ６と出力信号用のスイッチＳ１、Ｓ２とが同時にＯＮする場合でも、特性の劣化を防ぐことが可能となる。
　尚、本実施形態は、電流をグランドから供給し、Ｎｃｈトランジスタを使用して電流スイッチセル回路を構成した電流スイッチセルにも同様に適用できる。
　以上のような構成により、電流スイッチセル回路のスイッチ共通ノードから見たノイズを均一周波数にすることができる。
　尚、本実施形態は、図６（ａ）又は（ｂ）の構成に図３の容量Ｃ１～Ｃ４を付加した構成を合成しても良いのは勿論である。
　以上説明したように、本発明は、タイミング精度の向上や歪の改善が可能な多信号スイッチ回路を持つので、電流加算型ＤＡＣや、その多信号スイッチ回路を持った半導体集積回路、映像機器、通信機器として有用である。
ＩＮ１　　第１の入力信号
ＩＮ２　　第２の入力信号
ＩＮ３　　第３の入力信号
ＩＮ４　　第４の入力信号
Ｄ１　　　第１の制御信号
Ｄ２　　　第２の制御信号
Ｄ３　　　第３の制御信号
Ｄ４　　　第４の制御信号
Ｄ５　　　第５の制御信号
Ｄ６　　　第６の制御信号
ＣＬＫ　　　クロック
ＮＣＬＫ　　　反転クロック
１　　　スイッチ回路
２　　　スイッチ制御回路
３４　　　入力ラッチ回路
４　　　スイッチ
５　　　インバータ（バッファ）
６　　　論理回路
６’　　　ＮＯＲ回路
６’’　　　ＮＡＮＤ回路
７　　　ラッチ単位セル
９３　　　入力ラッチ回路
１０　　　電流スイッチセル
１１２　　　入力ラッチ回路
Ｉ　　　電流源
Ｉａ、Ｉｂ　　　電流源
Ｏ　　　非反転出力端子
ＮＯ　　　反転出力端子
ＯＲ　　　リセット出力端子
ＯＲ１、２　　　リセット出力端子
Ｐ１　　　電流源トランジスタ
Ｐ２　　　カスコードトランジスタ
Ｎ１　　　入力トランジスタ
Ｓ１～Ｓ６　　　スイッチ
Ｃ１～Ｃ４　　　容量
ｖｂｉａｓ１　　　第１のバイアス電圧
ｖｂｉａｓ２　　　第２のバイアス電圧

Claims (21)

  1. 　Ｎ個（Ｎは３以上）のスイッチ素子を有し、
    　前記Ｎ個のスイッチ素子には、導通／非導通を切り替えるためのＮ個の制御信号が入力され、
    　Ｍ個（３≦Ｍ≦Ｎ）の前記制御信号が、互いに変化するタイミングを制御し合うこと
    　を特徴とする多信号スイッチ回路。
  2. 　前記請求項１記載の多信号スイッチ回路において、
    　前記Ｍ個の制御信号を同時にラッチするラッチ回路を備えて、相互にタイミング制御を行う
    　ことを特徴とする多信号スイッチ回路。
  3. 　前記請求項２記載の多信号スイッチ回路において、
    　前記ラッチ回路は、論理回路からなる
    　ことを特徴とする多信号スイッチ回路。
  4. 　スイッチ回路を用いて、電流源から出力される電流を流す経路を選択する電流スイッチセル回路において、
    　前記スイッチ回路は、前記請求項１～３の何れか１項に記載の多信号スイッチ回路である
    　ことを特徴とする電流スイッチセル回路。
  5. 　電流源回路と、Ｌ対（Ｌは２以上）のペアスイッチ素子を有する差動スイッチ回路と、非反転出力ノードと、反転出力ノードとを備え、
    　前記電流源回路から出力される電流を、前記非反転出力ノード又は反転出力ノードの何れに流すかを選択する電流スイッチセル回路において、
    　前記差動スイッチ回路は、請求項１～３何れかに記載の多信号スイッチ回路である
    　ことを特徴とする電流スイッチセル回路。
  6. 　前記請求項５記載の電流スイッチセル回路において、
    　前記Ｌ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＬ周期に一度導通し、残りの期間は非導通となる
    　ことを特徴とする電流スイッチセル回路。
  7. 　電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
    　電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード、及びリセット出力ノードの何れに流すかを選択する電流スイッチセル回路において、
    　前記スイッチ回路は、前記請求項１～３の何れか１項に記載の多信号スイッチ回路である
    　ことを特徴とする電流スイッチセル回路。
  8. 　前記請求項７記載の電流スイッチセル回路において、
    　前記Ｋ対のペアスイッチ素子の何れかとリセットスイッチ素子とは交互に導通する
    　ことを特徴とする電流スイッチセル回路。
  9. 　電流源回路と、Ｋ対（Ｋは１以上）のペアスイッチ素子及びリセット用のリセットスイッチ素子を有するサブスイッチ回路と、非反転出力ノードと、反転出力ノードと、リセット出力ノードとを備え、
    　前記電流源回路から出力される電流を、前記非反転出力ノード、反転出力ノード及びリセット出力ノードの何れに流すかを選択する回路を、Ｊ個（Ｊは２以上）並列に接続して１つの電流スイッチセル回路とし、
    　前記サブスイッチ回路の１個又はＰ個（２≦Ｐ≦Ｊ）のサブスイッチ回路が、前記請求項１～３の何れか１項に記載の多信号スイッチ回路である
    　ことを特徴とする電流スイッチセル回路。
  10. 　前記請求項９記載の電流スイッチセル回路において、
    　前記Ｋ×Ｊ対のペアスイッチ素子は、各々、何れかのスイッチ素子がＫ×Ｊ周期に一度導通し、
    　前記電流源回路が非反転出力ノードにも反転出力ノードにも接続されない場合はリセットスイッチ素子が導通する
    　ことを特徴とする電流スイッチセル回路。
  11. 　前記請求項９又は１０記載の電流スイッチセル回路において、
    　前記Ｊ個のサブスイッチ回路を２つ以上のスイッチ回路で構成し、１つ以上のスイッチ回路が前記請求項１～３の何れか１項に記載の多信号スイッチ回路である
    　ことを特徴とする電流スイッチセル回路。
  12. 　前記請求項１～３の何れか１項に記載の多信号スイッチ回路又は前記請求項４～１１の何れか１項に記載の電流スイッチセル回路を用いる
    　ことを特徴とする電流加算型ＤＡＣ。
  13. 　Ｍ個（Ｍは３以上）の信号を持ち、このＭ個の信号の各々は、他の（Ｍ－１）個の信号をフィードバックする
    　ことを特徴とするラッチ回路。
  14. 　前記請求項１３記載のラッチ回路において、
    　Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
    　前記Ｍ個の信号の各々は対応する論理回路の出力に接続されており、
    　前記Ｍ個の論理回路の各々は、出力に接続されている信号以外の（Ｍ－１）個の信号が自己の論理回路の入力に入力されている
    　ことを特徴とするラッチ回路。
  15. 　前記請求項１３記載のラッチ回路において、
    　Ｍ個（Ｍは３以上）の信号とＭ個の論理回路を持ち、
    　前記Ｍ個の論理回路の各々は、他の（Ｍ－１）個の論理回路の出力及び１つの信号を入力とする
    　ことを特徴とするラッチ回路。
  16. 　前記請求項２又は３記載の多信号スイッチ回路において、
    　前記請求項１３～１５の何れか１項に記載のラッチ回路を用いた
    　ことを特徴とする多信号スイッチ回路。
  17. 　前記請求項１３～１５の何れか１項に記載のラッチ回路又は請求項１６記載の多信号スイッチ回路を用いた
    　ことを特徴とする電流スイッチセル回路。
  18. 　前記請求項１３～１５の何れか１項に記載のラッチ回路又は請求項１６記載の多信号スイッチ回路を用いた
    　ことを特徴とする電流加算型ＤＡＣ。
  19. 　前記請求項１～３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４～１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３～１５の何れか１項に記載のラッチ回路を搭載した
    　ことを特徴とする半導体集積回路。
  20. 　前記請求項１～３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４～１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３～１５の何れか１項に記載のラッチ回路を搭載した
    　ことを特徴とする映像機器。
  21. 　前記請求項１～３及び１６の何れか１項に記載の多信号スイッチ回路、請求項４～１１及び１７の何れか１項に記載の電流スイッチセル回路、請求項１２又は１８に記載の電流加算型ＤＡＣ、又は請求項１３～１５の何れか１項に記載のラッチ回路を搭載した
    　ことを特徴とする通信機器。
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