JPH0629791A

JPH0629791A - フリップフロップ回路

Info

Publication number: JPH0629791A
Application number: JP3270272A
Authority: JP
Inventors: Kenji Nagai; 謙治永井; Hironori Tanaka; 広紀田中; Hiroki Yamashita; 寛樹山下; Atsumi Kawada; 篤美川田; Kazuhiro Yoshihara; 和弘吉原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-09-21
Filing date: 1991-09-21
Publication date: 1994-02-04

Abstract

(57)【要約】（修正有）【目的】エッジトリガ型フリップフロップ回路の伝達
遅延時間及びセットアップ時間を短縮化し、その動作を
高速化する。【構成】一対のトライステートゲートＴＧ１及びＴＧ２
を含み非反転クロック信号ＣＫに従って非反転入力デー
タＤＴ及び反転入力データＤＢを選択的に伝達するデー
タ伝達部ＤＴ１と、上記トライステートゲートＴＧ１及
びＴＧ２より小さな駆動能力を有しかつ交差結合される
一対のインバータＮ１及びＮ２を含み上記データ伝達部
ＤＴ１の反転出力信号ＭＢ及び非反転出力信号ＭＴを保
持するデータ保持部ＤＨ１と、同様の構成のデータ伝達
部ＤＴ２及びデータ保持部ＤＨ２とにより構成し、伝達
遅延時間及びセットアップ時間をトライステートゲート
１段分の遅延時間に短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はフリップフロップ回路
に関するもので、例えば、金属間化合物半導体を基板と
する高速論理集積回路装置等に含まれるエッジトリガ型
フリップフロップ回路に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】ガリウム砒素（ＧａＡｓ）等の金属間化
合物半導体を半導体基板として形成されかつ複数のフリ
ップフロップ回路を含む高速論理集積回路装置がある。
一方、例えば反転クロック信号ＣＫＢ（この明細書にお
いて、それが有効とされるとき選択的にロウレベルとさ
れる反転信号については、その名称の末尾にＢを付して
表す。また、それが有効とされるとき選択的にハイレベ
ルとされる非反転信号については、その名称の末尾にＴ
を付して表す場合がある）の立ち下がりエッジにおいて
入力データＤＴを取り込み、後段回路に伝達する図１９
のようなエッジトリガ型フリップフロップ回路がある。

【０００３】図１９のエッジトリガ型フリップフロップ
回路については、例えば、１９７７年１１月２０日、エ
レクトロニクスダイジェスト社発行の『ＭＯＳ／ＬＳＩ
設計と応用』第１２２頁〜第１２６頁に記載されてい
る。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、高速論理集積回路装置に含まれるフリ
ップフロップ回路として上記に記載されるようなエッジ
トリガ型フリップフロップ回路を用いることを考えた。
ところが、高速論理集積回路装置の高速化が進みそのサ
イクルタイムが短縮されるにしたがって、上記エッジト
リガ型フリップフロップ回路には次のような問題点が生
じることが本願発明者等によって明らかとなった。すな
わち、図１９のエッジトリガ型フリップフロップ回路の
場合、反転クロック信号ＣＫＢの立ち下がりエッジから
非反転出力信号ＱＴ及び反転出力信号ＱＢの論理レベル
が確立されるまでには、図２０に示されるように、３段
のノア（ＮＯＲ）ゲートＮＯ１１，ＮＯ１５及びＮＯ１
４あるいはＮＯ１２，ＮＯ１４及びＮＯ１５を通過する
必要があり、そのためにエッジトリガ型フリップフロッ
プ回路としての伝達遅延時間が長くなる。また、入力デ
ータＤＴのレベル変化を反転クロック信号ＣＫＢの立ち
下がりエッジに間に合わせるには、最大２個のノアゲー
トＮＯ１０及びＮＯ１３の伝達遅延時間を考慮する必要
があり、そのためにエッジトリガ型フリップフロップ回
路のセットアップ時間が長くなる。これらの結果、エッ
ジトリガ型フリップフロップ回路の高速動作が制約を受
け、高速論理集積回路装置のサイクルタイムが制限され
る。

【０００５】この発明の目的は、その伝達遅延時間及び
セットアップ時間の短縮化を図ったエッジトリガ型フリ
ップフロップ回路を提供することにある。この発明の他
の目的は、エッジトリガ型フリップフロップ回路の動作
を高速化し、特に金属間化合物半導体を基板としかつ複
数のエッジトリガ型フリップフロップ回路を含む高速論
理集積回路装置等のサイクルタイムを短縮化することに
ある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、エッジトリガ型フリップフロ
ップ回路を、一対のトライステートゲートを含みクロッ
ク信号に従って実質的な相補入力データを選択的に伝達
する第１のデータ伝達部と、これらのトライステートゲ
ートより小さな駆動能力を有しかつ交差結合される一対
のインバータを含み第１のデータ伝達部の相補出力信号
を保持する第１のデータ保持部と、一対のトライステー
トゲートを含みクロック信号の反転信号に従って第１の
データ保持部の相補出力信号を選択的に伝達する第２の
データ伝達部と、これらのトライステートゲートより小
さな駆動能力を有しかつ交差結合される一対のインバー
タを含み第２のデータ伝達部の相補出力信号を保持する
第２のデータ保持部とにより構成する。

【０００８】

【作用】上記手段によれば、エッジトリガ型フリップフ
ロップ回路としての伝達遅延時間及びセットアップ時間
をトライステートゲート１段分の遅延時間に短縮し、そ
の動作を高速化することができる。その結果、特に金属
間化合物半導体を基板としかつ複数のエッジトリガ型フ
リップフロップ回路を含む高速論理集積回路装置等のサ
イクルタイムを短縮化することができる。

【０００９】

【実施例】図１には、この発明が適用されたエッジトリ
ガ型フリップフロップ回路の一実施例の回路図が示さ
れ、図２には、その信号波形図が示されている。また、
図３には、図１のエッジトリガ型フリップフロップ回路
に含まれるデータ伝達部ＤＴ１の一実施例の回路図が示
され、図４には、その真理値図が示されている。さら
に、図５には、図１のエッジトリガ型フリップフロップ
回路に含まれるデータ保持部ＤＨ１の一実施例の回路図
が示され、図６には、図３のデータ伝達部ＤＴ１に含ま
れるノアゲートＮＯ１の一実施例の回路図が示されてい
る。これらの図をもとに、この実施例のエッジトリガ型
フリップフロップ回路の構成と動作の概要ならびにその
特徴について説明する。なお、この実施例のエッジトリ
ガ型フリップフロップ回路は、他の同様な複数のエッジ
トリガ型フリップフロップ回路とともに、金属間化合物
半導体を基板とする高速論理集積回路装置に搭載され
る。図１，図３ならびに図５及び図６に示される回路素
子は、高速論理集積回路装置に搭載される図示されない
他の回路素子とともに、ガリウム砒素のような金属間化
合物半導体からなる１個の半導体基板上に形成される。

【００１０】図１において、この実施例のエッジトリガ
型フリップフロップ回路は、非反転クロック信号ＣＫに
従って相補入力データすなわち非反転入力データＤＴ及
び反転入力データＤＢを選択的に取り込み・保持するマ
スターラッチＭＬと、上記非反転クロック信号ＣＫの反
転信号すなわち反転クロック信号ＣＫＢに従って上記マ
スターラッチＭＬの相補出力信号すなわち反転出力信号
ＭＢ及び非反転出力信号ＭＴを選択的に取り込み・伝達
するスレーブラッチＳＬとを含む。スレーブラッチＳＬ
の非反転及び反転出力信号は、エッジトリガ型フリップ
フロップ回路の非反転出力信号ＱＴ及び反転出力信号Ｑ
Ｂとして、図示されない後段回路に伝達される。なお、
非反転クロック信号ＣＫは、図２に示されるように、所
定の周期をもって周期的にハイレベル又はロウレベルと
されるディジタル信号とされ、反転クロック信号ＣＫＢ
は、この非反転クロック信号ＣＫの相補信号とされる。
また、非反転入力データＤＴ及び反転入力データＤＢ
は、その論理レベルが非反転クロック信号ＣＫつまりは
反転クロック信号ＣＫＢのレベル変化に先立って選択的
に切り換えられる所定のディジタル信号とされる。

【００１１】この実施例において、マスターラッチＭＬ
は、その入力端子に非反転入力データＤＴ又は反転入力
データＤＢをそれぞれ受けその制御端子に非反転クロッ
ク信号ＣＫを共通に受ける一対のトライステートゲート
ＴＧ１（第１のトライステートゲート）及びＴＧ２（第
２のトライステートゲート）からなるデータ伝達部ＤＴ
１（第１のデータ伝達部）と、その入力端子及び出力端
子が交差結合される一対のインバータＮ１（第１のイン
バータ）及びＮ２（第２のインバータ）からなるデータ
保持部ＤＨ１（第１のデータ保持部）とを含む。一方、
スレーブラッチＳＬは、その入力端子にマスターラッチ
ＭＬの反転出力信号ＭＢ又は非反転出力信号ＭＴをそれ
ぞれ受けその制御端子に反転クロック信号ＣＫＢを共通
に受ける一対のトライステートゲートＴＧ３（第３のト
ライステートゲート）及びＴＧ４（第４のトライステー
トゲート）からなるデータ伝達部ＤＴ２（第２のデータ
伝達部）と、その入力端子及び出力端子が交差結合され
る一対のインバータＮ３（第３のインバータ）及びＮ４
（第４のインバータ）からなるデータ保持部ＤＨ２（第
２のデータ保持部）とを含む。

【００１２】ここで、マスターラッチＭＬ及びスレーブ
ラッチＳＬのデータ伝達部ＤＴ１及びＤＴ２を構成する
トライステートゲートＴＧ１〜ＴＧ４は、図３に例示さ
れるように、電源電圧ＶＣＣ（第１の電源電圧）及びＶ
ＳＳ（第２の電源電圧）間にトーテムポール形態に設け
られる一対のノーマリオフ型ＦＥＴ（ＦｉｅｌｄＥｆ
ｆｅｃｔＴｒａｎｓｉｓｔｏｒ：電界効果トランジス
タ。以下同様）Ｊ１（第１のノーマリオフ型ＦＥＴ）及
びＪ２（第２のノーマリオフ型ＦＥＴ）あるいはＪ３
（第３のノーマリオフ型ＦＥＴ）及びＪ４（第４のノー
マリオフ型ＦＥＴ）をそれぞれ含む。このうち、ノーマ
リオフ型ＦＥＴＪ１及びＪ２の共通結合されたソース及
びドレインは、回路すなわちトライステートゲートＴＧ
１又はＴＧ３の出力端子つまりはマスターラッチＭＬの
反転出力端子ＭＢあるいはスレーブラッチＳＬの非反転
出力端子ＱＴとされ、ノーマリオフ型ＦＥＴＪ３及びＪ
４の共通結合されたソース及びドレインは、回路すなわ
ちトライステートゲートＴＧ２又はＴＧ４の出力端子つ
まりはマスターラッチＭＬの非反転出力端子ＭＴあるい
はスレーブラッチＳＬの反転出力端子ＱＢとされる。以
下、データ伝達部ＤＴ１すなわちトライステートゲート
ＴＧ１及びＴＧ２を例に、データ伝達部及びトライステ
ートゲートに関する具体的な説明を進める。なお、電源
電圧ＶＣＣは、０Ｖすなわち回路の接地電位のような高
電位側の電源電圧とされ、電源電圧ＶＳＳは、−１Ｖの
ような低電位側の電源電圧とされる。

【００１３】トライステートゲートＴＧ１を構成するノ
ーマリオフ型ＦＥＴＪ１のゲートには、ノアゲートＮＯ
１（第１のノアゲート）の出力信号Ｓ１が供給され、ノ
ーマリオフ型ＦＥＴＪ２のゲートには、ノアゲートＮＯ
２（第２のノアゲート）の出力信号Ｓ２が供給される。
同様に、トライステートゲートＴＧ２を構成するノーマ
リオフ型ＦＥＴＪ３のゲートには、ノアゲートＮＯ３
（第３のノアゲート）の出力信号Ｓ３が供給され、ノー
マリオフ型ＦＥＴＪ４のゲートには、ノアゲートＮＯ４
（第４のノアゲート）の出力信号Ｓ４が供給される。ノ
アゲートＮＯ１及びＮＯ４の一方の入力端子には、非反
転入力データＤＴが供給され、ノアゲートＮＯ２及びＮ
Ｏ３の一方の入力端子には、反転入力データＤＢが供給
される。これらのノアゲートＮＯ１〜ＮＯ４の他方の入
力端子には、非反転クロック信号ＣＫが共通に供給され
る。

【００１４】ところで、トライステートゲートＴＧ１及
びＴＧ２を構成するノアゲートＮＯ１〜ＮＯ４は、図６
のノアゲートＮＯ１に代表して示されるように、電源電
圧ＶＣＣと回路の出力端子Ｓ１等との間に設けられるノ
ーマリオン型ＦＥＴＪ３３（第１のノーマリオン型ＦＥ
Ｔ）と、回路の出力端子Ｓ１等と電源電圧ＶＳＳとの間
に並列形態に設けられる一対のノーマリオフ型ＦＥＴＪ
７（第５のノーマリオフ型ＦＥＴ）及びＪ８（第６のノ
ーマリオフ型ＦＥＴ）とを含む。このうち、ノーマリオ
ン型ＦＥＴＪ３３は、そのゲート及びソースが共通結合
される。また、ノーマリオフ型ＦＥＴＪ７のゲートには
非反転入力データＤＴ等が供給され、ノーマリオフ型Ｆ
ＥＴＪ８のゲートには非反転クロック信号ＣＫ等が供給
される。これにより、ノアゲートＮＯ１の出力信号Ｓ１
は、非反転入力データＤＴ及び非反転クロック信号ＣＫ
がともにロウレベルとされるとき、選択的にハイレベル
とされる。同様に、ノアゲートＮＯ４の出力信号Ｓ４
は、非反転入力データＤＴ及び非反転クロック信号ＣＫ
がともにロウレベルとされるとき選択的にハイレベルと
され、ノアゲートＮＯ２及びＮＯ３の出力信号Ｓ２及び
Ｓ３は、反転入力データＤＢ及び非反転クロック信号Ｃ
Ｋがともにロウレベルとされるとき選択的にハイレベル
とされる。つまり、ノアゲートＮＯ１及びＮＯ４の出力
信号Ｓ１及びＳ４は、非反転クロック信号ＣＫがロウレ
ベルであることを条件に、ノアゲートＮＯ２及びＮＯ３
の出力信号Ｓ２及びＳ３と相補的にハイレベルとされ
る。

【００１５】非反転クロック信号ＣＫがハイレベル
（Ｈ）とされるとき、データ伝達部ＤＴ１では、ノアゲ
ートＮＯ１〜ＮＯ４の出力信号Ｓ１〜Ｓ４が非反転入力
データＤＴ及び反転入力データＤＢに関係なく一斉にロ
ウレベルとされる。このため、トライステートゲートＴ
Ｇ１及びＴＧ２のノーマリオフ型ＦＥＴＪ１〜Ｊ４は一
斉にオフ状態とされ、その非反転出力端子ＭＴ及び反転
出力端子ＭＢは、図４に示されるように、ともにハイイ
ンピーダンス状態（Ｈｚ）とされる。

【００１６】一方、非反転クロック信号ＣＫがロウレベ
ル（Ｌ）とされると、データ伝達部ＤＴ１では、前述の
ように、ノアゲートＮＯ１〜ＮＯ４の出力信号Ｓ１〜Ｓ
４が非反転入力データＤＴ及び反転入力データＤＢに従
って選択的にハイレベル又はロウレベルとされる。すな
わち、このとき、非反転入力データＤＴがロウレベルで
反転入力データＤＢがハイレベルであると、ノアゲート
ＮＯ１及びＮＯ４の出力信号Ｓ１及びＳ４がハイレベル
とされ、ノアゲートＮＯ２及びＮＯ３の出力信号Ｓ２及
びＳ３はロウレベルとされる。このため、トライステー
トゲートＴＧ１及びＴＧ２のノーマリオフ型ＦＥＴＪ１
及びＪ４がオン状態とされ、ノーマリオフ型ＦＥＴＪ２
及びＪ３はオフ状態のままとされる。その結果、非反転
出力信号ＭＴはロウレベルとされ、反転出力信号ＭＢが
ハイレベルとされる。ところが、このとき、非反転入力
データＤＴがハイレベルで反転入力データＤＢがロウレ
ベルであると、ノアゲートＮＯ１及びＮＯ４の出力信号
Ｓ１及びＳ４はロウレベルとされ、代わってノアゲート
ＮＯ２及びＮＯ３の出力信号Ｓ２及びＳ３がハイレベル
とされる。このため、トライステートゲートＴＧ１及び
ＴＧ２のノーマリオフ型ＦＥＴＪ１及びＪ４はオフ状態
とされ、代わってノーマリオフ型ＦＥＴＪ２及びＪ３が
オン状態とされる。その結果、非反転出力信号ＭＴがハ
イレベルとされ、反転出力信号ＭＢはロウレベルとされ
る。

【００１７】次に、マスターラッチＭＬ及びスレーブラ
ッチＳＬのデータ保持部ＤＨ１及びＤＨ２を構成するイ
ンバータＮ１〜Ｎ４は、図５に例示されるように、電源
電圧ＶＣＣ及びＶＳＳ間に直列形態に設けられるノーマ
リオン型ＦＥＴＪ３１及びノーマリオフ型ＦＥＴＪ５あ
るいはノーマリオン型ＦＥＴＪ３２及びノーマリオフ型
ＦＥＴＪ６を含む。このうち、ノーマリオン型ＦＥＴＪ
３１及びＪ３２のゲートは、そのソースに共通結合さ
れ、ノーマリオフ型ＦＥＴＪ５及びＪ６のゲートは、各
インバータの入力端子として、対をなすインバータの出
力端子すなわちデータ保持部ＤＨ１の非反転出力端子Ｍ
Ｔ又は反転出力端子ＭＢあるいはデータ保持部ＤＨ２の
非反転出力端子ＱＴ又は反転出力端子ＱＢに交差結合さ
れる。これにより、対をなすインバータＮ１及びＮ２な
らびにＮ３及びＮ４はいわゆるラッチ形態とされ、デー
タ保持機能を有するものとされる。

【００１８】この実施例において、データ保持部ＤＨ１
及びＤＨ２のインバータＮ１〜Ｎ４を構成するノーマリ
オン型ＦＥＴＪ３１及びＪ３２ならびにノーマリオフ型
ＦＥＴＪ５及びＪ６は、データ伝達部ＤＴ１〜ＤＴ２の
トライステートゲートＴＧ１〜ＴＧ４を構成するノーマ
リオフ型ＦＥＴＪ１〜Ｊ４に比較して充分に小さなサイ
ズで形成される。このため、インバータＮ１〜Ｎ４は、
トライステートゲートＴＧ１〜ＴＧ４に比較して充分に
小さな駆動能力を持つものとされる。したがって、デー
タ保持部ＤＨ１〜ＤＨ２の保持データは、対応するデー
タ伝達部ＤＴ１〜ＤＴ２の出力信号によって強制的に書
き換えられるものとなる。

【００１９】以上の結果、この実施例のエッジトリガ型
フリップフロップ回路では、図２に例示されるように、
非反転クロック信号ＣＫの立ち下がりエッジすなわち反
転クロック信号ＣＫＢの立ち上がりエッジにおいて、マ
スターラッチＭＬの非反転出力信号ＭＴ及び反転出力信
号ＭＢが非反転入力データＤＴ及び反転入力データＤＢ
の論理レベルを受けて変化される。このマスターラッチ
ＭＬの非反転出力信号ＭＴ及び反転出力信号ＭＢの論理
レベルは、非反転クロック信号ＣＫの立ち上がりエッジ
すなわち反転クロック信号ＣＫＢの立ち下がりエッジに
おいて、スレーブラッチＳＬに取り込まれ、エッジトリ
ガ型フリップフロップ回路の非反転出力信号ＱＴ及び反
転出力信号ＱＢとなる。つまり、このエッジトリガ型フ
リップフロップ回路において、非反転入力データＤＴ及
び反転入力データＤＢは、非反転クロック信号ＣＫの立
ち下がりエッジすなわち反転クロック信号ＣＫＢの立ち
上がりエッジにおいてマスターラッチＭＬに取り込まれ
た後、非反転クロック信号ＣＫの立ち上がりエッジすな
わち反転クロック信号ＣＫＢの立ち下がりエッジにおい
てスレーブラッチＳＬに取り込まれ、エッジトリガ型フ
リップフロップ回路の非反転出力信号ＱＴ及び反転出力
信号ＱＢとなる。

【００２０】このとき、非反転クロック信号ＣＫの立ち
上がりエッジすなわち反転クロック信号ＣＫＢの立ち下
がりエッジからエッジトリガ型フリップフロップ回路の
非反転出力信号ＱＴ及び反転出力信号ＱＢの論理レベル
が変化されるまでの時間は、スレーブラッチＳＬを構成
する１段のトライステートゲートＴＧ３又はＴＧ４の伝
達遅延時間によってのみ決定され、これによってエッジ
トリガ型フリップフロップ回路の伝達遅延時間が極めて
小さなものとされる。また、非反転入力データＤＴ及び
反転入力データＤＢをエッジトリガ型フリップフロップ
回路すなわちそのマスターラッチＭＬに取り込むために
要する時間は、マスターラッチＭＬを構成する１段のト
ライステートゲートＴＧ１及びＴＧ２の伝達遅延時間に
よってのみ決定され、これによってエッジトリガ型フリ
ップフロップ回路のセットアップ時間が極めて小さなも
のとされる。これらの結果、この実施例のエッジトリガ
型フリップフロップ回路は、その動作が相応して高速化
されるものとなり、このような複数のエッジトリガ型フ
リップフロップ回路を含む高速論理集積回路装置のサイ
クルタイムが相応して短縮化されるものとなる。

【００２１】図７には、図３のデータ伝達部ＤＴ１のト
ライステートゲートＴＧ１に含まれるノアゲートＮＯ１
の他の実施例の回路図が示され、図８には、図７のノア
ゲートＮＯ１に含まれるクランプ回路Ｃ１に関する四つ
の実施例の回路図が示されている。なお、この実施例の
ノアゲートは、その出力端子がトライステートゲートＴ
Ｇ１〜ＴＧ４のハイレベル出力用のノーマリオフ型ＦＥ
ＴＪ１及びＪ３のゲートに結合されるノアゲートＮＯ１
又はＮＯ３として用いられる。図７のノーマリオフ型Ｆ
ＥＴＪ７及びＪ８は、前記図６のノーマリオフ型ＦＥＴ
Ｊ７及びＪ８にそれぞれそのまま対応する。以下、デー
タ伝達部ＤＴ１のトライステートゲートＴＧ１に含まれ
るノアゲートＮＯ１を例に、説明を進める。

【００２２】図７において、ノアゲートＮＯ１は、電源
電圧ＶＣＣと回路の出力端子Ｓ１との間に設けられるノ
ーマリオン型ＦＥＴＪ３４（第２のノーマリオン型ＦＥ
Ｔ）を含む。回路の出力端子Ｓ１と電源電圧ＶＳＳとの
間には、そのゲートに非反転入力データＤＴ又は非反転
クロック信号ＣＫを受ける一対のノーマリオフ型ＦＥＴ
Ｊ７（第５のノーマリオフ型ＦＥＴ）及びＪ８（第６の
ノーマリオフ型ＦＥＴ）が並列形態に設けられ、さらに
これらのノーマリオフ型ＦＥＴに対してクランプ回路Ｃ
１が並列形態に設けられる。

【００２３】ここで、クランプ回路Ｃ１は、例えば図８
の（ａ）に示されるように、回路の出力端子Ｓ１と電源
電圧ＶＳＳとの間に直列形態に設けられる２個のノーマ
リオフ型ＦＥＴＪ９及びＪ１０（第７のノーマリオフ型
ＦＥＴ）からなる。これらのノーマリオフ型ＦＥＴは、
そのソース及びドレインが共通結合され、ダイオード形
態とされる。クランプ回路Ｃ１は、図８の（ｂ）に示さ
れるように、そのソース及びドレインが共通結合される
ノーマリオフ型ＦＥＴＪ１１（第７のノーマリオフ型Ｆ
ＥＴ）とそのゲート及びドレインが共通結合されるノー
マリオフ型ＦＥＴＪ１２とによって構成してもよいし、
図８の（ｃ）に示されるように、これらのノーマリオフ
型ＦＥＴの順序を入れ換えて構成してもよい。クランプ
回路Ｃ１は、さらに図８の（ｄ）に示されるように、そ
のゲート及びソースが共通結合される１個のノーマリオ
ン型ＦＥＴＪ３５（第３のノーマリオン型ＦＥＴ）によ
って構成することもできる。

【００２４】図８に示される各種のクランプ回路Ｃ１
は、図７のノアゲートＮＯ１の出力端子Ｓ１にハイレベ
ルが出力されるとき、そのハイレベルを各ノーマリオフ
型ＦＥＴ又はノーマリオン型ＦＥＴの電気的特性によっ
て決まる所定のレベルでクランプする作用を持つ。すな
わち、ノアゲートＮＯ１の出力信号Ｓ１がハイレベルと
されるとき、例えばデータ伝達部ＤＴ１のトライステー
トゲートＴＧ１では、ノーマリオフ型ＦＥＴＪ１がオン
状態となり、後段のデータ保持部ＤＨ１に所定の出力電
流を流し込む。この出力電流の値は、ノーマリオフ型Ｆ
ＥＴＪ１のゲート・ソース間電圧によって決まるため
に、ノアゲートＮＯ１の出力端子Ｓ１の電位で決まり、
言い換えるならば電源電圧ＶＣＣの電位変動の影響を受
ける。ところが、この実施例のノアゲートＮＯ１では、
回路の出力端子Ｓ１と電源電圧ＶＳＳとの間にクランプ
回路Ｃ１が設けられるため、出力信号Ｓ１つまりトライ
ステートゲートＴＧ１のノーマリオフ型ＦＥＴＪ１のゲ
ート・ソース間電圧が固定される。その結果、トライス
テートゲートＴＧ１からデータ保持部ＤＨ１に与えられ
る出力電流変動を抑えることができるとともに、その電
流値を低めに固定すればエッジトリガ型フリップフロッ
プ回路の低消費電力化を図ることもできる。

【００２５】図９には、図１のエッジトリガ型フリップ
フロップ回路のマスターラッチＭＬに含まれるデータ伝
達部ＤＴ１の第２の実施例の回路図が示されている。な
お、この実施例のデータ伝達部は、図１のスレーブラッ
チＳＬに含まれるデータ伝達部ＤＴ２としても用いるこ
とができる。図９のノアゲートＮＯ１及びＮＯ２ならび
にノーマリオフ型ＦＥＴＪ１〜Ｊ４は、図３のノアゲー
トＮＯ１及びＮＯ２ならびにノーマリオフ型ＦＥＴＪ１
〜Ｊ４にそれぞれそのまま対応する。以下、データ伝達
部ＤＴ１を例に、説明を進める。

【００２６】図９において、データ伝達部ＤＴ１は、図
３のデータ伝達部ＤＴ１のトライステートゲートＴＧ２
をトライステートゲートＴＧ５に置き換えた構成とされ
る。このトライステートゲートＴＧ５は、図３のノアゲ
ートＮＯ３及びＮＯ４に相当するノアゲートを含まず、
電源電圧ＶＣＣ及びＶＳＳ間にトーテムポール形態に設
けられる一対のノーマリオフ型ＦＥＴＪ３及びＪ４のみ
を含む。このうち、ノーマリオフ型ＦＥＴＪ３のゲート
は、ノアゲートＮＯ２の出力端子Ｓ２に結合され、ノー
マリオフ型ＦＥＴＪ４のゲートは、ノアゲートＮＯ１の
出力端子Ｓ１に結合される。前記図３の説明から明らか
なように、ノアゲートＮＯ３及びＮＯ４の論理条件は、
ノアゲートＮＯ２及びＮＯ１の論理条件とそれぞれ合致
する。このため、図９のトライステートゲートＴＧ５
は、図３のトライステートゲートＴＧ２と同一の機能を
果たすものとなり、これによってデータ伝達部ＤＴ１と
しての回路構成を簡素化することができるものである。

【００２７】図１０には、この発明が適用されたエッジ
トリガ型フリップフロップ回路のマスターラッチＭＬに
設けられるデータ伝達部ＤＴ１の第３の実施例の回路図
が示され、図１１には、その信号波形図が示されてい
る。なお、図１０のノーマリオフ型ＦＥＴＪ１〜Ｊ４
は、図３及び図９のノーマリオフ型ＦＥＴＪ１〜Ｊ４に
それぞれそのまま対応する。以下、データ伝達部ＤＴ１
を例に説明を進める。

【００２８】図１０において、この実施例のデータ伝達
部ＤＴ１は、その制御端子に非反転クロック信号ＣＫを
共通に受ける一対のトライステートゲートＴＧ６（第１
又は第３のトライステートゲート）及びＴＧ７（第２又
は第４のトライステートゲート）を含む。これらのトラ
イステートゲートは、電源電圧ＶＣＣ及びＶＳＳ間にト
ーテムポール形態に設けられる一対のノーマリオフ型Ｆ
ＥＴＪ１及びＪ２ならびにＪ３及びＪ４をそれぞれ含
む。このうち、トライステートゲートＴＧ６を構成する
ノーマリオフ型ＦＥＴＪ１ならびにトライステートゲー
トＴＧ７を構成するノーマリオフ型ＦＥＴＪ４のゲート
は、ノアゲートＮＯ５（第５のノアゲート）の出力端子
Ｓ５に結合される。また、トライステートゲートＴＧ６
を構成するノーマリオフ型ＦＥＴＪ２のゲートは、ノア
ゲートＮＯ６（第６のノアゲート）の出力端子Ｓ６に結
合され、トライステートゲートＴＧ７を構成するノーマ
リオフ型ＦＥＴＪ３のゲートは、ノアゲートＮＯ７（第
７のノアゲート）の出力端子Ｓ７に結合される。ノアゲ
ートＮＯ６及びＮＯ７の一方の入力端子には、ノアゲー
トＮＯ５の出力信号Ｓ５が共通に供給され、その他方の
入力端子には、非反転クロック信号ＣＫが共通に供給さ
れる。そして、ノアゲートＮＯ５の一方の入力端子に
は、非反転入力データＤＴが供給され、その他方の入力
端子には、非反転クロック信号ＣＫが供給される。

【００２９】非反転クロック信号ＣＫがハイレベルとさ
れるとき、ノアゲートＮＯ５〜ＮＯ７の出力信号Ｓ５〜
Ｓ７は、図１１に例示されるように、ともにロウレベル
とされる。このため、トライステートゲートＴＧ６及び
ＴＧ７のノーマリオフ型ＦＥＴＪ１〜Ｊ４は一斉にオフ
状態とされ、トライステートゲートＴＧ６及びＴＧ７の
出力はハイインピーダンス状態とされる。しかし、デー
タ伝達部ＤＴ１の非反転出力信号ＭＴ及び反転出力信号
ＭＢは、後段のデータ保持部ＤＨ１のデータ保持機能に
よって、非反転入力データＤＴの直前のサイクルにおけ
る論理レベルを保持する形でハイレベル又はロウレベル
とされる。

【００３０】次に、非反転クロック信号ＣＫがロウレベ
ルとされると、ノアゲートＮＯ５の出力信号Ｓ５が非反
転入力データＤＴの論理レベルに従って選択的にハイレ
ベル又はロウレベルとされ、その結果を受けてノアゲー
トＮＯ６及びＮＯ７の出力信号Ｓ６及びＳ７が選択的に
ハイレベル又はロウレベルとされる。すなわち、非反転
入力データＤＴがロウレベルであると、ノアゲートＮＯ
５の出力信号Ｓ５は、図１１に示されるように、ハイレ
ベルとされ、ノアゲートＮＯ６及びＮＯ７の出力信号が
ともにロウレベルとされる。このため、トライステート
ゲートＴＧ６及びＴＧ７では、ノーマリオフ型ＦＥＴＪ
１及びＪ４がオン状態とされ、ノーマリオフ型ＦＥＴＪ
２及びＪ３がオフ状態とされる。その結果、データ伝達
部ＤＴ１の非反転出力信号ＭＴはロウレベルとされ、反
転出力信号ＭＢがハイレベルとされる。一方、非反転ク
ロック信号ＣＫがロウレベルとされるとき非反転入力デ
ータＤＴがハイレベルであると、ノアゲートＮＯ５の出
力信号Ｓ５はロウレベルとされ、ノアゲートＮＯ６及び
ＮＯ７の出力信号Ｓ６及びＳ７はともにハイレベルとさ
れる。このため、トライステートゲートＴＧ６及びＴＧ
７では、ノーマリオフ型ＦＥＴＪ１及びＪ４がオフ状態
とされ、ノーマリオフ型ＦＥＴＪ２及びＪ３がオン状態
とされる。その結果、データ伝達部ＤＴ１の非反転出力
信号ＭＴがハイレベルとされ、反転出力信号ＭＢがロウ
レベルとされる。

【００３１】つまり、この実施例のデータ伝達部ＤＴ１
は、入力データとして非反転入力データＤＴのみが入力
されるにもかかわらず、前記図３のデータ伝達部ＤＴ１
と同様な機能を果たすものとされ、これによって多入力
のデータ入力端子を有するデータ伝達部を容易に実現す
ることができる。なお、この実施例のデータ伝達部ＤＴ
１では、図１１に示されるように、非反転入力データＤ
Ｔがロウレベルとされるとき、非反転クロック信号ＣＫ
がロウレベルとされてからノアゲートＮＯ５の出力信号
Ｓ５が立ち上がりまでの間に、ノアゲートＮＯ６及びＮ
Ｏ７の出力信号Ｓ６及びＳ７が一時的にハイレベルとさ
れ、ハザードが発生する。しかし、後段のスレーブラッ
チＳＬが非反転クロック信号ＣＫの反転信号すなわち反
転クロック信号ＣＫＢに従って相補的に動作するため、
実質的な問題は生じない。

【００３２】図１２には、図１のエッジトリガ型フリッ
プフロップ回路のマスターラッチＭＬに設けられるデー
タ伝達部ＤＴ１の第４の実施例の回路図が示されてい
る。なお、この実施例のデータ伝達部ＤＴ１は、前記図
１０のデータ伝達部ＤＴ１を基本的に踏襲する。図１２
のノアゲートＮＯ５及びＮＯ６ならびにノーマリオフ型
ＦＥＴＪ１〜Ｊ４は、図１０のノアゲートＮＯ５及びＮ
Ｏ６ならびにノーマリオフ型ＦＥＴＪ１〜Ｊ４にそれぞ
れそのまま対応する。

【００３３】図１２において、データ伝達部ＤＴ１は、
図１０のデータ伝達部ＤＴ１のトライステートゲートＴ
Ｇ７を前記トライステートゲートＴＧ５に置き換えた構
成とされる。このトライステートゲートＴＧ５は、図１
０のノアゲートＮＯ７に相当するノアゲートを含まず、
電源電圧ＶＣＣ及びＶＳＳ間にトーテムポール形態に設
けられる一対のノーマリオフ型ＦＥＴＪ３及びＪ４のみ
を含む。このうち、ノーマリオフ型ＦＥＴＪ３のゲート
は、ノアゲートＮＯ６の出力端子Ｓ６に結合され、ノー
マリオフ型ＦＥＴＪ４のゲートは、ノアゲートＮＯ５の
出力端子Ｓ５に結合される。前記図１０の説明から明ら
かなように、ノアゲートＮＯ６の出力信号Ｓ６の論理レ
ベルは、ノアゲートＮＯ７の出力信号７と同一の論理条
件で決定される。このため、図１２のトライステートゲ
ートＴＧ５は、図１０のトライステートゲートＴＧ７と
同一の機能を果たすものとなり、これによってデータ伝
達部ＤＴ１としての回路構成を簡素化できるものであ
る。

【００３４】図１３には、図１のエッジトリガ型フリッ
プフロップ回路のマスターラッチＭＬに設けられるデー
タ伝達部ＤＴ１の第５の実施例の回路図が示されてい
る。なお、この実施例のデータ伝達部ＤＴ１は、前記図
１０のデータ伝達部ＤＴ１を基本的に踏襲する。図１３
のノアゲートＮＯ５及びＮＯ７ならびにノーマリオフ型
ＦＥＴＪ１〜Ｊ４は、図１０のノアゲートＮＯ５及びＮ
Ｏ７ならびにノーマリオフ型ＦＥＴＪ１〜Ｊ４にそれぞ
れそのまま対応する。

【００３５】図１３において、データ伝達部ＤＴ１は、
図１０のデータ伝達部ＤＴ１のトライステートゲートＴ
Ｇ６をトライステートゲートＴＧ７と同一構造のトライ
ステートゲートＴＧ８に置き換えた構成とされる。すな
わち、トライステートゲートＴＧ８は、その出力端子Ｓ
８がノーマリオフ型ＦＥＴＪ１のゲートに結合されるノ
アゲートＮＯ８を含む。このノアゲートＮＯ８の一方の
入力端子には、ノアゲートＮＯ９の出力信号Ｓ９が供給
され、その他方の入力端子には、非反転クロック信号Ｃ
Ｋが供給される。ノアゲートＮＯ９の一方の入力端子に
は、ノアゲートＮＯ５の出力信号が供給され、その他方
の入力端子には、非反転クロック信号ＣＫが供給され
る。

【００３６】これにより、ノアゲートＮＯ９の出力信号
Ｓ９は、図１４に示されるように、非反転クロック信号
ＣＫがロウレベルとされかつノアゲートＮＯ５の出力信
号Ｓ５がロウレベルとされるとき、言い換えるならば非
反転クロック信号ＣＫがロウレベルとされ非反転入力デ
ータＤＴがハイレベルとされるとき選択的にハイレベル
とされる。また、ノアゲートＮＯ８の出力信号Ｓ８は、
非反転クロック信号ＣＫがロウレベルとされかつノアゲ
ートＮＯ９の出力信号Ｓ９がロウレベルとされるとき、
言い換えるならば非反転クロック信号ＣＫがロウレベル
とされ非反転入力データＤＴがロウレベルとされるとき
選択的にハイレベルとされる。これらの結果、この実施
例のデータ伝達部ＤＴ１は、図１０のデータ伝達部ＤＴ
１と同様な機能を果たすものとなり、これによってやは
り多入力型のエッジトリガ型フリップフロップ回路を実
現できるものである。なお、この実施例では、トライス
テートゲートＴＧ８及びＴＧ７を構成するノーマリオフ
型ＦＥＴＪ１〜Ｊ４のゲートが異なるノアゲートＮＯ
８，ＮＯ９，ＮＯ７ならびにＮＯ５の出力端子に結合さ
れるため、これらのノーマリオフ型ＦＥＴＪ１〜Ｊ４に
与えられる入力レベルを個別に設定し、最適化を図るこ
とができる。また、この実施例においても、非反転クロ
ック信号ＣＫの立ち下がりエッジにおいてノアゲートＮ
Ｏ７〜Ｓ９の出力信号Ｓ７〜Ｓ９にハザードが発生する
が、実害は生じない。

【００３７】図１５には、この発明が適用されたエッジ
トリガ型フリップフロップ回路の第２の実施例の回路図
が示されている。なお、この実施例のエッジトリガ型フ
リップフロップ回路は、図１のエッジトリガ型フリップ
フロップ回路を基本的に踏襲する。図１５のデータ伝達
部ＤＴ１及びＤＴ２ならびにデータ保持部ＤＨ１及びＤ
Ｈ１は、図１のデータ伝達部ＤＴ１及びＤＴ２ならびに
データ保持部ＤＨ１及びＤＨ１にそれぞれそのまま対応
する。

【００３８】図１５において、この実施例のエッジトリ
ガ型フリップフロップ回路のスレーブラッチＳＬには、
図１の場合と同様に、反転クロック信号ＣＫＢが供給さ
れ、マスターラッチＭＬには、反転クロック信号ＣＫＢ
のインバータＮ５による反転信号すなわち非反転クロッ
ク信号ＣＫＩが供給される。この非反転クロック信号Ｃ
ＫＩは、図１６に示されるように、反転クロック信号Ｃ
ＫＢよりインバータＮ５の伝達遅延時間だけ遅れた信号
とされ、実質的に図１の非反転クロック信号ＣＫに相当
する。このため、この実施例のエッジトリガ型フリップ
フロップ回路では、入力クロック信号が反転クロック信
号ＣＫＢのみとされるにもかかわらず、図１のエッジト
リガ型フリップフロップ回路と同様な機能及び効果を持
つものとされる。この実施例において、反転クロック信
号ＣＫＢの立ち下がりエッジからエッジトリガ型フリッ
プフロップ回路の非反転出力信号ＱＴ及び反転出力信号
ＱＢの論理レベルが確定するまでの時間すなわちエッジ
トリガ型フリップフロップ回路としての伝達遅延時間
は、図１の場合と同様に、１段のトライステートゲート
ＴＧ３及びＴＧ４の伝達遅延時間によってのみ決まる。
しかし、非反転入力データＤＴをエッジトリガ型フリッ
プフロップ回路に取り込むために要する時間すなわちエ
ッジトリガ型フリップフロップ回路としてのセットアッ
プ時間は、実質的にトライステートゲートＴＧ１及びＴ
Ｇ２の伝達遅延時間からインバータＮ５の伝達遅延時間
を差し引いた値となり、これによってエッジトリガ型フ
リップフロップ回路の動作がさらに高速化されるものと
なる。

【００３９】図１７には、この発明が適用されたエッジ
トリガ型フリップフロップ回路を含む直並列変換レジス
タＳＰＲの一実施例の回路図が示され、図１８には、そ
の信号波形図が示されている。これらの図をもとに、こ
の実施例のエッジトリガ型フリップフロップ回路の応用
例とその特徴について説明する。なお、この実施例の直
並列変換レジスタＳＰＲは、ディジタル信号の高速伝送
システム等を構成する高速論理集積回路装置に含まれ、
シリアルに伝送される通信データを３ビット単位でパラ
レル信号に変換する機能を有する。

【００４０】図１７において、この実施例の直並列変換
レジスタＳＰＲは、その非反転データ入力端子ＤＴ及び
反転データ入力端子ＤＢならびに非反転出力端子ＱＴ及
び反転出力端子ＱＢを介して実質的な直列形態とされる
３ビットのフリップフロップ回路ＦＦ２〜ＦＦ０を含む
シフトレジスタＳＲと、フリップフロップ回路ＦＦ２〜
ＦＦ０の非反転出力信号Ｐ２Ｔ〜Ｐ０Ｔならびに反転出
力信号Ｐ２Ｂ〜Ｐ０Ｂをパラレルに受ける３ビットのエ
ッジトリガ型フリップフロップ回路ＦＦ５〜ＦＦ３を含
む出力ラッチＯＬとを備える。これらのフリップフロッ
プ回路ＦＦ０〜ＦＦ５は、例えば前記図１のエッジトリ
ガ型フリップフロップ回路によって構成される。シフト
レジスタＳＲを構成するフリップフロップ回路ＦＦ２の
非反転データ入力端子ＤＴには、高速論理集積回路装置
の図示されない前段回路からシリアル入力データＤｉｎ
が供給され、その反転データ入力端子ＤＢには、シリア
ル入力データＤｉｎのインバータＮ６による反転信号が
供給される。また、出力ラッチＯＬを構成するフリップ
フロップ回路ＦＦ５〜ＦＦ３の非反転出力信号ＱＴは、
この直並列変換レジスタＳＰＲの出力信号ＤＯ２〜ＤＯ
０として、高速論理集積回路装置の図示されない後段回
路に供給される。

【００４１】次に、シフトレジスタＳＲを構成するフリ
ップフロップ回路ＦＦ２〜ＦＦ０の反転クロック入力端
子ＣＫＢには、反転クロック信号ＣＫＢが共通に供給さ
れ、その非反転クロック入力端子には、反転クロック信
号ＣＫＢのインバータＮ７による反転信号すなわち非反
転クロック信号ＣＫが共通に供給される。また、出力ラ
ッチＯＬを構成するフリップフロップ回路ＦＦ５〜ＦＦ
３の反転クロック入力端子ＣＫＢには、反転クロック信
号ＣＫ３Ｂが共通に供給され、その非反転クロック入力
端子ＣＫには、反転クロック信号ＣＫ３Ｂのインバータ
Ｎ８による反転信号すなわち非反転クロック信号ＣＫ３
が共通に供給される。ここで、反転クロック信号ＣＫ３
Ｂは、図１８に示されるように、反転クロック信号ＣＫ
Ｂの３倍の周期で周期的にハイレベル又はロウレベルと
される。

【００４２】直並列変換レジスタＳＰＲに入力されるシ
リアル入力データＤｉｎは、図１８に示されるように、
非反転クロック信号ＣＫの立ち下がりエッジすなわち反
転クロック信号ＣＫＢの立ち上がりエッジにおいて、シ
フトレジスタＳＲを構成するフリップフロップ回路ＦＦ
２のマスターラッチＭＬに取り込まれ、反転クロック信
号ＣＫＢの立ち下がりエッジにおいて、そのスレーブラ
ッチＳＬの相補出力端子すなわち非反転出力端子ＱＴ及
び反転出力端子ＱＢに非反転出力信号Ｐ２Ｔ及び反転出
力信号Ｐ２Ｂとして出力される。そして、このフリップ
フロップ回路ＦＦ２の非反転出力信号Ｐ２Ｔ及び反転出
力信号Ｐ２Ｂは、反転クロック信号ＣＫＢの次の立ち上
がりにおいて、フリップフロップ回路ＦＦ１のマスター
ラッチＭＬに取り込まれ、反転クロック信号ＣＫＢの次
の立ち下がりエッジにおいて、その非反転出力端子ＱＴ
及び反転出力端子ＱＢに非反転出力信号Ｐ１Ｔ及び反転
出力信号Ｐ１Ｂとして出力される。以下、フリップフロ
ップ回路ＦＦ１の非反転出力信号Ｐ１Ｔ及び反転出力信
号Ｐ１Ｂは、同様にフリップフロップ回路ＦＦ０のマス
ターラッチＭＬ及びスレーブラッチＳＬに入力されてそ
の非反転出力信号Ｐ０Ｔ及び反転出力信号Ｐ０Ｂとな
り、これによってシリアル入力データＤｉｎとしてシリ
アルに入力される一連の通信データｄ０〜ｄ９等がシフ
トレジスタＳＲ内を順次シフトして伝達される。

【００４３】一方、シフトレジスタＳＲを構成するフリ
ップフロップ回路ＦＦ２〜ＦＦ０の非反転出力信号Ｐ２
Ｔ〜Ｐ０Ｔならびに反転出力信号Ｐ２Ｂ〜Ｐ０Ｂは、非
反転クロック信号ＣＫ３の立ち下がりエッジすなわち反
転クロック信号ＣＫ３Ｂの立ち上がりエッジにおいて、
出力ラッチＯＬを構成するフリップフロップ回路ＦＦ５
〜ＦＦ３に一斉に取り込まれ、反転クロック信号ＣＫ３
Ｂの立ち下がりエッジにおいて、これらのフリップフロ
ップ回路の非反転出力端子ＱＴ及び反転出力端子ＱＢか
ら直並列変換レジスタＳＰＲの出力信号ＤＯ２〜ＤＯ０
として出力される。前述のように、反転クロック信号Ｃ
Ｋ３Ｂは、反転クロック信号ＣＫＢの３倍の周期を有す
る。このため、シリアル入力データＤｉｎとして直並列
変換レジスタＳＰＲに入力された通信データｄ０〜ｄ９
等は、３ビットを単位としてその出力端子ＤＯ２〜ＤＯ
０にパラレルに出力される結果となる。

【００４４】この実施例において、直並列変換レジスタ
ＳＰＲのシフトレジスタＳＲ及び出力ラッチＯＬを構成
するフリップフロップ回路ＦＦ０〜ＦＦ５は、図１のエ
ッジトリガ型フリップフロップ回路によって構成され、
その動作は比較的高速裏に行われる。このため、この実
施例の直並列変換レジスタＳＰＲは、比較的高い周波数
帯域での動作が可能となり、これによって高速論理集積
回路装置からなる高速伝送システムの伝送レートが改善
される。

【００４５】以上の実施例に示されるように、この発明
を金属間化合物半導体を基板とする高速論理集積回路装
置等に含まれるエッジトリガ型フリップフロップ回路に
適用することで、次のような作用効果が得られる。すな
わち、（１）エッジトリガ型フリップフロップ回路を、一対の
トライステートゲートを含みクロック信号に従って実質
的な相補入力データを選択的に伝達する第１のデータ伝
達部と、これらのトライステートゲートより小さな駆動
能力を有しかつ交差結合される一対のインバータを含み
第１のデータ伝達部の相補出力信号を保持する第１のデ
ータ保持部と、一対のトライステートゲートを含みクロ
ック信号の反転信号に従って第１のデータ保持部の相補
出力信号を選択的に伝達する第２のデータ伝達部と、こ
れらのトライステートゲートより小さな駆動能力を有し
かつ交差結合される一対のインバータを含み第２のデー
タ伝達部の相補出力信号を保持する第２のデータ保持部
とにより構成することで、エッジトリガ型フリップフロ
ップ回路としての伝達遅延時間及びセットアップ時間を
トライステートゲート１段分の遅延時間に短縮し、その
動作を高速化できるという効果が得られる。（２）上記（１）項により、特に金属間化合物半導体を
基板としかつ複数のエッジトリガ型フリップフロップ回
路を含む高速論理集積回路装置等のサイクルタイムを短
縮化することができるという効果が得られる。（３）上記（１）項及び（２）項のエッジトリガ型フリ
ップフロップ回路を、高速伝送システムを構成する直並
列変換レジスタ等に用いることで、直並列変換レジスタ
等の高周波数帯域での動作を可能し、直並列変換レジス
タを含む高速伝送システムの伝送レートを改善できると
いう効果が得られる。

【００４６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、エッジトリガ型フリップフロップ回
路のマスターラッチＭＬ及びスレーブラッチＳＬに供給
されるクロック信号は、それぞれの反転信号つまり反転
クロック信号ＣＫＢ及び非反転クロック信号ＣＫであっ
てもよい。図３，図５〜図１０ならびに図１２及び図１
３において、電源電圧ＶＳＳを回路の接地電位とし、電
源電圧ＶＣＣを＋１Ｖのような正の電源電圧としてもよ
いし、その極性及び絶対値は、種々の実施形態を採りう
る。図１０及び図１２ならびに図１３において、エッジ
トリガ型フリップフロップ回路は、反転入力データＤＢ
のみを受けるものとしてもよい。さらに、各回路は、バ
イポーラトランジスタを基本として構成してもよいし、
その具体的な回路構成は、上記複数の実施例による制約
を受けない。高速論理集積回路装置の基板として用いら
れる金属間化合物半導体は、ガリウム砒素以外の金属間
化合物半導体であってもよい。

【００４７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である金属
間化合物半導体を基板とする高速論理集積回路装置に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、その他の化合物半導体又はシリコン
等を基板とする高速論理集積回路装置や汎用のゲートア
レイ集積回路等にも適用できる。この発明は、少なくと
もエッジトリガ型フリップフロップ回路ならびにエッジ
トリガ型フリップフロップ回路を含む半導体装置に広く
適用できる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、エッジトリガ型フリップフ
ロップ回路を、一対のトライステートゲートを含みクロ
ック信号に従って実質的な相補入力データを選択的に伝
達する第１のデータ伝達部と、これらのトライステート
ゲートより小さな駆動能力を有しかつ交差結合される一
対のインバータを含み第１のデータ伝達部の相補出力信
号を保持する第１のデータ保持部と、一対のトライステ
ートゲートを含みクロック信号の反転信号に従って第１
のデータ保持部の相補出力信号を選択的に伝達する第２
のデータ伝達部と、これらのトライステートゲートより
小さな駆動能力を有しかつ交差結合される一対のインバ
ータを含み第２のデータ伝達部の相補出力信号を保持す
る第２のデータ保持部とにより構成することで、エッジ
トリガ型フリップフロップ回路としての伝達遅延時間及
びセットアップ時間をトライステートゲート１段分の遅
延時間に短縮し、その動作を高速化することができる。
その結果、特に金属間化合物半導体を基板としかつ複数
のエッジトリガ型フリップフロップ回路を含む高速論理
集積回路装置等のサイクルタイムを短縮化することがで
きる。

【図面の簡単な説明】

【図１】この発明が適用されたエッジトリガ型フリップ
フロップ回路の一実施例を示す回路図である。

【図２】図１のエッジトリガ型フリップフロップ回路の
信号波形図である。

【図３】図１のエッジトリガ型フリップフロップ回路に
含まれるデータ伝達部の第１の実施例を示す回路図であ
る。

【図４】図３のデータ伝達部の真理値図である。

【図５】図１のエッジトリガ型フリップフロップ回路に
含まれるデータ保持部の一実施例を示す回路図である。

【図６】図３のデータ伝達部に含まれるノアゲートの一
実施例を示す回路図である。

【図７】図３のデータ伝達部に含まれるノアゲートの他
の実施例を示す回路図である。

【図８】図７のノアゲートに含まれるクランプ回路に関
する四つの実施例を示す回路図である。

【図９】図１のエッジトリガ型フリップフロップ回路に
含まれるデータ伝達部の第２の実施例を示す回路図であ
る。

【図１０】図１のエッジトリガ型フリップフロップ回路
に含まれるデータ伝達部の第３の実施例を示す回路図で
ある。

【図１１】図１０のデータ伝達部の信号波形図である。

【図１２】図１のエッジトリガ型フリップフロップ回路
に含まれるデータ伝達部の第４の実施例を示す回路図で
ある。

【図１３】図１のエッジトリガ型フリップフロップ回路
に含まれるデータ伝達部の第５の実施例を示す回路図で
ある。

【図１４】図１３のデータ伝達部の信号波形図である。

【図１５】この発明が適用されたエッジトリガ型フリッ
プフロップ回路の他の実施例を示す回路図である。

【図１６】図１５のエッジトリガ型フリップフロップ回
路の信号波形図である。

【図１７】図１のエッジトリガ型フリップフロップ回路
を含む直並列変換レジスタの一実施例を示す回路図であ
る。

【図１８】図１７の直並列変換レジスタの信号波形図で
ある。

【図１９】従来のエッジトリガ型フリップフロップ回路
の一例を示す回路図である。

【図２０】図１９のエッジトリガ型フリップフロップ回
路の信号波形図である。

【符号の説明】

ＭＬ・・・マスターラッチ、ＳＬ・・・スレーブラッ
チ、ＤＴ１〜ＤＴ２・・・データ伝達部、ＤＨ１〜ＤＨ
２・・・データ保持部、ＴＧ１〜ＴＧ８・・・トライス
テートゲート。ＳＲ・・・シフトレジスタ、ＯＬ・・・
出力ラッチ、ＦＦ０〜ＦＦ５・・・エッジトリガ型フリ
ップフロップ回路。Ｎ１〜Ｎ８・・・インバータ、ＮＯ
１〜ＮＯ１５・・・ノアゲート、Ｃ１・・・クランプ回
路、Ｊ１〜Ｊ１２・・・ノーマリオフ型ＦＥＴ、Ｊ３１
〜Ｊ３５・・・ノーマリオン型ＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者川田篤美東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者吉原和弘東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】クロック信号に従って実質的な相補入力
データを選択的に伝達する第１のデータ伝達部と、上記
第１のデータ伝達部の相補出力信号を保持する第１のデ
ータ保持部と、上記クロック信号の反転信号に従って上
記第１のデータ保持部の相補出力信号を選択的に伝達す
る第２のデータ伝達部と、上記第２のデータ伝達部の相
補出力信号を保持する第２のデータ保持部とを具備する
ことを特徴とするフリップフロップ回路。
【請求項２】上記第１のデータ伝達部は、上記クロッ
ク信号に従って実質的な非反転又は反転入力データをそ
れぞれ選択的に伝達する第１及び第２のトライステート
ゲートを含み、上記第１のデータ保持部は、交差結合さ
れる第１及び第２のインバータを含み、上記第２のデー
タ伝達部は、上記クロック信号の反転信号に従って上記
第１のデータ伝達部の反転又は非反転出力信号をそれぞ
れ選択的に伝達する第３及び第４のトライステートゲー
トを含み、上記第２のデータ保持部は、交差結合される
第３及び第４のインバータを含むものであることを特徴
とする請求項１のフリップフロップ回路。
【請求項３】上記第１ないし第４のトライステートゲ
ートの駆動能力は、上記第１ないし第４のインバータの
駆動能力に比較して充分に大きくされるものであること
を特徴とする請求項２のフリップフロップ回路。
【請求項４】上記フリップフロップ回路は、金属間化
合物半導体からなる半導体基板上に形成されるものであ
ることを特徴とする請求項１，請求項２又は請求項３の
フリップフロップ回路。
【請求項５】上記フリップフロップ回路は、高速論理
集積回路装置に含まれる直並列変換レジスタを構成する
ものであることを特徴とする請求項１，請求項２，請求
項３又は請求項４のフリップフロップ回路。
【請求項６】上記第１及び第３のトライステートゲー
トは、その一方の入力端子に非反転入力データあるいは
上記第１のデータ伝達部の反転出力信号を受けその他方
の入力端子に上記クロック信号あるいはその反転信号を
受ける第１のノアゲートと、その一方の入力端子に反転
入力データあるいは上記第１のデータ伝達部の非反転出
力信号を受けその他方の入力端子に上記クロック信号あ
るいはその反転信号を受ける第２のノアゲートと、第１
の電源電圧と回路の出力端子との間に設けられそのゲー
トに上記第１のノアゲートの出力信号を受ける第１のノ
ーマリオフ型ＦＥＴと、回路の出力端子と第２の電源電
圧との間に設けられそのゲートに上記第２のノアゲート
の出力信号を受ける第２のノーマリオフ型ＦＥＴとを含
み、上記第２及び第４のトライステートゲートは、その
一方の入力端子に反転入力データあるいは上記第１のデ
ータ伝達部の非反転出力信号を受けその他方の入力端子
に上記クロック信号あるいはその反転信号を受ける第３
のノアゲートと、その一方の入力端子に非反転入力デー
タあるいは上記第１のデータ伝達部の反転出力信号を受
けその他方の入力端子に上記クロック信号あるいはその
反転信号を受ける第４のノアゲートと、第１の電源電圧
と回路の出力端子との間に設けられそのゲートに上記第
３のノアゲートの出力信号を受ける第３のノーマリオフ
型ＦＥＴと、回路の出力端子と第２の電源電圧との間に
設けられそのゲートに上記第４のノアゲートの出力信号
を受ける第４のノーマリオフ型ＦＥＴとを含むものであ
ることを特徴とする請求項１，請求項２，請求項３，請
求項４又は請求項５のフリップフロップ回路。
【請求項７】上記第１のデータ伝達部は、その一方の
入力端子に非反転入力データを受けその他方の入力端子
にクロック信号を受ける第５のノアゲートを含むもので
あって、上記第１のトライステートゲートは、その一方
の入力端子に上記第５のノアゲートの出力信号を受けそ
の他方の入力端子にクロック信号を受ける第６のノアゲ
ートと、第１の電源電圧と回路の出力端子との間に設け
られそのゲートに上記第５のノアゲートの出力信号を受
ける第１のノーマリオフ型ＦＥＴと、回路の出力端子と
第２の電源電圧との間に設けられそのゲートに上記第６
のノアゲートの出力信号を受ける第２のノーマリオフ型
ＦＥＴとを含むものであり、上記第２のトライステート
ゲートは、その一方の入力端子に上記第５のノアゲート
の出力信号を受けその他方の入力端子にクロック信号を
受ける第７のノアゲートと、第１の電源電圧と回路の出
力端子との間に設けられそのゲートに上記第７のノアゲ
ートの出力信号を受ける第３のノーマリオフ型ＦＥＴ
と、回路の出力端子と第２の電源電圧との間に設けられ
そのゲートに上記第５のノアゲートの出力信号を受ける
第４のノーマリオフ型ＦＥＴとを含むものであることを
特徴とする請求項１，請求項２，請求項３，請求項４又
は請求項５のフリップフロップ回路。
【請求項８】上記第１ないし第７のノアゲートは、第
１の電源電圧と回路の出力端子との間に設けられそのゲ
ート及びソースが共通結合される第１のノーマリオン型
ＦＥＴと、回路の出力端子と第２の電源電圧との間に並
列形態に設けられそのゲートが回路の一方又は他方の入
力端子にそれぞれ結合される第５及び第６のノーマリオ
フ型ＦＥＴとを含むものであることを特徴とする請求項
６又は請求項７のフリップフロップ回路。
【請求項９】上記ノアゲートは、第１の電源電圧と回
路の出力端子との間に設けられそのゲートに所定の定電
圧を受ける第２のノーマリオン型ＦＥＴと、回路の出力
端子と第２の電源電圧との間に並列形態に設けられその
ゲートが回路の一方又は他方の入力端子にそれぞれ結合
される第５及び第６のノーマリオフ型ＦＥＴと、上記第
５及び第６のノーマリオフ型ＦＥＴと並列形態に設けら
れるクランプ手段とを含むものであることを特徴とする
請求項６又は請求項７のフリップフロップ回路。
【請求項１０】上記クランプ手段は、そのゲートが回
路の出力端子側に結合されそのソース及びドレインが第
２の電源電圧側に結合される少なくとも１個の第７のノ
ーマリオフ型ＦＥＴあるいはそのドレインが回路の出力
端子に結合されそのゲート及びソースが第２の電源電圧
に結合される第３のノーマリオン型ＦＥＴを含むもので
あることを特徴とする請求項９のフリップフロップ回
路。