JPH02210907A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体ディジタル集積回路等におけるフリッ
プフロップ回路（以下、ＦＦ回路という）に関するもの
である。

（従来の技術） 従来、この種のＦＦ回路としては、信学技報ＥＤ８７−
１４４、（１９８８−１−２０）　、四方・田中・秋山
著ｒＤＣＦＬを用いたフリップフロップ回路の超高速化
の検討Ｊ、Ｐ、６１−６６に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は従来のマスタスレーブ型のＦＦ回路の一構成例
を示す回路図である。

このＦＦ回路はマスク側回路とスレーブ側回路とで構成
されている。マスク側回路は、クロック信号ＣＫにより
オン、オフ動作して入力データＤを入力するトランスフ
ァゲート１と、クロック信号ＣＫによりオン、オフ動作
して反転データ百を入力するトランスファゲート２とを
備え、そのトランスファゲート１，２の出力側ノードＮ
ｌ。

Ｎ２には、データを一時保持するためにたすき接続され
た２個のインバータ１１．１２と、次段ゲート駆動用イ
ンバータ１３．１４とが接続されている。インバータ１
３．１４の出力側ノードＮ１１、Ｎ１２に接続されたス
レーブ側回路は、マスク側回路と同様に、反転クロック
信号■によりオン、オフ動作するトランスファゲート２
１゜２２を備え、その出力側ノードＮ２１．Ｎ２２にデ
ータ保持用の２個のインバータ３１．３２と、出力用イ
ンバータ３３．３４とが接続され、そのインバータ３３
．３４から出力データＱ及び反転出力データフが出力さ
れる構成になっている。

次にこのＦＦ回路の動作を説明する。

先ず、クロック信号ＣＫが、高レベル（以下、′“Ｈ”
という）、反転クロック信号■が低レベル（以下、１１
　Ｌ　Ｉ＋という）の時、トランスファゲート１および
２がオン状態となり、ノードＮｌ。

Ｎ２にそれぞれ入力データＤと反転入力データ百が出力
される。

次に、クロック信号ＣＫが“Ｌ“、反転クロック信号７
ａが“Ｈ”となると、トランスファゲート１および２が
オフ状態となり、入力データＤと反転入力データロは回
路から切り離される。この時、ノードＮｌ、Ｎ２の論理
レベルは、インバータ１１および１２からなるラッチ回
路により保持される。一方、反転クロック信号■が入力
するトランスファゲート２１および２２のゲートはオン
となり、Ｑ、Ｑには、入力データＤまたは反転入力デー
タ百がそれぞれ出力される。以上のように、このＦＦ回
路はクロック信号ＣＫがａｔ　Ｈｐ＋の間に入力データ
Ｄ及び反転入力データ回を取り込み、それをクロック信
号ＣＫがＬ′′になった時に出力データＱおよび反転出
力データ互の形で出力するというフリップ７０ッ１動作
をする。

低消費電力で占有面積が小さく、構成が簡単なりＣＦＬ
（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ
）で第２図のＦＦ回路を構成すると、高速動作が可能と
なる。

特に、このＦＦ回路のクリ、ティカルパスは、バッファ
用インバータ１３．３３又は１４．３４の２段と、トラ
ンスファゲート１．２１又は２，２２の２段であり短い
。そのため、トランスファゲート１．２．２１．２２の
スイッチング速度の高速性とあわせて、かなりの高速動
作が可能である。

（発明が解決しようとする課題） しかしながら、上記構成のＦＦ回路では、前述したよう
に高速動作が可能であるという優れた利点を存するもの
の、入力データの論理状態を変えなければ、出力データ
を“Ｈ”または“Ｌ′°に設定することができない。つ
まり外部から強制的にセットまたはリセットできなかっ
な。そのなめ、フリッグ７０ツブの出力について、論理
動作のための必要な初期状態を得ることが困難であった
。

これを防止するためには、セット、リセット回路を付加
すればよいが、動作速度の低下、回路構成の複雑化、あ
るいは回路形成面積の増大等といった問題を生じ技術的
に十分満足のい＜ＦＦ回路を得ることが困難であった。

本発明は、前記従来技術の持っていた課題として、動作
速度の低下、回路構成の複雑化、回路形成面積の増大等
といっな弊害を生じることはなく、セット／リセット機
能を付加することが困難である点につき解決したセット
／リセット機能付きのＦＦ回路を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明では、クロック
信号により、オン、オフ動作して入力データを入力する
第１のトランスファゲートと、前記クロック信号により
、オン、オフ動作して前記入力データと逆相の反転入力
データを入力する第２のトランスファゲートと、前記第
１および第２のトランスファゲートの出力側に接続され
た出力用の第１および第２のインバータとを備えたＦＦ
回路において、前記ラッチ回路を次のように構成したも
のである。即ち、前記ラッチ回路は、セット信号により
論理状態が変化する２入力の第１の論理ゲートと、リセ
ット信号により論理状態が変化する２入力の第２の論理
ゲートとを、前記第１および第２のトランスファゲート
の出力イ則にたすき接続して構成している。

第２の発明は、第１の発明における第１または第２の論
理ゲートのいずれか一方をインバータで構成している。

第３の発明は、第１または第２の発明におけるＦＦ回路
を２段縦続接続したものである。

（作用） 第１の発明によれば、以上のようにＦＦ回路を構成した
ので、たすき接続された第１および第２の論理ゲートは
、第１．第２のトランスファゲートを通して入力された
入力データを一時保持し、セット信号またはリセット信
号により、保持データを“Ｈ″または１１　Ｌ　１１に
強制的に設定するように働く。

第２の発明によれば、たすき接続されたインバータと論
理ゲートはラッチ動作を行い、その論理ゲートにより、
セットまたはリセットのいずれか一方が可能になる。

第３の発明によれば、２段縦続接続されなＦＦ回路は、
マスタスレーブ型ＦＦ回路として動作する。

従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示すマスタスレーブ型
のＦＦ回路の回路図である。

このＦＦ回路は遅延（Ｄ）型ＦＦ回路として動作するも
ので、マスク側回路とスレーブ側回路とで構成されてい
る。マスク側回路は、クロック信号ＣＫによりオン、オ
フ動作して入力データＤを入力する電界効果トランジス
タからなる第１のトランスファゲート４］と、クロック
信号ＣＫによリオン、オフ動作して反転入力データ百を
入力するＦＥＴからなる第２のトランスファゲート４２
とを備えている。第１のトランスファゲート４１の出力
側のノードＮ４１には、第１の論理ゲートである第１の
２入力ＮＯＲゲート５１の第１の入力端子と、第１のイ
ンバータ６１の入力端子とが接続されると共に、第２の
トランスファゲート４２の出力側のノードＮ４２には、
第２の論理ゲートである第２の２入力ＮＯＲゲート５２
の第１の入力端子と、第２のインバータ６２の入力端子
とが接続されている。第１の２入力ＮＯＲゲート５１の
出力（則は、第２の２入力ＮＯＲゲート５２の第１の入
力端子に、第２の２入力ＮＯＲゲート５２の出力イ則は
第１の２入力ＮＯＲゲート５１の第１の入力端子にそれ
ぞれ接続されている。第１゜第２の２入力ＮＯＲゲート
５１．５２の第２の入力端子には、それぞれセット信号
Ｓとリセット信号Ｒが接続され、第１．第２の２入力Ｎ
ＯＲゲート５１．５２とでラッチ回路を構成し、データ
を一時保持する機能を有している。第１．第２のインバ
ータ６１．６２は、次段のゲートを駆動するためのもの
で、その出力１則ノードＮ５１．Ｎ５２にはスレーブ側
回路が接続されている。

スレーブ側回路は、マスク側回路同様に、反転クロック
信号でＫによりオン、オフ動作するＦＥＴからなる第１
．第２のトランスファゲート７１゜７２を備えている。

その出力（則のノードＮ６１゜Ｎ６２にはデータを保持
するため、第１．第２の２入力ＮＯＲゲート８１．８２
がマスク側回路同様に接続され、その第１の２入力ＮＯ
Ｒゲートの第２の入力端子にはリセット信号Ｒが、第２
の２入力ＮＯＲゲートの第２の入力端子にはセット信号
Ｓがそれぞれ接続されている。さらにノード６１．６２
には出力用の第１．第２のインバータ９１．９２が接続
され、そのインバータ９１．９２から出力データＱおよ
び反転出力データ互が出力される構成となっている。

第３図は、第１図中の２入力ＮＯＲゲート５１゜５２．
８１．８２の一構成例を示す回路図である。

この２入力ＮＯＲゲートは、ＭＯＳトランジス夕やショ
ットキー障害ゲート電界効果トランジスタ（以下、ＭＥ
ＳＦＥＴという）等のノーマリオフ型ＦＥＴｌ００．１
０１と、ノーマリオン型ＦＥＴ１０２で構成されている
。即ち、入力信号工Ｎ１でオン、オフ制御されるＦＥＴ
１００と、入力信号ＩＮ２でオン、オフ制御されるＦＥ
Ｔｌ０１とが並列接続され、そのＦＥＴｌ００．１０１
と電源ＶＤＤとの間に、負荷用のＦＥＴ１０２が接続さ
れている。この２入力ＮＯＲゲートでは、入力信号ＩＮ
ＩとＩＮ２との否定論理和が出力信号ＯＵＴとして出力
される。

第４図は、第１図中のインバータ６１．６２゜９１．９
２の一構成例を示す回路図である。

このインバータでは、ＭＯ８ＦＥＴ＋ＭＥＳＦＥＴ等の
ノーマリオン型ＦＥＴｌｌ０とノーマリオフ型ＦＥＴ１
１１とが、電源ＶＤＤとグラウンドとの間に直列に接続
されている。入力信号ＩＮがＦＥＴｌｌ０．１１１のゲ
ートに入力されると、そのＦＥＴｌｌ０．１１１の接続
点から反転された出力信号ＯＵＴが出力される。

第５図は、第１図の動作を示すタイムチャートであり、
この図を参照しつつ第１図のＦＦ回路の動作を説明する
。

先ず初期状態として、°“Ｈｌｌのタロツク信号ＣＫ、
“し”の反転クロック信号■、ＩＩＨ″の入力データＤ
、及びｌｌｔ、”の反転入力データ汀が印加され、また
出力データＱ、反転出力データ互がそれぞれＩＩＬ″、
Ｈ”、セット信号Ｓが“Ｌｌｌリセット信号信号ｌｌｔ
、”とする。

時刻ｔ１において、クロック信号ＣＫが“Ｌ”反転クロ
ック信号■が（ｌ　Ｈ１１となれば、マスク側のトラン
スファゲート４１．４２がオフ状態となる。２入力ＮＯ
Ｒゲート５１．５２により構成されたラッチ回路により
、ノードＮ４１．Ｎ４２は以前の論理レベルを保持し、
それぞれ“Ｈ″ｉｔ　Ｌ　ｕである。したがって、ノー
ドＮ５１．Ｎ５２はそれぞれ“Ｌ”、“Ｈ″のままであ
る。−方、スレーブ側のトランスフアゲ−７１，７２は
、オンとなり、ノードＮ６１．Ｎ６２の論理レベルは、
それぞれリードＮ５１．Ｎ５２の論理レベルに等しくな
り、それぞれ°“ＬＩＴ　、　　ＩＩＨｌｌになる。

したがって、出力データＱはＨ“、反転出力データ互は
Ｌ”となる。

ここで、時刻ｔ１〜ｔ２間のｔａにおいてリセット信号
ＲがＨ”となりリセット信号が入力されたとする。する
と２入力ＮＯＲゲート８１の出力は“Ｌ″となり２入力
ＮＯＲゲート８２の２入力はＬ″て゛あるから出力はｍ
ｌ　ＨＩＴとなる。従って、ＱはＬ”、互はＨ１ｌとな
る。この時マスタ側のＮｏＲゲート５１．５２（７）出
力はＣＫが“Ｈ”であるから変わらず各ノードのレベル
はＮ４１が“Ｈ”、Ｎ４２がＬ″、Ｎ５１が“Ｌ″Ｎ５
２がＨ１１である。次に時刻ｔ２でＣＫが”Ｌ”、’ｆ
ｆが“Ｈ”となると、トランスファゲート４１．４２は
データから切り離され、リセット信号により２入力ＮＯ
Ｒゲート５２の出力はＬ″となり、２入力ＮＯＲゲート
５１の２入力は共にＬ″となるから出力は“ＨＩＴどな
る。従ってノードＮ５１は“Ｈ″Ｎ５２は“Ｌ″となる
。

時刻ｔ２ではスレーブ側入力のトランスファゲート７１
と７２はでＩ゛がｌ　ＨＴ“であるから、導通状態であ
り時ｔａにおけるリセット信号により生じた各ノードの
電圧レベル、すなわちノードＮ６１が“Ｈ”、Ｎ６２が
Ｌ”、Ｑが“Ｌ′°、互がＨ″は保たれる。

この論理レベルは時刻ｔ２〜七３間の時刻ｔｈにおいて
、リセット信号Ｒが“ＬＩＴとなっても２入力ＮＯＲゲ
ート８１．８２で構成されたラッチ回路により、時刻ｔ
３のクロック信号ＣＫが“Ｌ”となるまで保持される。

時刻ｔ３で出力データＱ、反転出力データフはそれぞれ
データ信号の論理レベルに従って、出力データＱが“Ｈ
”、反転出力データ互がＬ′°となる。

次に時間ｔ３〜ｔ４間の時刻ｔｃにおいて、入力データ
Ｄ、反転入力データ百がそれぞれ１１　Ｌ　ＩＴ１１Ｈ
”に変化するため、時刻ｔ４で出力データＱが“Ｌ”、
反転出力データ互が“ＨＦＩとなる。

ここで時刻ｔ４〜ｔ５間の時刻ｔｄにおいて、セット信
号Ｓが“′Ｈ”になると、２入力ＮＯＲゲート５１の出
力がＩｔ　Ｌ　＄１となり、２入力ＮＯＲゲ−ト５２は
２入力が共にＩＩ　Ｌ　ＩＩであるから、その出力がＨ
”となる。従って、各ノードの論理レベルはＮ５１がＩ
ＩＬ″、Ｎ５２がＨ”、Ｎ６１が“Ｌ”、Ｎ６２が１１
　Ｈ１１となり、出力データＱが“Ｈ”、反転出力デー
タ互が“Ｌパとなる。この論理レベルは時刻ｔ４〜ｔ５
間の時刻ｔｅにおいて、セット信号Ｓが１１　Ｌ　ｕと
なっても２入力ＮＯＲゲート８１，８２で構成されたラ
ッチ回路により、時刻ｔ５のクロックがＬｌｌとなるま
で保持される。

このＦＦ回路の真理値表を示すと以下の様になる。

本実施例は、次のような利点を有している。

入力データＤ及び反転入力データＵの論理状態を変えず
に、出力データをＩＩ　ＨＰＩまたは“Ｌｌｌに設定す
ることができ、そのためフリップフロップの出力につい
て論理動作のための必要な初期状態を得ることが可能と
なった。また、セット／リセット回路を付加せずに、セ
ット／リセット設定ができるので、セット／リセット回
路を付加しなければ、それができなかった従来技術に比
べて、動作速度の高速化、回路構成の簡略化、あるいは
回路形成面積の縮少等が可能となる。

第６図は、本発明の第２の実施例を示すＦＦ回路の回路
図である。

この第２の実施例は、第１の実施例の２入力ＮＯＲゲー
ト５１．５２．８１．８２が２入力ＮＡＮＤゲー）５１
Ａ、５２Ａ、８３−Ａ、８２Ａに置き変えられた構成と
なっている。

この動作は、次の真理値表に示すように、第１の実施例
とほぼ同様である。

真理値表 この実施例では、第１の実施例と同様の利点を有してい
る。

第７図は、本発明の第３の実施例を示すＦＦ回路の回路
図である。

この第３の実施例は、第１の実施例のセット信号Ｓが入
力する２入力ＮＯＲゲート５１，８２をインバータ５１
Ｂ、８２Ｂに置き換え、セット信号入力端子Ｓを除去し
た構成となっている。

この動作は、第１の実施例のセット信号Ｓを排除した点
を除き、同様である。この実施例では、前記の構成とし
たので、回路素子数が削減と、動作速度の高速化が図ら
れる。

第８図は、本発明の第４の実施例を示すＦＦ回路の構成
図である。

この第４の実施例は、第１の実施例のリセット信号Ｒが
入力する２入力ＮＯＲゲート５２．８１をインバータ５
２Ｃ，８１Ｃに置き換え、リセット信号入力端子Ｒを除
去した構成となっている。

この動作は、第１の実施例のリセット信号Ｒを排除した
点を除き、同様である。この実施例では、第３の実施例
と同様の利点がある。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　　第１〜第４の実施例では、マスタスレーブ型
ＦＦ回路について説明したが、マスク側回路またはスレ
ーブ側回路のみを単体でデータラッチ回路等として用い
ることもできる。

（ｉｉ）　　）ランスファゲート４Ｌ４２．７１゜７２
はＦＥＴ′ｃ構成したが、他のユニポーラ型トランジス
タやバイポーラ型トランジスタで構成してもよい。同様
に、インバータ６１．６２，９１゜９２も図示以外の回
路で構成できる。

（ｉｉｉ）　　第１．第２の論理ゲートμ、２入力Ｎ。

Ｒゲートおよび２入力ＮＡＮＤゲート以外のゲート回路
で構成してもよい。

（発明の効果） 以上、詳細に説明したように、第１の発明によれば、セ
ット／リセット信号により、論理レベルが変化するラッ
チ回路を設けたので、外部から強制的にセットまたはリ
セットができる。このため、セット／リセット回路を付
加せずにセット／リセット設定ができ、動作速度の高速
化、回路構成の簡略化、あるいは回路形成面積の縮少等
が可能となる。

第２の発明によれば、論理ゲートの一方をインバータで
構成したので、第１の発明に比べて少ない回路構成素子
数で、セットあるいはリセットができる。

第３の発明によれば、第１または第２の発明のＦＦ回路
を２段縦続接続してマスタスレーブ型ＦＦ回路構成にし
たので、クロック信号の欠陥によるＦＦ回路の発振等を
防止でき、セット／リセット機能を備えた動作の安定し
たＦＦ回路を提供できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＦＦ回路の回路図、第
２図は従来のＦＦ回路の回路図、第３図は第１図中の２
入力ＮＯＲゲートの回路図、第４図は第１図中のインバ
ータの回路図、第５図は第１図のタイムチャート、第６
図は本発明の第２の実施例のＦＦ回路の回路図、第７図
は本発明の第３の実施例のＦＦ回路の回路図、第８図は
本発明の第４の実施例のＦＦ回路の回路図である。 ４１．４２・・・・・・第１のトランスファゲート、７
１．７２・・・・・・第２のトランスファゲート、５１
゜８１・・・・・・第１の２入力ＮＯＲゲート、５２．
８２・・・・・・第２の２入力ＮＯＲゲート、６１．６
２・・・・・・第１のインバータ、９１．９２・・・・
・・第２のインバータ、ＣＫ・・・・・・クロック信号
、■・・・・・・反転クロック信号、Ｄ・・・・・・入
力データ、■・・・・・・反転入力データ、Ｑ・・・・
・・出力データ、互・・・・・・反転出力データ、Ｎ４
１．Ｎ４２．Ｎ５１．Ｎ５２．Ｎ６１゜Ｎ６２・・・・
・・ノード、Ｓ・・・・・・セット信号、Ｒ・・・・・
・リセット信号、５１Ａ、５２Ａ・・・・・・第１のＮ
ＡＮＤゲート、８１Ａ、８２Ａ・・・・・・第２のＮＡ
ＮＤゲート。

Claims (1)

1. 【特許請求の範囲】 １、クロック信号によりオン、オフ動作して入力データ
   を入力する第１のトランスファゲートと、前記クロック
   信号によりオン、オフ動作して前記入力データと逆相の
   反転入力データを入力する第２のトランスファゲートと
   、前記第１及び第２のトランスファゲートの出力側に接
   続されたラッチ回路と、前記第１及び第２のトランスフ
   ァゲートの出力側にそれぞれ接続された出力用の第１及
   び第２のインバータとを備えたフリップフロップ回路に
   おいて、 前記ラッチ回路は、 セット信号により論理レベルが変化する２入力の第１の
   論理ゲートと、 リセット信号により論理レベルが変化する２入力の第２
   の論理ゲートとを、 前記第１及び第２のトランスファゲートの出力側にたす
   き接続して構成したことを特徴とするフリップフロップ
   回路。 ２、請求項１記載のフリップフロップ回路において、 前記第１または第２の論理ゲートのいずれか一方をイン
   バータで構成したフリップフロップ回路。 ３、請求項１または２記載のフリップフロップ回路にお
   いて、 前記フリップフロップ回路を２段縦続接続したフリップ
   フロップ回路。