JPH0234019A - トグル型フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、超高速、低消費電力のＧａＡｓ集積回路等の
半導体集積回路におけるトグル型フリップフロップ回路
（以下、Ｔ−ＦＦ回路という）に関するものである。

（従来の技術） 従来、このような分野の技術としては、電子情報通信学
会技術研究報告、ＭＷ８７−８７　（１９８７）、穂先
・小野前・首藤・浅井著ｒＡｕ／ＷＳｔＮゲートＧａＡ
ｓＭＥＳＦＥＴを用いた１５０Ｈｚｌ／４分周器Ｊ　Ｐ
、６７−７２に記載されるものがあった。以下、その構
成を図を用いて説明する。

第２図は従来のＴ−ＦＦの一構成例を示す回路図である
。

このＴ−ＦＦは、超高速、低消費電力の１／４分周器に
用いられた１／２分周機能を有する回路で、８個の２人
カッアゲート（以下、ＮＯＲゲートという）１〜８で構
成されている。即ち、ノードＮ１とクロック信号ＣＫは
ＮＯＲゲート１に、ノードＮ２とクロック信号ＣＫはＮ
ＯＲゲート２にそれぞれ接続され、そのＮＯＲゲート１
，２の出力側ノードＮ３．Ｎ４が、たすき接続されたＮ
ＯＲゲート３，４に接続されている。ＮＯＲゲート３の
出力側ノードＮ５と逆相クロック信号■とはＮＯＲゲー
ト５に、ＮＯＲゲート４の出力側ノードＮ６と逆相クロ
ック信号テヌ゛とはＮＯＲゲート６にそれぞれ接続され
、そのＮＯＲゲート５，６の出力側ノードＮ７．Ｎ８が
、たすき接続されたＮＯＲゲート７．８に接続されてい
る。ＮＯＲゲート７の出力信号ＱはノードＮ２を介して
ＮＯＲゲート２に接続されると共に、ＮＯＲゲート８の
逆相出力信号同はノードＮ１を介してＮＯＲゲート１に
接続されている。

各ＮＯＲゲート１〜８は例えば、１個の抵抗と、ＧａＡ
ｓを用いた２個のショットキー障壁ゲート電界効果トラ
ンジスタ（以下、ＭＥＳＦＥＴという）とで構成されて
いる。

第３図は第２図のタイミングチャートであり、この図を
参照しつつ第２図の動作を説明する。なお、第３図の横
軸は時刻ｔ１〜ｔ５、縦軸は高レベル（以下、Ｈ”とい
う）または低レベル（以下、Ｌ”という）の論理レベル
を示している。

時刻ｔ１でクロック信号ＣＫが“し”、逆相クロック信
号ｆｆが“Ｈ″になると、ノードＮ３゜Ｎ４はＮＯＲゲ
ート１．２により各ノードＮｌ。

Ｎ２の反転レベル“Ｌ′°、“Ｈ″になるため、そのノ
ードＮ３．Ｎ４のｉｌＬ″、“ＨｅｒがＮＯＲゲート３
，４で反転してノードＮ５．Ｎ６が“°Ｈ″“Ｌｌｌに
なる。一方、ノードＮ７．Ｎ８はＮＯＲゲート５，６に
より両方とも“Ｌ”になるため、出力信号Ｑ及び反転出
力信号回がそれぞれ“Ｌ”“Ｈ”を保持し、ノードＮ１
．Ｎ２もそれぞれ１１Ｈ”、′″Ｌ”を保持する。

時刻ｔ２でクロック信号ＣＫが“Ｈ”、逆相クロック信
号■が“Ｌｌｌになると、ノードＮ３゜Ｎ４が“°Ｌ”
、“Ｌ″になってノードＮ５．Ｎ６が°Ｈ″、“Ｌ″を
保持し、ノードＮ７．Ｎ８がｌｉｔ、”、“°Ｈ”、出
力信号Ｑ及び逆相出力信号同が“■（”、Ｌ′°となり
、ノードＮｌ、Ｎ２がｉｔＬ″、“Ｈ″になる。

時刻ｔ３でクロック信号ＣＫが“Ｌ”、逆相クロック信
号でＫがｊｌＨ”になると、ノードＮ３゜Ｎ４が“Ｈｎ
、“Ｌ″、ノードＮ５．Ｎ６が“Ｌ″　　１１　ＨＮ、
ノードＮ７．Ｎ８が“Ｌ″。

′“Ｌ”になるため、出力信号Ｑ及び逆相出力信号同が
“Ｈ”、“Ｌ”を保持し、ノードＮ１．Ｎ２もＬ”、“
Ｈ”を保持する。

時刻ｔ４でクロック信号ＣＫが“Ｈ”、逆相クロック信
号’ｆｆが“Ｌ”になると、ノードＮ３゜Ｎ４がＩＬＰ
Ｉ　、　　ｌｌｔ、″になってノードＮ５．Ｎ６がＩ　
Ｌ　１１．“Ｈ”を保持し、ノードＮ７．Ｎ８が“Ｈ”
、“Ｌ”、出力信号Ｑ及び逆相出力信号同が“ｌ　Ｌ　
ＰＩ、“°Ｈ″になり、従ってノードＮｌ。

Ｎ２が“°Ｈ”、“Ｌ”になる。

このように第２図のＴ−ＦＦは、クロック信号ＣＫの立
上がり時に出力信号Ｑ及び逆相出力信号同の論理レベル
が反転し、クロック信号Ｑを１／２分周する回路として
動作する。このＴ−ＦＦのクリチカルパス（最長径路）
は、例えばノードＮ１から始めると、Ｎ１→Ｎ３→Ｎ５
→Ｎ６→Ｎ８→回→Ｑであり、ＮＯＲゲート６段となる
。

（発明が解決しようとする課題） しかしながら、上記構成のＴ−ＦＦでは、クリチカルバ
スが６段と長く、動作速度が遅いために、高いクロック
周波数で正常に動作しない。また、８個のＮＯＲゲート
１〜８で構成されているため、回路構成が複雑になると
共に消費電力が大きく、これらを解決することが困難で
あった。

本発明は前記従来技術が持っていた課題として、動作速
度が遅い点、回路構成の複雑化と消費電力が大きい点に
ついて解決したＴ−ＦＦを提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、クロック信号の前
縁または後縁で出力信号の論理レベルが反転するＴ−Ｆ
Ｆにおいて、クロック信号によりオン、オフ動作する第
１．第２のトランスファゲートをそれぞれ介して第１．
第２のインバータをたすき接続し、前記クロック信号に
対して逆相の逆相クロック信号によりオン、オフ動作す
る第３゜第４のトランスファゲートをそれぞれ介して第
３゜第４のインバータをたすき接続し、前記第１．第２
のインバータの出力側を前記第３．第４のインバータの
入力側にそれぞれ接続し、前記第３．第４のインバータ
の出力側を第１．第２の出力端子にそれぞれ接続すると
共に前記第２．第１のインバータの入力側にそれぞれ帰
還接続したものである。

（作用） 本発明によれば、以上のようにＴ−ＦＦを構成しなので
、第１．第２のインバータ及び第１．第２のトランスフ
ァゲートは、クロック信号に同期して第１．第２の出力
端子上の信号をラッチし、第３．第４のインバータ及び
第３．第４のトランスファゲートは、逆相クロック信号
に同期して第１、第２のインバータの出力をラッチする
ように働く。これにより、クロック信号の前縁または後
縁で論理レベルが反転する出力信号が得られる。

従って前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すＴ−ＦＦの回路図である
。

このＴ−ＦＦは、クロック信号ＣＫ用の第１の入力端子
１１．逆相クロック信号ＯＫ用の第２の入力端子１２、
出力信号Ｑ用の第１の出力端子１３、及び逆相クロック
信号同州の第２の出力端子１４を有し、それらの入、出
力端子１１〜１４間に第１〜第４のインバータ２１〜２
４、及び第１〜第４のトランスファゲート３１〜３４が
接続されている。

即ち、第２の出力端子１４と第１の出力端子１３の間に
は、第１．第３のインバータ２１゜２３が直列接続され
、さらに第１の出力端子１３と第２の出力端子１４の間
には、第２．第４のインバータ２２．２４が直列接続さ
れている。第１のインバータ２１の出力１則ノードＮ２
１は、クロック信号ＣＫによりオン、オフ動作する第２
のトランスファゲート３２を介して第２のインバ７り２
２の入力側に接続され、そのインバータ２２の出力側ノ
ードＮ２２が、クロック信号ＣＫによりオン、オフ動作
する第１のトランスファゲート３１を介して第１のイン
バータ２１の入力側に接続されている。ノードＮ２１は
、逆相クロック信号■によりオン、オフ動作する第１の
トランスファゲート３３を介して第２の出力端子１．４
側に接続され、さらにノードＮ２２が逆相クロック信号
’ｆｌによりオン、オフ動作する第４のトランスファゲ
ート３４を介して第１の出力端子１３側に接続されてい
る。

トランスファゲート３１〜３４は、クロック信号ＣＫま
たは逆相クロック信号でＫが“Ｈ”の時にオンし、“Ｌ
”の時にオフする素子であり、例えばＧａＡｓ等を用い
たＭＥＳＦＥＴで構成されている。また、インバータ２
１〜２４は、例えばノーマリオン型ＭＥＳＦＥＴ及びノ
ーマリオフ型ＭＥＳＦＥＴで構成されている。

第４図は第１図のタイミングチャートであり、この図を
参照しつつ第１図のＴ−ＦＦの動作を説明する。なお、
第４図の横軸は時刻ｔ１〜ｔ４、縦軸は“°Ｈ”または
“Ｌ”の論理レベルを示している。

時刻ｔ１で、クロック信号ＣＫが“Ｈ”に立上がると共
に逆相クロック信号でＫが“Ｌｌｌに立下がると、第１
．第２のトランスファゲート３１゜３２がオンし、第１
．第２のインバータ２１゜２２及び第１．第２のトラン
スファゲート３１゜３２で構成されるラッチ回路により
、ノードＮ２１．Ｎ２２上の論理レベルが保持される。

−方、第３．第４のトランスファゲート３３．３４はオ
フし、ノードＮ２１．Ｎ２２上のレベルが第３、第４の
インバータ２３．２４でそれぞれ反転され、例えば出力
信号Ｑが“Ｈ”に立上がると共に、逆相出力信号互が“
Ｌ”に立下がる時刻ｔ２で、クロック信号ＣＫが“Ｌ”
に立下がると共に逆相クロック信号■がＨ”に立上がる
と、第３．第４のトランスファゲート３３゜３４がオン
すると共に、第１．第２のトランスファゲート３１．３
２がオフする。第３．第４のトランスファゲート３３．
３４がオンすると、第３゜第４のインバータ２３．２４
及び第３．第４のトランスファゲート３３．３４で構成
されるラッチ回路により、出力信号Ｑ及び逆相出力信号
回の論理レベル゛Ｈ−“Ｌ”が保持される。一方、第１
、第２のトランスファゲート３１．３２がオフすること
により、出力信号Ｑが第２のインバータ２２で反転され
てノードＮ２２が“し”に立下がると共に、逆相出力信
号互が第１のインバータ２１で反転されてノードＮ２１
が“Ｈパに立上がる。

時刻ｔ３で、クロック信号ＣＫがｉｔ　Ｈｔｏ、逆相ク
ロック信号’］がＬｔ＋になると、第１．第２のトラン
スファゲート３１，３２がオンしてノードＮ２１．Ｎ２
２上のレベル“Ｈ”　　１１　Ｌ　１１が保持されると
共に、第３．第４のトランスファゲート３３，３４がオ
フして出力信号ＱがＩＩ　ＬＩＩに立下がると共に、逆
相出力信号回が“Ｈ”に立上がる。

時刻ｔ４で、クロック信号ＣＫが１１　Ｌ　ＩＩ、逆相
クロック信号てＫが“ＨＴｌになると、第１．第２のト
ランスファゲート３１．３２がオフしてノードＮ２１．
Ｎ２２が“Ｌ、ｉ“Ｈｌｌになると共に、第３．第４の
トランスファゲート３３．３４がオンして出力信号Ｑ及
び逆相出力信号互が“Ｌ′。

“Ｈ”に保持される。

従って本実施例のＴ−ＦＦは、クロック信号ＣＫの立上
がり時に出力信号Ｑ及び逆相出力信号互のレベルが反転
する１／２分周器として動作する。

本実施例のＴ−ＦＦでは、次のような利点を有している
。

（ａ）　　クリチカルバスがインバータ２１．２３また
は２２．２４の２段であり、従来のＮＯＲゲート６段よ
りも少ないなめ、従来よりも高いクロック周波数で動作
する。

（ｂ）　　素子数が少ないために回路構成が簡単になり
、その上、電力は４個のインバータ２１〜２４で消費さ
れるだけなので電力消費量が従来の１／２程度になる。

なお、本発明は図示の実施例に限定されず、インバータ
２１〜２４及びトランスファゲート３１〜３４をＭＯＳ
トランジスタやバイポーラトランジスタ等の他の素子で
構成したり、第１図の回路に他の素子を付加する等、種
々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、Ｔ−ＦＦ
を少なくとも４個のインバータ及び４個のトランスファ
ゲートで構成したので、クリチカルパルが短くなって動
作速度が向上し、さらに構成素子数が少ないので、回路
構成が簡単になると共に電力消費量も減少する。

【図面の簡単な説明】

第１図は本発明の実施例を示すＴ−ＦＦの回路図、第２
図は従来のＴ−ＦＦの回路図、第３図は第２図のタイミ
ングチャート、第４図は第１図のタイミングチャートで
ある。 ２１〜２４・・・・・・第１〜第４のインバータ、３１
〜３４・・・・・・第１〜第４のトランスファゲート、
１１．１２・・・・・・第１．第２の入力端子、１３゜
１４・・・・・・・・・・・・第１．第２の出力端子、
ＣＫ・・・・・・クロック信号、”］・・・・・・逆相
クロック信号、Ｑ・・・・・・出力信号、互・・・・・
・逆相出力信号。

Claims (1)

1. 【特許請求の範囲】 クロック信号によりオン、オフ動作する第１、第２のト
   ランスファゲートをそれぞれ介して第１、第２のインバ
   ータをたすき接続し、 前記クロック信号に対して逆相の逆相クロック信号によ
   りオン、オフ動作する第３、第４のトランスファゲート
   をそれぞれ介して第３、第４のインバータをたすき接続
   し、 前記第１、第２のインバータの出力側を前記第３、第４
   のインバータの入力側にそれぞれ接続し、前記第３、第
   ４のインバータの出力側を第１、第２の出力端子にそれ
   ぞれ接続すると共に前記第２、第１のインバータの入力
   側にそれぞれ帰還接続したことを特徴とするトグル型フ
   リップフロップ回路。