JPS63136815A - 周期信号発生回路 - Google Patents
周期信号発生回路Info
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- JPS63136815A JPS63136815A JP61284647A JP28464786A JPS63136815A JP S63136815 A JPS63136815 A JP S63136815A JP 61284647 A JP61284647 A JP 61284647A JP 28464786 A JP28464786 A JP 28464786A JP S63136815 A JPS63136815 A JP S63136815A
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- 230000000737 periodic effect Effects 0.000 title claims description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 11
- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１つの周期信号から複数の周期信号を発生
する周期信号発生回路に関するものである。
する周期信号発生回路に関するものである。
［従来の技術］
第３図は、半導体集積回路装習において用いられている
従来のクロック信号発生回路である。
従来のクロック信号発生回路である。
このクロック信号発生回路は１つのクロック信号から複
数のクロック信号を発生するものであり、主として第１
の論理積ゲート回路１、第２の論理積ゲート回路２、第
１のインバータ３０、第２のインバータ４０、および第
３のインバータ５から構成されている。
数のクロック信号を発生するものであり、主として第１
の論理積ゲート回路１、第２の論理積ゲート回路２、第
１のインバータ３０、第２のインバータ４０、および第
３のインバータ５から構成されている。
第１の論理積ゲート回路１は、２つのＮＡＮＤ回路１１
．１２と４つのインバーター３．１４゜５．２５とｐチ
ャネル形トランジスター７とｎチャネル形トランジスタ
１８とで構成されている。
．１２と４つのインバーター３．１４゜５．２５とｐチ
ャネル形トランジスター７とｎチャネル形トランジスタ
１８とで構成されている。
インバータ５の入力端子とＮＡＮＤ回路１２の一方の入
力端子との接続点ａ１、および、インバータ１３の入力
端子とＮＡＮＤ回路１２の他方の入力端子との接続点ｂ
１を入力端子とし、トランジスタ１７のドレインとトラ
ンジスタ１８のソースとの接続点Ｃ１を出力端子として
いる。
力端子との接続点ａ１、および、インバータ１３の入力
端子とＮＡＮＤ回路１２の他方の入力端子との接続点ｂ
１を入力端子とし、トランジスタ１７のドレインとトラ
ンジスタ１８のソースとの接続点Ｃ１を出力端子として
いる。
第２の論理積ゲート回路２も同様に２つのＮＡＮＤ回路
２１．２２と４つのインバータ回路２３゜２４．２５．
２６とｐチャネル形トランジスタ２７とｎチャネル形ト
ランジスタ２８とで構成されている。インバータ２５の
入力端子とＮ−Ａ Ｎ Ｄ回路２２の一方の入力端子と
の接続点ａ２、および、インバータ２３の入力端子とＮ
ＡＮＤ回路２２の他方の入力端子との接続点ｂ２を入力
端子とし、トランジスタ２７のドレインとトランジスタ
２８のソースとの接続点Ｃ２を出力端子としている。
２１．２２と４つのインバータ回路２３゜２４．２５．
２６とｐチャネル形トランジスタ２７とｎチャネル形ト
ランジスタ２８とで構成されている。インバータ２５の
入力端子とＮ−Ａ Ｎ Ｄ回路２２の一方の入力端子と
の接続点ａ２、および、インバータ２３の入力端子とＮ
ＡＮＤ回路２２の他方の入力端子との接続点ｂ２を入力
端子とし、トランジスタ２７のドレインとトランジスタ
２８のソースとの接続点Ｃ２を出力端子としている。
第１の論理積ゲート回路１については、入力端子ａ１お
よび入力端子ｂ１の両方がｒＨＪレベルとなったときの
み出力端子Ｃ１がｒＨＪレベルとなり、それ以外の場合
には出力端子Ｃ１はｒＬＪレベルとなる。同様に、第２
の論理積ゲート回路２については、入力端子ａ２および
入力端子ｂ２の両方がｒＨＪレベルとなったときのみ、
出力端子Ｃ２がｒＨＪレベルとなり、それ以外の場合に
は出力端子Ｃ２はｒＬＪレベルとなる。
よび入力端子ｂ１の両方がｒＨＪレベルとなったときの
み出力端子Ｃ１がｒＨＪレベルとなり、それ以外の場合
には出力端子Ｃ１はｒＬＪレベルとなる。同様に、第２
の論理積ゲート回路２については、入力端子ａ２および
入力端子ｂ２の両方がｒＨＪレベルとなったときのみ、
出力端子Ｃ２がｒＨＪレベルとなり、それ以外の場合に
は出力端子Ｃ２はｒＬＪレベルとなる。
第１の論理積ゲート回路１の出力端子Ｃ１は第１のイン
バータ３０を介して第２の論理項ゲート回路２の一方の
入力端子ｂ２に接続されている。
バータ３０を介して第２の論理項ゲート回路２の一方の
入力端子ｂ２に接続されている。
また第２の論理積ゲート回路２の出力端子Ｃ２は第２の
インバータ４０を介して第１の論理積ゲート１の一方の
入力端子ｂ１に接続されている。第１の論理積ゲート回
路１の他方の入力端子ａ１にはインバータ６１．６２を
介してクロック信号線ＣＬＫが接続され、第２の論理積
ゲート回路２の他方の入力端子ａ２には第３のインバー
タ５およびインバータ６１．６２を介してクロック信号
線ＣＬＫが接続されている。第３のインバータ５は第１
の論理積ゲート回路１の一部を構成するとともにクロッ
ク信号を反転して第１の論理積ゲート回路２の入力端子
ａ２に入力する働きをする。
インバータ４０を介して第１の論理積ゲート１の一方の
入力端子ｂ１に接続されている。第１の論理積ゲート回
路１の他方の入力端子ａ１にはインバータ６１．６２を
介してクロック信号線ＣＬＫが接続され、第２の論理積
ゲート回路２の他方の入力端子ａ２には第３のインバー
タ５およびインバータ６１．６２を介してクロック信号
線ＣＬＫが接続されている。第３のインバータ５は第１
の論理積ゲート回路１の一部を構成するとともにクロッ
ク信号を反転して第１の論理積ゲート回路２の入力端子
ａ２に入力する働きをする。
第４図に示すように、クロック信号１１０ＬＫに、「Ｈ
」レベルとｒＬＪレベルが同時間ずつ交互に繰返される
クロック信号を入力すると、第１の論理積ゲート回路１
の出力端子Ｃ１にはクロック信号の少しなまった波形の
信号が現われ、第２の論理積ゲート回路２の出力端子Ｃ
２にはクロック信号を反転した波形の少しなまった信号
が現われる。
」レベルとｒＬＪレベルが同時間ずつ交互に繰返される
クロック信号を入力すると、第１の論理積ゲート回路１
の出力端子Ｃ１にはクロック信号の少しなまった波形の
信号が現われ、第２の論理積ゲート回路２の出力端子Ｃ
２にはクロック信号を反転した波形の少しなまった信号
が現われる。
クロック信号がｒＨＪレベルからｒＬＪレベルに変化し
、第１の論理積ゲート回路１の出力端子Ｃ１の信号がｒ
ＨＪレベルからｒＬＪレベルに変化したとき、インバー
タ３ｏの論理が出力端子Ｃ１の信号の３１ａにおける論
理しきい値において反転することによって、第２の論理
積ゲート回路２の出力端子Ｃ２の信号が３１ｂにおいて
ｒＬＪレベルからｒＨＪレベルに反転する。またクロッ
ク信号がｒＬＪレベルからｒＨＪレベルに変化し、第２
の論理積ゲート回路２の出力端子Ｃ２の信号がｒＨＪレ
ベルからｒＬＪレベルに変化したとき、インバータ４０
の論理が出力端子Ｃ２の信号の４１ａにおける論理しき
い値において反転することによって、第１の論理積ゲー
ト回路１の出力端子Ｃ１の信号は４１ｂにおいてｒＬＪ
レベルからｒＨＪレベルに反転する。通常、インバータ
３０および４０の論理しきい値は、電源電圧ＶＣＣの１
／２である。
、第１の論理積ゲート回路１の出力端子Ｃ１の信号がｒ
ＨＪレベルからｒＬＪレベルに変化したとき、インバー
タ３ｏの論理が出力端子Ｃ１の信号の３１ａにおける論
理しきい値において反転することによって、第２の論理
積ゲート回路２の出力端子Ｃ２の信号が３１ｂにおいて
ｒＬＪレベルからｒＨＪレベルに反転する。またクロッ
ク信号がｒＬＪレベルからｒＨＪレベルに変化し、第２
の論理積ゲート回路２の出力端子Ｃ２の信号がｒＨＪレ
ベルからｒＬＪレベルに変化したとき、インバータ４０
の論理が出力端子Ｃ２の信号の４１ａにおける論理しき
い値において反転することによって、第１の論理積ゲー
ト回路１の出力端子Ｃ１の信号は４１ｂにおいてｒＬＪ
レベルからｒＨＪレベルに反転する。通常、インバータ
３０および４０の論理しきい値は、電源電圧ＶＣＣの１
／２である。
このように出力端子Ｃ２およびＣ１の信号は、互いの信
号がｆＨＪレベルからｒＬＪレベルに変化してインバー
タ３０および４０の論理しきい値に達したときにｒＬＪ
レベルからｒＨＪレベルに反転するので、図に示すよう
に、Ｏレベルでない時間が２つの信号波形で重なり合う
部分が生じてくる。第４図において、Ｔ２は出力端子Ｃ
１およびＣ２の信号の０レベルでない部分がオーバラッ
プする時間を示している。
号がｆＨＪレベルからｒＬＪレベルに変化してインバー
タ３０および４０の論理しきい値に達したときにｒＬＪ
レベルからｒＨＪレベルに反転するので、図に示すよう
に、Ｏレベルでない時間が２つの信号波形で重なり合う
部分が生じてくる。第４図において、Ｔ２は出力端子Ｃ
１およびＣ２の信号の０レベルでない部分がオーバラッ
プする時間を示している。
［発明が解決しようとする問題点］
半導体集積回路装置においては、出力端子Ｃ１およびＣ
２には長い配線が接続されるのが普通であり、これは大
きな容量性負荷が接続されるのと同じことになる。この
容量が大きくなるに従って波形のなまり具合も大きくな
り、０レベルでない部分が互いにオーバラップする時間
Ｔ２が大きくなってくるため、出力端子Ｃ１およびＣ２
に発生するクロック信号により制御される回路が誤動作
を起こす等の問題があった。
２には長い配線が接続されるのが普通であり、これは大
きな容量性負荷が接続されるのと同じことになる。この
容量が大きくなるに従って波形のなまり具合も大きくな
り、０レベルでない部分が互いにオーバラップする時間
Ｔ２が大きくなってくるため、出力端子Ｃ１およびＣ２
に発生するクロック信号により制御される回路が誤動作
を起こす等の問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、発生する槽数の周期信号の互いにオーバラッ
プするｇ＃問を低減することができる周期信号発生回路
を得ることを目的とする。
たもので、発生する槽数の周期信号の互いにオーバラッ
プするｇ＃問を低減することができる周期信号発生回路
を得ることを目的とする。
Ｅ問題点を解決するための手段］
この発明に係る周期信号発生回路は、第１の論理積ゲー
ト回路の出力信号を反転させて第２の論理積ゲート回路
に入力する反転回路および第２の論理積ゲート回路の出
力信号を反転させて第１の論理積ゲート回路に入力する
反転回路の論理しきい随を低くまたは高く設定すること
により、互いに、一方の論理積ゲート回路の出力信号の
反転による他方の論理積ゲート回路の出力信号の反転時
期を遅らせたものである。
ト回路の出力信号を反転させて第２の論理積ゲート回路
に入力する反転回路および第２の論理積ゲート回路の出
力信号を反転させて第１の論理積ゲート回路に入力する
反転回路の論理しきい随を低くまたは高く設定すること
により、互いに、一方の論理積ゲート回路の出力信号の
反転による他方の論理積ゲート回路の出力信号の反転時
期を遅らせたものである。
［作用］
この発明に係る周期信号発生回路においては、反転回路
の論理しきい値を低くまたは高く設定することによって
、互いに、一方の論理積ゲート口路の出力信号の反転に
よる他方の論理積ゲート回路の反転時期を遅らせている
ので、互いの出力信号がオーバラップするＷ＃間が短縮
される。
の論理しきい値を低くまたは高く設定することによって
、互いに、一方の論理積ゲート口路の出力信号の反転に
よる他方の論理積ゲート回路の反転時期を遅らせている
ので、互いの出力信号がオーバラップするＷ＃間が短縮
される。
［実施例］
以下、この発明の一実施例を図面を用いて説明する。
第１図はこの発明によるりｑツク信号発生回路であり、
りＯツク信号線ＣＬＫに入力される１つのりＯツク信号
から出力端子Ｃ１およびＣ２に２つのクロック信号を発
生するものである。このりＯツク信号発生回路は、主と
して第１の論理積ゲート回路１．第２の論理積ゲート回
路２、第１のインバータ３、第２のインバータ４、およ
び第３のインバータ５から構成されている。第１の論理
積ゲート回路１および第２の論理積ゲート回路２は第３
図の従来の回路と全く同様に構成されている。
りＯツク信号線ＣＬＫに入力される１つのりＯツク信号
から出力端子Ｃ１およびＣ２に２つのクロック信号を発
生するものである。このりＯツク信号発生回路は、主と
して第１の論理積ゲート回路１．第２の論理積ゲート回
路２、第１のインバータ３、第２のインバータ４、およ
び第３のインバータ５から構成されている。第１の論理
積ゲート回路１および第２の論理積ゲート回路２は第３
図の従来の回路と全く同様に構成されている。
すなわち、第１の論理積ゲート回路１は２つのＮＡＮＤ
回路１１．１２と４つのインバータ１３゜１４．５．２
５と２つのトランジスタ１７．１８とで構成されており
、また、第２の論理積ゲート回路２は２つのＮＡＮＤ回
路２１．２２と４つのインバータ２３．２４．２５．２
８と２つのトランジスタ２７．２８とで構成されている
。
回路１１．１２と４つのインバータ１３゜１４．５．２
５と２つのトランジスタ１７．１８とで構成されており
、また、第２の論理積ゲート回路２は２つのＮＡＮＤ回
路２１．２２と４つのインバータ２３．２４．２５．２
８と２つのトランジスタ２７．２８とで構成されている
。
第１の論理積ゲート回路１については、入力端子ａ１お
よび入力端子ｂ１の両方がｒＨＪレベルとなったときの
み出力端子Ｃ１がｒＨＪレベルとなり、それ以外の場合
には出力端子Ｃ１はｒＬＪレベルとなる。同様に、第２
の論理積ゲート回路２については、入力端子ａ２および
入力端子ｂ２の両方がｒＨＪレベルとなったときのみ出
力端子Ｃ２がｒＨＪレベルとなり、それ以外の場合には
出力端子Ｃ２は「Ｌ」レベルとなる。
よび入力端子ｂ１の両方がｒＨＪレベルとなったときの
み出力端子Ｃ１がｒＨＪレベルとなり、それ以外の場合
には出力端子Ｃ１はｒＬＪレベルとなる。同様に、第２
の論理積ゲート回路２については、入力端子ａ２および
入力端子ｂ２の両方がｒＨＪレベルとなったときのみ出
力端子Ｃ２がｒＨＪレベルとなり、それ以外の場合には
出力端子Ｃ２は「Ｌ」レベルとなる。
第１の論理積ゲート回路１の出力端子Ｃ１は第１のイン
バータ３を介して第２の論理積ゲート回路２の一方の入
力端子ｂ２に接続されている。また、第２の論理積ゲー
ト回路２の出力端子Ｃ２は第２のインバータ４を介して
第１の論理稙ゲート回路１の一方の入力端子ｂ１に接続
されている。
バータ３を介して第２の論理積ゲート回路２の一方の入
力端子ｂ２に接続されている。また、第２の論理積ゲー
ト回路２の出力端子Ｃ２は第２のインバータ４を介して
第１の論理稙ゲート回路１の一方の入力端子ｂ１に接続
されている。
これらのインバータ３および４は、たとえばそのインバ
ータ回路を構成するｎチャネル形トランジスタのチャネ
ル幅を大きく、またｐチャネル形トランジスタのチャネ
ル幅を小さくすることによって論理しきい値が低く設定
されたものである。たとえばこの論理しきい値は、電源
電圧をＶｃｃとすると、０．３Ｖｃｃに設定されている
。
ータ回路を構成するｎチャネル形トランジスタのチャネ
ル幅を大きく、またｐチャネル形トランジスタのチャネ
ル幅を小さくすることによって論理しきい値が低く設定
されたものである。たとえばこの論理しきい値は、電源
電圧をＶｃｃとすると、０．３Ｖｃｃに設定されている
。
第１の論理積ゲート回路１の他方の入力端子ａ１にはイ
ンバータ６１．６２を介してクロック信号１１０ＬＫが
接続され、第２の論理積ゲート回路２の他方の入力端子
ａ２には第３のインバータ５およびインバータ６１．６
２を介してクロック信号１ＩＣＬＫが接続されている。
ンバータ６１．６２を介してクロック信号１１０ＬＫが
接続され、第２の論理積ゲート回路２の他方の入力端子
ａ２には第３のインバータ５およびインバータ６１．６
２を介してクロック信号１ＩＣＬＫが接続されている。
第２図に示すように、クロック信号線ＣＬＫに、１゛Ｈ
」レベルとｒＬＪレベルが同時間ずつ交互に繰返される
クロック信号な入力すると、第１の論理積ゲート回路１
の出力端子Ｃ１にはクロック信号の少しなまった波形の
信号が現われ、第２の論理積ゲート回路２の出力端子Ｃ
２にはクロック信号を反転した波形の少しなまった信号
が現われる。
」レベルとｒＬＪレベルが同時間ずつ交互に繰返される
クロック信号な入力すると、第１の論理積ゲート回路１
の出力端子Ｃ１にはクロック信号の少しなまった波形の
信号が現われ、第２の論理積ゲート回路２の出力端子Ｃ
２にはクロック信号を反転した波形の少しなまった信号
が現われる。
これらの信号の発生の原理は従来例と同様であるが、イ
ンバータ３の論理しきい値３ａが低いので、インバータ
３が出力端子Ｃ１の信号の低いレベルにおいて反転し、
このため、出力端子Ｃ２の信号のｒＬＪレベルからｒＨ
Ｊレベルへの反転が遅延し、３ｂにおいて反転する。ま
た、インバータ４の論理しきい値４ａが低いので、イン
バータ４が出力端子Ｃ２の信号の低いレベルにおいて反
転し、このため、出力端子Ｃ１の信号のＩ’ Ｌ Ｊレ
ベルから１°Ｈ」レベルへの反転が遅延し、４ｂにおい
て反転する。
ンバータ３の論理しきい値３ａが低いので、インバータ
３が出力端子Ｃ１の信号の低いレベルにおいて反転し、
このため、出力端子Ｃ２の信号のｒＬＪレベルからｒＨ
Ｊレベルへの反転が遅延し、３ｂにおいて反転する。ま
た、インバータ４の論理しきい値４ａが低いので、イン
バータ４が出力端子Ｃ２の信号の低いレベルにおいて反
転し、このため、出力端子Ｃ１の信号のＩ’ Ｌ Ｊレ
ベルから１°Ｈ」レベルへの反転が遅延し、４ｂにおい
て反転する。
このようにインバータ３および４の論理しきい値を低く
設定して出力端子Ｃ１の信号および出力端子Ｃ２の信号
のｒＬＪレベルからｒＨＪレベルへの反転を遅らせるこ
とによって、両信号の０レベルでない部分がオーバラッ
プする時間Ｔ１を短縮することができ、互いにオーバラ
ップする時間が短い理想的なりロック信号を発生させる
ことができる。
設定して出力端子Ｃ１の信号および出力端子Ｃ２の信号
のｒＬＪレベルからｒＨＪレベルへの反転を遅らせるこ
とによって、両信号の０レベルでない部分がオーバラッ
プする時間Ｔ１を短縮することができ、互いにオーバラ
ップする時間が短い理想的なりロック信号を発生させる
ことができる。
なお、上記実施例においては、インバータ３゜４を構成
するトランジスタのチャネル幅を変えることでインバー
タ３．４の論理しきい値を低く設定しているが、チャネ
ル長を変える等、他の方法によって論理しきい値を低く
設定してもよい。
するトランジスタのチャネル幅を変えることでインバー
タ３．４の論理しきい値を低く設定しているが、チャネ
ル長を変える等、他の方法によって論理しきい値を低く
設定してもよい。
また、上記実施例においては、１つのクロック信号から
２つのクロック信号を発生する回路について示したが、
論理積ゲート回路を３つ以上設け、インバータを４つ以
上設けて、３つ以上のクロック信号を発生する回路とし
てもよい。
２つのクロック信号を発生する回路について示したが、
論理積ゲート回路を３つ以上設け、インバータを４つ以
上設けて、３つ以上のクロック信号を発生する回路とし
てもよい。
さらに、この発明は、りロック信号を発生する場合に限
らず、り０ツク信号以外の周期信号を発生ずる場合にも
適用される。
らず、り０ツク信号以外の周期信号を発生ずる場合にも
適用される。
し発明の効果］
以上のようにこの発明によれば、反転回路の論理しきい
値を変えることによって出力信号が互いにオーバラップ
する時間が短縮されるので、発生する周期信号で制御さ
れる回路の誤動作が低減される。
値を変えることによって出力信号が互いにオーバラップ
する時間が短縮されるので、発生する周期信号で制御さ
れる回路の誤動作が低減される。
第１図はこの発明の一実施例の回路図、第２図は同実施
例の入力信号および出力信号の波形図、第３図は従来の
りロック信号発生回路の回路図、第４図は従来のりロッ
ク信号発生回路の入力信号および出力信号の波形図であ
る。 図において、１は第１の論理積ゲート回路、２は第２の
論理積ゲート回路、３は第１のインバータ、４は第２の
インバータ、５は第３のインバータ、ＣＬＫはりＯｏラ
ック号線、ｃｌ、ｃ２は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
例の入力信号および出力信号の波形図、第３図は従来の
りロック信号発生回路の回路図、第４図は従来のりロッ
ク信号発生回路の入力信号および出力信号の波形図であ
る。 図において、１は第１の論理積ゲート回路、２は第２の
論理積ゲート回路、３は第１のインバータ、４は第２の
インバータ、５は第３のインバータ、ＣＬＫはりＯｏラ
ック号線、ｃｌ、ｃ２は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）第１の論理積ゲート回路、第２の論理積ゲート回
路、第１の反転回路、第２の反転回路、および第３の反
転回路を少なくとも有し、前記第１の論理積ゲート回路
には前記第２の論理積ゲート回路の出力信号が前記第２
の反転回路を介して入力されるとともに周期信号が入力
され、また前記第２の論理積ゲート回路には前記第１の
論理積ゲート回路の出力信号が前記第１の反転回路を介
して入力されるとともに前記周期信号が前記第３の反転
回路を介して入力され、互いに一方の論理積ゲート回路
の出力信号の反転により他方の論理積ゲート回路の出力
信号を反転させることによって、前記第１の論理積ゲー
ト回路および前記第２の論理積ゲート回路から互いに反
転した周期信号が出力される周期信号発生回路において
、 前記第１の反転回路および第２の反転回路の論理しきい
値を低くまたは高く設定することによつて、互いに一方
の論理積ゲート回路の出力信号の反転による他方の論理
積ゲート回路の出力信号の反転時期を遅らせたことを特
徴とする周期信号発生回路。 - （２）前記第１の論理積ゲート回路および第２の論理積
ゲート回路は、互いに一方の論理積ゲート回路の出力信
号が高レベルから低レベルに変化することによつて他方
の論理積ゲート回路の出力信号が低レベルから高レベル
に変化するものであり、前記第１の反転回路および第２
の反転回路の論理しきい値は低く設定されていることを
特徴とする特許請求の範囲第１項記載の周期信号発生回
路。 - （３）前記第１の反転回路および第２の反転回路の論理
しきい値は、電源電圧をＶ＿ｃ＿ｃとすると、０．３Ｖ
＿ｃ＿ｃに設定されていることを特徴とする特許請求の
範囲第１項または第２項記載の周期信号発生回路。 - （４）前記周期信号はクロック信号であることを特徴と
する特許請求の範囲第１項ないし第３項のいずれかに記
載の周期信号発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284647A JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
| US07/125,470 US4827157A (en) | 1986-11-28 | 1987-11-27 | Periodic signal generator circuit |
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| JP61284647A JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
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