JP2994272B2 - 多相クロック発生回路 - Google Patents

多相クロック発生回路

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    • H03K5/1515Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は多相クロック発生回
路に関し、特にPLL(位相同期ループ)を内蔵して同
期した複数のクロックを出力するクロック発生回路に関
する。

【0002】

【従来の技術】従来、PLLを使用し外部クロックを逓
倍して多相の内部クロックを生成する場合、その回路
は、図5(A)で示すブロック図で構成されていた。こ
の回路は、4逓倍のPLL回路1Aと、1/2の分周回
路2Aと、ディレイ回路7,8と、AND回路11,1
2と、インバータ13とを有し、2相の内部クロックC
1,C2を生成する回路を示している。図6は図5の動
作を示すタイミングチャートである。外部クロックCL
はPLL回路1Aで4倍に逓倍されCBA信号が生成さ
れる。内部クロックC1は、立下りが分周回路2Aの出
力信号CBAの立下りに同期して生成され、立下りは内
部クロックC2の立下りからディレイ回路7でTD1A
時間遅らせた信号C7の立下りに同期して生成される。
同様に、内部クロックC2は、立下りは分周回路2Aの
出力信号CBAの立上りに同期して生成され、立上りは
内部クロックC1の立下りからディレイ回路8でTD1
A時間遅らせた信号C8の立下りに同期して生成され
る。

【0003】一般に、2相以上の内部クロックを使用す
る場合、それぞれのクロックのハイ基幹の重なりが無い
クロックを生成することが必要な為、図5(A)の回路
ではディレイ回路7,8を使用し、クロックC1,C2
の立上りを遅らせることにより実現していた。図5
(B)及び(C)は、ディレイ回路7,8の詳細な回路
図の一例で、図5(B)は抵抗R1とコンデンサC1と
からなる回路で、図5(C)はインバータ17,18と
コンデンサC2とからなる回路である。

【0004】

【発明が解決しようとする課題】上述した従来のディレ
イ回路を用いた回路の場合、抵抗値,コンデンサの容
量,およびインバータを構成するトランジスタの相互コ
ンダクタンスが、半導体装置の製造時のばらつきによっ
て変動し、また抵抗値,トランジスタの相互コンダクタ
ンスは半導体装置使用時の温度によって、トランジスタ
の相互コンダクタンスは半導体装置使用時の電源電圧に
よって変動する。これら変動を総計するとディレイ値は
50%以上も変動する場合が生じる。これら変動によっ
て、内部クロックC1,C2のデューティのばらつきが
大きくなり、半導体装置の動作条件を広範囲に設定でき
なくなるという問題点がある。

【0005】本発明の目的は、内部クロックのデューテ
ィのばらつきを小さくした多相クロック発生回路を提供
することにある。

【0006】

【課題を解決するための手段】本発明の多相クロック発
生回路の構成は、半導体基板上に、外部クロックに従っ
て所定発振信号を出力する発振回路と、この発振回路の
出力に従って内部クロックを生成するクロック生成回路
と、前記発振回路の出力に同期して前記内部クロックの
デューティを制御し互に同期しかつ位相がずれた複数の
クロックを出力する制御回路とを有し、前記制御回路
が、前記発振信号によりラッチされ前記複数の出力信号
によりそれぞれリセットされる複数のラッチ回路と、こ
れらラッチ回路の出力と前記内部クロックとの論理出力
をとり前記複数の出力信号を得るゲート回路とからなる
ことを特徴とする。

【0007】また本発明において、ラッチ回路が、それ
ぞれ初段のラッチ回路の出力信号を順次シフトする複数
段のラッチ回路からなり、これら複数段のラッチ回路の
1つを設定レジスタの設定値によりそれぞれ選択する複
数のセレクタ回路を有し、ゲート回路がこれらセレクタ
回路の出力と内部クロックとの論理出力をとることによ
り、前記設定レジスタが前記内部クロックのデューティ
を可変できるようにすることができる。

【0008】なお発振回路は、外部クロックに従って発
振する位相同期発振回路からなることもできる。

【0009】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図1は本発明の第1の実施の
形態の2相クロック発生回路のブロック図、図2はその
動作を示すタイミングチャートである。PLL回路1は
外部クロックCLを8逓倍する回路、分周回路2はPL
L回路の出力信号CAを4分周する回路、ラッチ回路3
は内部クロックC2の反転信号をPLL回路1の出力信
号CAの立下りでラッチし、内部クロックC2で反転信
号をPLL回路1の出力信号CAの立下りでラッチし、
内部クロックC2でリセットする回路、ラッチ回路4は
内部クロックC1の反転信号をPLL回路1の出力信号
CAの立下りでラッチし、内部クロックC1でリセット
する回路である。なお、インバータ14,15は各リセ
ット信号を反転している。

【0010】次に、図2を参照してこの回路の動作を説
明する。外部クロックCLは、PLL回路1で8逓倍,
分周回路2で4分周され、分周回路2の出力信号CBが
生成される。分周回路2の出力信号CBはPLL回路1
の出力信号CAの立上りに同期している。内部クロック
C1は、立下りが分周回路2の出力信号CBの立下りに
同期して生成され、その立下りはラッチ回路3の出力信
号C3の立上りに同期して生成される。同様に、内部ク
ロックC2は、立下りが分周回路2の出力信号CBの立
上りに同期して生成され、その立上りはラッチ回路4の
出力信号C4の立上りに同期して生成される。

【0011】次に、本実施形態の効果について説明す
る。内部クロックC1とC2の立上りは、PLL回路1
の出力信号CAの立下りに同期し、内部クロックC1,
C2の立下りはPLL回路1の出力信号CAの立上りに
同期している。この為、内部クロックC1,C2のハイ
レベル期間の間隔TD1は、PLL回路1の出力信号C
Aのハイレベル期間となる。

【0012】PLL回路1の出力信号は、半導体装置の
製造時のばらつきや、半導体装置使用時の温度や、半導
体装置使用時の電源電圧による変動が10%以下のた
め、これらの変動による内部クロックC1,C2のデュ
ーティのばらつきも10%以下に抑えることが出来る。

【0013】図3は本発明の第2の実施形態に係る半導
体装置のブロック図、図4はその動作を示すタイミング
チャートである。本実施形態は、第1の実施形態の回路
にラッチ回路3の出力信号をPLL回路の出力信号をP
LL回路1の出力信号CAの立下りでラッチるラッチ回
路32と、ラッチ回路3,31,32の出力を選択す
る、クンロックC2の反転信号およびセレクタ回路33
と、内部クロックC1のデューティを設定するレジスタ
5と、ラッチ回路4の出力信号をPLL回路の出力信号
CAの立上りでラッチするラッチ回路41と、このラッ
チ回路41の出力信号をPLL回路の出力信号CAの立
下りでラッチするラッチ回路42と、クロックC2の反
転信号およびラッチ回路4,41,42の出力を選択す
るセレクタ回路43と、内部クロックC2のクロックC
2のデユーティを設定するレジスタ6とを追加した回路
で構成されている。

【0014】次に、図4を参照してこの回路の動作を説
明する。レジスタ5の設定信号R50,R51は便宜上
固定として説明する。図4では、レシスタ5の設定によ
り、セレクタ回路の出力信号C30はラッチ回路3お出
旅が選択されたものとしている。この時、内部クロック
C1は第の実施の形態と同じ信号波形となる。次に、レ
ジスタ6の設定を変えることによって内部クロックC2
がどの様な信号波形に設定されるかを説明する。内部ク
ロックC2の信号波形C2−Aは、セレクタ回路43の
出力信号C40に、内部クロックC1の反転信号が選択
された場合、内部クロックC2の信号波形C2−Bは、
セレクタ回路43の出力信号C40に、ラッチ回路4の
出力信号が選択された場合、内部クロックC2の信号波
形C2−Cはセレクタ回路43の出力信号C40に、ラ
ッチ回路41の出力信号が選択された場合、内部ロック
C2の信号波形C2−Dは、セレクタ回路43の出力信
号C40に、ラッチ回路42の出力信号が選択された場
合を示している。

【0015】いずれの場合も、内部クロックC2は、そ
の立下りが分周回路2の出力信号CBの立上りに同期し
て生成され、その立上りはPLL回路1の出力信号CA
の立上りや立下りに同期して生成される。

【0016】この第2の実施の形態の効果において、内
部クロックC1,C2のハイレベル期間の間隔TD1
は、PLL回路1の出力信号CAのハイレベル期間とな
る。また、TD2は、1周期の期間,TD3は、1周期
とハイレベルとを合わせた期間となり、第1の実施の形
態と同様な効果がある。これに加えて、レジスタの設定
により内部クロックC1やC2の立上りタイミングを制
御することが出来るため、内部クロックのデューティを
レジスタの変更で可変して設定できる。

【0017】

【発明の効果】以上説明したように本発明によれば、広
範囲の動作条件でも変動の少ないPLL回路の出力信号
に同期させて、内部クロック信号を生成しているので、
内部クロックのデューティのばらつきを低減することが
でき、半導体装置の動作条件を広範囲に設定することが
できる。

【0018】また、内部クロックのデューティを設定す
ることの出来るレジスタを有するため、内部クロックの
デューティを変更でき、これにより、半導体装置の動作
条件に合わせた最適な内部ロックのデューティを選択す
ることが出来る。

【図面の簡単な説明】

【図1】本発明の半導体装置の第1の実施の形態を示す
ブロック図である。

【図2】図1の実施形態の動作を示すタイミングチャー
トである。

【図3】本発明の半導体装置の第2の実施の形態を示す
ブロック図である。

【図4】図3の実施形態の動作を示すタイミングチャー
トである。

【図5】従来例の半導体装置を示すブロック図およびそ
のディレイ回路の詳細を示す回路図である。

【図6】図5の動作を示すタイミングチャートである。

【符号の説明】

1,1A PLL回路 2,2A 分周回路 3,4,31,41,32,42 ラッチ回路 33,43 セレクタ回路 7,8 ディレイ回路 11,12 AND回路 13〜15,17,18 インバータ CL 外部クロック C1,C2 内部クロック CA,CAA PLL回路出力信号 CB,CBA 分周回路出力信号 C3,C4 ラッチ回路出力信号 C30,C40 セレクタ回路出力信号 C7,C8 ディレイ回路出力信号 R50,R51,R60,R61 レジスタの設定信

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に、外部クロックに従って
    所定発振信号を出力する発振回路と、この発振回路の出
    力に従って内部クロックを生成するクロック生成回路
    と、前記発振回路の出力に同期して前記内部クロックの
    デューティを制御し互に同期しかつ位相がずれた複数の
    クロックを出力する制御回路とを有し、前記制御回路
    が、前記発振信号によりラッチされ前記複数の出力信号
    によりそれぞれリセットされる複数のラッチ回路と、こ
    れらラッチ回路の出力と内部クロックとの論理出力をと
    り前記複数の出力信号を得るゲート回路とからなること
    を特徴とする多相クロック発生回路。
  2. 【請求項2】 ラッチ回路が、それぞれ初段のラッチ回
    路の出力信号を順次シフトする複数段のラッチ回路から
    なり、これら複数段のラッチ回路の1つを設定レジスタ
    の設定値によりそれぞれ選択する複数のセレクタ回路を
    有し、ゲート回路がこれらセレクタ回路の出力と内部ク
    ロックとの論理出力をとることにより、前記設定レジス
    タが前記内部クロックのデューティを可変できるように
    した請求項記載の多相クロック発生回路。
  3. 【請求項3】 発振回路が、外部クロックに従って発振
    する位相同期発信回路からなる請求項1又は2記載の多
    相クロック発生回路。
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