DE3740362A1 - Schaltung zur periodischen signalerzeugung - Google Patents

Description

Die Erfindung betrifft eine Schaltung zur periodischen Signal­ erzeugung zum Erzeugen einer Mehrzahl periodischer Signale aus einem einzelnen periodischen Signal.

In Fig. 1 ist ein Blockschaltbild eines Schieberegisters ge­ zeigt, das einen Zwei-Phasen-Taktimpuls von einer Schaltung zur periodischen Signalerzeugung erhält.

Ein in Fig. 1 gezeigtes Schieberegister 35 weist in Serie ge­ schaltete Kippschaltungen 31 bis 34 auf. Jede der Kippschaltungen 31 bis 34 nimmt die an einen Eingang D angelegten Signale an und gibt ein Signal mit einem "H"-Pegel an einem Aus­ gang Q aus, wenn ein an einem Takteingang C eingegebener Takt­ impuls auf dem "H"-Pegel ist, wogegen er das am Eingang D ange­ nommene Signal hält, wenn das Taktsignal auf einem unteren Pegel "L" ist. Die Kippschaltungen 31 bis 34 weisen ein D- Flip-Flop auf.

Das in Fig. 1 gezeigte Schieberegister 35 überträgt sequentiell das Signal In durch ein sogenanntes nicht überlapptes Zwei- Phasen-Taktsignal, in dem die Taktsignale C 1 und C 2 abwechselnd den "H"-Pegel annehmen, zu den Kippschaltungen 31, 32, 33 und 34. Zu dem Zeitpunkt, wenn die Taktsignale C 1 und C 2 gleichzeitig den "H"-Pegel annehmen, geht das Signal In so schnell durch die vier Kippschaltungen 31 bis 34, daß eine Fehl­ funktion auftritt. Zum Vermeiden einer derartigen Fehlfunktion dürfen die Taktsignale C 1 und C 2 nicht überlappt sein. Es folgt jetzt die genaue Beschreibung einer Schaltung zur periodischen Signalerzeugung zum Erzeugen eines nicht überlappten Zwei-Phasen- Taktsignales.

Fig. 2 zeigt eine in einem integrierten Schaltkreis einer Halb­ leitervorrichtung verwendete Taktsignalerzeugungsschaltung.

Die Taktsignalerzeugungsschaltung, die eine Mehrzahl von Taktsignalen aus einem einzelnen Taktsignal erzeugt, weist haupt­ sächlich eine erste Schaltung mit einem UND-Tor 1, eine zweite Schaltung mit einem UND-Tor 2, einen ersten Inverter 30, einen zweiten Inverter 40 und einen dritten Inverter 5 auf.

Die erste Schaltung mit einem UND-Tor 1 weist zwei UND-NICHT- (NAND)-Schaltungen 11 und 12, vier Inverter 13, 14, 5 und 25, einen p-Kanal-Transistor 17 und einen n-Kanal-Transistor 18 auf. Die erste Schaltung mit UND-Tor 1 hat zwei Eingänge, von denen der eine ein Knoten a 1 zwischen einem Eingang des Inver­ ters 5 und einem Eingang der NAND-Schaltung 12 und der andere ein Knoten b 1 zwischen einem Eingang des Inverters 13 und dem anderen Eingang der NAND-Schaltung 12 ist. Ferner hat die erste Schaltung mit UND-Tor einen Ausgang, der an einem Knoten c 1 eines Ableitungskanales (Drain) des Transitors 17 und einem Zuleitungskanal (Source) des Transistors 18 sitzt.

In gleicher Weise weist die zweite Schaltung mit UND-Tor 2 zwei NAND-Schaltungen 21 und 22, vier Inverterschaltungen 23, 24 25 und 26, einen p-Kanal-Transistor 27 und einen n-Kanal-Tran­ sistor 28 auf. Die zweite UND-Tor-Schaltung 2 hat zwei Ein­ gänge, von denen der eine ein Knoten a 2 zwischen einem Eingang des Inverters 25 und einem Eingang der NAND-Schaltung 22 ist, und der andere ein Knoten b 2 zwischen einem Eingang des Inver­ ters 23 und dem anderen Eingang der NAND-Schaltung 22 ist. Ferner hat die zweite Schaltung mit UND-Tor einen Ausgang, der als ein Knoten c 2 zwischen einem Ableitungskanal (Drain) des Transistors 27 und einem Zuleitungskanal (Source) des Transistors 28 sitzt.

In der ersten Schaltung mit UND-Tor 1 erhält der Ausgang c 1 den "H"-Pegel nur, wenn beide Eingänge a 1 und b 1 den "H"-Pegel erhalten. Der Ausgang c 1 erhält den Pegel "L" in den übrigen Zuständen. Auf gleiche Weise erhält in der zweiten Schaltung mit UND-Tor 2 der Ausgang c 2 den Pegel "H" nur, wenn beide Ein­ gänge a 2 und b 2 den Pegel "H" erhalten. Der Ausgang c 2 erhält den Pegel "L" in den übrigen Zuständen.

Der Ausgang c 1 der ersten Schaltung mit UND-Tor 1 ist mit dem einen Eingang b 2 der zweiten Schaltung mit UND-Tor 2 durch einen ersten Inverter 30 verbunden. Ferner ist der Ausgang c 2 der zweiten Schaltung mit UND-Tor 2 mit dem einen Eingang b 1 der ersten Schaltung mit UND-Tor 1 durch einen zweiten Inverter 40 verbunden. Eine Taktsignalschaltung CLK ist mit dem anderen Ein­ gang a 1 der ersten Schaltung mit UND-Tor 1 durch Inverter 61 und 62 verbunden. Die Taktsignalschaltung CLK ist mit dem anderen Eingang a 2 der zweiten Schaltung mit UND-Tor 2 durch den dritten Inverter 5 und die Inverter 61 und 62 verbunden. Der dritte Inverter 5, der einen Teil der ersten Schaltung mit UND-Tor 1 bildet, invertiert ein Taktsignal und gibt dasselbe an dem Eingang a 2 der zweiten Schaltung mit UND-Tor 2 ein.

Im folgenden wird auf Fig. 3 Bezug genommen. Wenn ein Taktsignal, in dem die Pegel "H" und "L" jeweils abwechselnd mit der gleichen Zeitdauer wiederholt werden, über die Taktsignalleitung CLK angelegt wird, erscheint eine leicht deformierte Wellenform des Taktsignales an dem Ausgang c 1 der ersten Schaltung mit UND-Tor 1, und ein Signal einer leicht verformten Wellen­ form des invertierten Taktsignales erscheint an dem Ausgang c 2 der zweiten Schaltung mit UND-Tor 2.

Wenn das Taktsignal von dem Pegel "H" auf den Pegel "L" wechselt und ein Signal an dem Ausgang c 1 der ersten Schaltung mit UND-Tor 1 von dem Pegel "H" auf den Pegel "L" wechselt, wird die Logik des Inverters 30 bei dem logischen Schwellenwert am Punkt 31 a des Signales am Ausgang c 1 so invertiert, daß ein Signal am Ausgang c 2 der zweiten Schaltung mit UND-Tor 2 vom Pegel "L" auf den Pegel "H" an einem Punkt 31 b invertiert wird. Wenn ferner das Taktsignal von dem Pegel "L" auf den Pegel "H" wechselt und das Signal an dem Ausgang c 2 der zweiten Schaltung mit UND-Tor 2 von dem Pegel "H" auf den Pegel "L" wechselt, wird die Logik des Inverters 40 bei dem logischen Schwellen­ wert am Punkt 41 a des Signales am Ausgang c 2 so invertiert, daß das Signal am Ausgang c 1 der ersten Schaltung mit UND-Tor 1 vom Pegel "L" auf den Pegel "H" am Punkt 41 b invertiert wird. Der Schwellenwert der Inverter 30 und 40 liegt im allgemeinen bei der halben Versorgungsspannung Vcc.

Da die Signale an den Ausgängen c 2 und c 1 vom Pegel "L" auf den Pegel "H" invertiert werden, wenn beide Signale von dem Pegel "H" auf den Pegel "L" wechseln und den logischen Schwellenwert der Inverter 30 und 40 erreichen, überlappen sich die Anteile in demselben Zeitabschnitt, die nicht auf einem Pegel 0 in den Kurvenformen der beiden Signale sind, wie in Fig. 3 gezeigt ist. In Fig. 3 ist durch T 2 der Zeitabschnitt darge­ stellt, in dem die Teile der an den Ausgängen c 1 und c 2 erschei­ nenden Signale, die nicht auf dem Pegel 0 sind, sich gegenseitig überlappen.

Wenn die Zeitbereiche T 1 und T 2 länger werden, arbeitet das in Fig. 1 gezeigte Schieberegister 35 fehlerhaft. Zum Vermeiden dieser Fehlfunktion muß eine Schaltung zur periodischen Signalerzeugung so entwickelt werden, daß die Zeitperioden T 1 und T 2 so kurz wie möglich gehalten sind. Wenn jedoch die Ent­ fernung zwischen der Schaltung zur periodischen Signalerzeugung, wie sie in Fig. 2 gezeigt ist, und dem Schieberegister 35, wie es in Fig. 1 gezeigt ist, vergrößert wird, ist eine lange ge­ genseitige Verbindung erforderlich, was bedeutet, daß eine große kapazitive Ladung an den Ausgang der Schaltung zur periodischen Signalerzeugung angeschlossen wird. Daher wird, auch wenn die Zeitabschnitte T 1 und T 2, bei denen die Teile, die nicht auf dem 0-Pegel sind und sich gegenseitig überlappen, kürzer sind, die Verformung der Kurvenform groß sein, wenn die Kapazität der gegenseitigen Verbindung vergrößert wird, so daß der Zeit­ bereich T 2 größer sein muß.

Es ist daher wünschenswert, daß das Ansteigen und das Abfallen der an die Ausgänge c 1 und c 2 der Schaltung zur periodischen Signalerzeugung ausgegebenen Signale so steil wie möglich sein sollten, so daß die Zeitabschnitte T 1 und T 2, wenn die Teile, die nicht auf dem 0-Pegel sind, sich gegenseitig überlappen, sich nicht in Abhängigkeit von der Änderung der Ladung ändern.

Aufgabe der Erfindung ist es daher, eine Schaltung zur perio­ dischen Signalerzeugung zur Verfügung zu stellen, die den zeit­ weiligen Zustand einer externen Schaltung, die ein Taktsignal mit wenigstens zwei Phasen benötigt, verbessert. Gemäß einer Weiterbildung soll die Schaltung die Abgrenzung einer komple­ mentär ausgegebenen Kurve eines Taktsignales mit wenigstens zwei Phasen verbessern. Gemäß einer Weiterbildung sollen die Ladungskennlinie und der Schaltungsaufbau nicht verändert werden.

Diese Aufgabe wird durch eine Schaltung zur periodischen Signal­ erzeugung gelöst, in der die logischen Schwellenwerte einer Inverterschaltung zum Invertieren eines Ausgangssignales einer ersten logischen Torschaltung und zum Eingeben derselben in eine zweite logische Torschaltung und einer Inverterschaltung zum Invertieren eines Ausgangssignales der zweiten logischen Torschaltung und zum Eingeben desselben in die erste logische Torschaltung so herabgesetzt werden, daß die Zeit verzögert wird, in der ein Ausgangssignal von der einen der logischen Torschaltungen durch Invertieren eines Ausgangssignales der anderen logischen Torschaltung invertiert wird.

Da die logischen Schwellenwerte der Inverterschaltungen herabgesetzt werden, wird in der erfindungsgemäßen Schaltung zur periodischen Signalerzeugung die Zeit, in der ein Ausgangs­ signal einer der logischen Torschaltungen durch ein Ausgangs­ signal von der anderen logischen Torschaltung invertiert wird, so verzögert, daß der Zeitbereich, in dem die Ausgangssignale sich gegenseitig überlappen, verkleinert wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockschaltbild eines Schieberegisters, das durch ein Zwei-Phasen-Taktsignal getrieben wird;

Fig. 2 ein Schaltbild einer Taktsignalerzeugungsschaltung;

Fig. 3 Kurven eines Eingangssignales und eines Ausgangs­ signales der Taktsignalerzeugungsschaltung;

Fig. 4 ein Schaltbild eines erfindungsgemäßen Ausführungs­ beispieles;

Fig. 5 Kurven eines Eingangssignales und eines Ausgangs­ signales des erfindungsgemäßen Ausführungsbei­ spieles;

Fig. 6 ein Bild, das ein Beispiel zeigt, in dem eine in Fig. 4 gezeigte Inverterschaltung in einer inte­ grierten Schaltung verwirklicht ist; und

Fig. 7 eine Kennlinie, die die Beziehung zwischen einer Schwellenspannung und X in der in Fig. 6 gezeigten integrierten Schaltung zeigt.

Unter Bezugnahme auf die Fig. 4 und 5 erfolgt die Beschreibung eines erfindungsgemäßen Ausführungsbeispieles.

Fig. 4 zeigt eine erfindungsgemäße Taktsignalerzeugungsschaltung, die zwei Taktsignale an Ausgängen c 1 und c 2 von einem über eine Taktsignalleitung CLK eingegebenen Taktsignal vor­ sieht. Die Taktsignalerzeugungsschaltung weist im wesentlichen eine erste Schaltung mit UND-Tor 1, eine zweite Schaltung mit UND-Tor 2, einen ersten Inverter 3, einen zweiten Inverter 4 und einen dritten Inverter 5 auf. Die erste Schaltung mit UND-Tor 1 und die zweite Schaltung mit UND-Tor 2 haben denselben Aufbau wie die in Fig. 2 gezeigte Schaltung.

Insbesondere weist die erste Schaltung mit UND-Tor 1 zwei NAND- Schaltungen 11 und 12, vier Inverter 13, 14, 5 und 25 und zwei Transistoren 17 und 18 auf. Ferner weist die zweite Schaltung mit UND-Tor 2 zwei NAND-Schaltungen 21 und 22, vier Inverter 23, 24, 25 und 26 und zwei Transistoren 27 und 28 auf.

In der ersten Schaltung mit UND-Tor 1 geht ein Ausgang c 1 nur dann auf einen Pegel "H", wenn an beiden Eingängen a 1 und b 1 der Pegel "H" anliegt, und der Ausgang c 1 geht in den verbleibenden Fällen auf den Pegel "L". Auf gleiche Weise erhält in der zweiten Schaltung mit UND-Tor 2 ein Ausgang c 2 den Pegel "H" nur, wenn beide Eingangssignale a 2 und b 2 auf den Pegel "H" gehen, und der Ausgang c 2 erhält den Pegel "L" in den übrigen Fällen.

Der Ausgang c 1 der ersten Schaltung mit UND-Tor 1 ist mit einem Eingang b 2 der zweiten Schaltung mit UND-Tor 2 durch einen ersten Inverter 3 verbunden. Ferner ist der Ausgang c 2 der zweiten Schaltung mit UND-Tor 2 mit einem Eingang b 1 der ersten Schaltung mit UND-Tor 1 durch den zweiten Inverter 4 verbunden. Die Inverter 3 und 4 haben logische Schwellenwerte, die durch Ver­ größern ihrer Kanalbreite von z. B. n-Kanal-Transistoren, die die Inverterschaltungen bilden, und durch Verkleinern der Kanal­ breite eines p-Kanal-Transistors herabgesetzt werden. Wird bei­ spielsweise eine Versorgungsspannung Vcc angenommen, so werden die logischen Schwellenspannungswerte bei 0,3 Vcc festgesetzt.

Die Taktsignalleitung CLK wird mit dem anderen Eingang a 1 der ersten Schaltung mit UND-Tor 1 durch Inverter 61 und 62 verbun­ den. Die Taktsignalleitung CLK wird mit dem anderen Eingang a 2 der zweiten Schaltung mit UND-Tor 2 durch den dritten Inver­ tor 5 und die Inverter 61 und 62 verbunden.

Im folgenden wird auf Fig. 5 Bezug genommen. Wenn ein Taktsignal, bei dem die Pegel "H" und "L" mit gleicher Zeitdauer ab­ wechselnd wiederholt werden, über die Taktsignalleitung CLK eingegeben wird, erscheint ein Signal mit einer leicht verformten Kurvenform des Taktsignales am Ausgang c 1 der ersten Schaltung mit UND-Tor 1, und ein Signal von leicht verformter Kurvenform des invertierten Taktsignales erscheint an dem Ausgang c 2 der zweiten Schaltung mit UND-Tor 2. Die Signale werden nach demselben Prinzip wie in dem vorherigen Beispiel erzeugt. Da jedoch ein logischer Schwellenwert 3 a des Inverters 3 niedrig ist, wird das Signal des Inverters 3 bei einem niedrigen Pe­ gel des Signales am Ausgang c 1 invertiert. Daraus ergibt sich, daß die Inversion des "L"-Pegels zum "H"-Pegel des Signales an dem Ausgang c 2 so verzögert wird, daß das Signal am Punkt 3 b invertiert wird. Da weiterhin ein logischer Schwellenwert 4 a des Inverters 4 niedrig ist, wird das Signal des Inverters 4 bei einem niedrigen Pegel des Signales am Ausgang c 2 inver­ tiert. Daraus ergibt sich, daß die Inversion des Pegels "L" auf den Pegel "H" des Signales am Ausgang c 1 so verzögert wird, daß das Signal an einem Punkt 4 b invertiert wird.

Da somit die logischen Schwellenwerte der Inverter 3 und 4 so heruntergesetzt sind, daß das Umkehren von dem Pegel "L" auf den Pegel "H" der Signale in den Ausgängen c 1 und c 2 verzögert wird, kann die Zeitspanne T 1, in der die Anteile, die nicht auf dem 0-Pegel der sich gegenseitig überlappenden Signale sind, verringert werden, wodurch ein ideales Taktsignal mit einer kurzen Zeitspanne von sich überlappenden Bereichen erzeugt werden kann.

Obwohl in dem oben beschriebenen Ausführungsbeispiel die logi­ schen Schwellenwerte der Inverter 3 und 4 durch Ändern der Kanalbreite der die Inverter 3 und 4 bildenden Transistoren herabgesetzt sind, können die logischen Schwellenwerte auch auf andere Weise herabgesetzt werden. Zum Beispiel kann die Kanallänge verändert werden.

Es folgt die Beschreibung eines Verfahrens zum Verändern der Kanal­ breite oder Kanallänge der die Inverter 3 und 4 bildenden Tran­ sistoren, so daß die Schwellenwerte herabgesetzt werden.

Das in Fig. 6 gezeigte Bild gibt ein Beispiel, in dem die in Fig. 4 gezeigte Inverterschaltung in einem integrierten Schalt­ kreis verwirklicht ist. Die in Fig. 7 gezeigte Kurvencharakteristik gibt die Beziehung zwischen der Schwellenspannung und X in der in Fig. 6 gezeigten integrierten Schaltung wieder.

In Fig. 6 sind Anschlüsse aus Aluminium 51, 52 und 53 auf einem Halbleitersubstrat ausgebildet. Der Aluminiumanschluß 51 ist an eine Versorgungsquelle angeschlossen, der Aluminiumanschluß 53 ist an Masse angeschlossen, und der Aluminiumanschluß 52 dient als eine Ausgangssignalleitung. Ein Polysiliziumanschluß 54 ist zwischen den Anschlüssen aus Aluminium 51 und 52 und den Aluminiumanschlüssen 52 und 53 ausgebildet. Der Polysili­ ziumanschluß 54 dient als Eingangssignalleitung. Ferner ist ein Diffusionsbereich vom p-Typ 55 unter den Aluminiumanschlüssen 51 und 52 und dem Polysiliziumanschluß 54 ausgebildet, und ein Diffusionsbereich vom n-Typ 56 ist unter den Aluminiumanschlüssen 52 und 53 und dem Polysiliziumanschluß 54 ausgebildet. Der p-Diffusionsbereich 55 und der Aluminiumanschluß 51 sind mit­ einander durch einen Kontakt 57 verbunden, und der Aluminium­ anschluß 52 und der p-Diffusionsbereich 55 sind miteinander durch einen Kontakt 58 verbunden. Ferner sind der Aluminium­ kontakt 52 und der n-Diffusionsbereich 56 durch einen Kontakt 60 miteinander verbunden und der Aluminiumkontakt 53 und der n-Diffusionsbereich 56 durch einen Kontakt 59 miteinander ver­ bunden. Der Bereich, in dem die Polysiliziumanschlüsse 54 und die p-Diffusionsbereiche 55 einander überlappen, und der Be­ reich, in dem der Polysiliziumanschluß 54 und der n-Diffusions­ bereich 56 einander überlappen, bilden Kanäle der Transistoren und bestimmen die Kanalbreite 61′ und 62′ bzw. die Kanallänge 63 und 64.

Unter der Voraussetzung, daß die logische Schwellenspannung der oben beschriebenen integrierten Halbleiterschaltung des Inverters Vin ist, läßt sich die Schwellenspannung Vin aus der folgenden Gleichung bestimmen;

Diese Gleichung ist in "PRINCIPLES OF CMOS VLSI DESIGN" von Neil H.E. Weste and Kamaran Eshraglian beschrieben. Die Abkürzungen haben die folgende Bedeutung: Vcc ist die Versorgungs­ spannung, Vtp und Vtn sind die Schwellenspannungen des Tran­ sistors vom p-Typ bzw. des Transistors vom n-Typ, µp und µn stellen die Beweglichkeit eines Loches bzw. eines Elektrons dar, e ist eine Dielektrizitätskonstante, tox gibt die Dicke eines Gate-Oxidfilmes an, W und L stellen die Kanalbreite bzw. die Kanallänge eines Transistors dar. Vtn, Vtp, µp, µn, ε und tox sind in den Herstellungsverfahren der integrierten Halb­ leiterschaltung bestimmte Konstanten.

Wenn somit Ln, Lp, Wn und Wp so eingestellt sind, daß β n gleich β p und idealerweise Vtn gleich -Vtp ist, ist die logische Schwellenspannung Vin der Inverterschaltung gleich 1/2 · Vcc in der oben beschriebenen Gleichung.

Die logische Schwellenspannung des Inverters wird allgemein auf 1/2 · Vcc eingestellt. Unter der Voraussetzung, daß Vtn gleich -Vtp ist, das gleich 0,2 Vcc ist, lautet die obige Gleichung wie folgt:

In Fig. 7 ist die ausgezogene Kurve für den Ausdruck

dargestellt. Wie dieser Kurve zu entnehmen ist, muß der Wert X (das Verhältnis von β n zu β p) verhältnismäßig groß gewählt sein, damit Vin kleiner als 0,3 Vcc wird. Das be­ deutet, daß der Unterschied zwischen der Kanalbreite des Tran­ sistors vom p-Typ und des Transistors vom n-Typ relativ groß ist, was zum Bilden der integrierten Halbleiterschaltung nicht wünschenswert ist. Ferner ist es in Anbetracht von Rauschabweichung und dergleichen wünschenswert, daß Vin in dem Bereich zwischen 0,2 und 0,4 Vcc festgesetzt wird. Somit ist erfindungs­ gemäß der logische Schwellenwert der Inverterschaltung auf 0,3 Vcc festgesetzt.

Es sei diesmal X=β n/β p=25. Es sei angenommen, daß die Kanalbreite Lp und Ln des Transistors vom p-Typ und des Transi­ stors vom n-Typ 1,5 µm, die Kanalbreite Wp des Transistors vom p-Typ 10 µm und die Kanalbreite Wn des Transistors vom n-Typ 83,3 µm beträgt, X nahezu gleich 25 ist, so daß die Beziehung Vin=0,3 Vcc erfüllt werden kann. Erfindungsgemäß gilt µp=3 µm und Vtn=-Vtp=0,2 Vcc.

Obwohl in dem oben beschriebenen Ausführungsbeispiel eine Schaltung zum Erzeugen von zwei Taktsignalen aus einem einzel­ nen Taktsignal verwendet wird, kann eine Schaltung mit drei oder mehr UND-Tor-Schaltungen und vier oder mehr Invertern zum Erzeugen von drei oder mehr Taktsignalen vorgesehen sein.

Ferner wird die Erfindung nicht nur für den Fall der Taktsi­ gnalerzeugung verwendet, sondern auch für den Fall der Erzeu­ gung eines periodischen Signales, das anders ist als das Takt­ signal.

Wie zuvor beschrieben, wird erfindungsgemäß ein Zeitabschnitt, in dem sich Ausgangssignale miteinander überlappen, durch Ver­ ändern der logischen Schwellenwerte einer Inverterschaltung so verkleinert, daß eine Fehlfunktion einer durch ein erzeugtes periodisches Signal gesteuerten Schaltung vermieden wird.

Claims (3)

1. Schaltung zur periodischen Signalerzeugung, gekennzeichnet durch wenigstens
eine erste logische Torschaltung (1), eine zweite logische Torschaltung (2),
eine erste Inverterschaltung (30), eine zweite Inverterschaltung (40) und eine dritte Inverterschaltung (5),
wobei die erste logische Torschaltung (1) ein durch die zweite Inverterschaltung (40) ausgegebenes Ausgangssignal der zweiten logischen Torschaltung (2) und ein periodisches Signal (CLK) erhält, und
die zweite logische Torschaltung (2) ein durch die erste In­ verterschaltung (30) ausgegebenes Ausgangssignal der ersten logischen Torschaltung (1) und ein periodisches Signal (CLK) durch die dritte Inverterschaltung (5) erhält, und
das Ausgangssignal von einer der logischen Torschaltungen (1, 2) durch Invertieren des Ausgangssignales der anderen logischen Torschaltung so invertiert wird, daß komplementäre periodische Signale je von der ersten logischen Torschaltung (1) und der zweiten logischen Torschaltung (2) ausgegeben werden und zum Vergrößern der Separation zwischen den komplementären pe­ riodischen Signalen die erste Inverterschaltung (30) und die zweite Inverterschaltung (40) so ausgebildet sind, daß sie Schwellenwerte im Bereich von 0,2 Vcc bis 0,4 Vcc aufweisen.

2. Schaltung zur periodischen Signalerzeugung nach Anspruch 1, dadurch gekennzeichnet, daß die logischen Schwellenwerte der ersten Inverterschaltung (30) und der zweiten Inverterschaltung (40) ungefähr bei 0,3 Vcc liegen, wobei Vcc die Versorgungs­ spannung ist.

3. Schaltung zur periodischen Signalerzeugung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die erste Inverterschaltung (30) und die zweite Inverterschaltung (40) beide einen Transistor vom p-Typ (17, 27) und einen Transistor vom n-Typ (18, 28) auf­ weisen,
daß jeder der Transistoren einen durch einen Zuleitungsbereich (Source-Bereich), einen Ableitungsbereich (Drain-Bereich) und einen Kanalbereich zwischen dem Zuleitungsbereich und dem Ab­ leitungsbereich gebildeten Kanal und ein den Transistor vom n-Typ und den Transistor vom p-Typ miteinander verbindendes Leitungsmuster aufweist und
daß der Transistor vom p-Typ einen Kanal, dessen Schwellenspannung im Bereich von 0,2 Vcc bis 0,4 Vcc liegt, und der Transistor vom n-Typ einen Kanal, dessen Schwellenspannung im Bereich von 0,2 Vcc bis 0,4 Vcc liegt, aufweist.