DE3715655A1 - In ttl-logik aufgebauter cmos-eingangspuffer - Google Patents

Description

Die Erfindung betrifft einen in TTL-Logik aufgebauten CMOS-Eingangspuffer mit niedrigem elektrischen Energieverbrauch.

Bei einem bekannten CMOS-Inverter, der in Fig. 5 der zugehörigen Zeichnung dargestellt ist und aus einem P- leitenden MOS-Transistor und einem N-leitenden MOS- Transistor besteht, die im folgenden kurz als pMOS- und nMOS bezeichnet werden, wurde der logische Schwellenwert auf den TTL-Pegel (1,4 V) eingestellt und wurde ein TTL- kompatibler Eingangspuffer gebildet. Um den logischen Schwellenwert vom CMOS-Pegel (2,5 V) auf den TTL-Pegel abzusenken, ist es notwendig, das Verhältnis zwischen der Kanalbreite Wn des nMOS zur Kanalbreite Wp des pMOS, nämlich den Wert Wn/Wp zu erhöhen und den Durchlaßwiderstand des nMOS zu verringern. Dabei wird ein Unterschied zwischen Ip und In hervorgerufen, die diejenigen Ströme bezeichnen, die durch den pMOS und durch den nMOS im jeweils durchgeschalteten Zustand fließen (Ip < In), was zu dem Nachteil führt, daß die Symmetrie von t _PLH und t _PHL verlorengeht (t _PLH < t _PHL ). Gewöhnlich wird dieser Unterschied zwischen t _PLH und t _PHL dadurch kompensiert, daß ein ähnlicher Inverter nachgeschaltet wird, um die Symmetrie beizubehalten.

Ein Nachteil dieses Verfahrens besteht darin, daß ein stationärer elektrischer Stromverbrauch für einen hohen TTL-Eingangspegel H auftritt. Der stationäre elektrische Stromverbrauch ändert sich in Abhängigkeit von der Größe des Eingangspuffers und der Spannung des hohen TTL-Pegels H, wobei dann, wenn die Spannung des hohen TTL-Pegels H niedrig ist und beispielsweise 2,4 V beträgt, dieser stationäre Stromverbrauch bei etwa 1 bis 2 mA liegt. Wie es in den Fig. 6A bis 6D dargestellt ist, ist dann, wenn das Eingangssignal auf den CMOS-Pegel liegt, für einen hohen Eingangssignalpegel H (niedrigen Eingangspegel L) die Steuerspannung des nMOS (pMOS) höher als die Schwellenspannung, so daß der nMOS (pMOS) durchgeschaltet ist. Im Gegensatz dazu ist die Steuerspannung des pMOS (nMOS) niedriger als die Schwellenspannung, so daß der pMOS (nMOS) gesperrt ist. In dieser Weise ist einer der Transistoren im gesperrten Zustand. Fig. 6A zeigt das Ansprechvermögen des CMOS- Eingangspuffers für den Fall, daß der Eingangspegel auf dem niedrigen CMOS-Pegel L liegt, Fig. 6B zeigt das Ansprechvermögen für den Fall, daß der Eingangspegel auf dem hohen CMOS-Pegel H liegt, Fig. 6C zeigt das Ansprechvermögen für den Fall, daß der Eingangspegel auf dem niedrigen TTL- Pegel L liegt und Fig. 6D zeigt das Ansprechvermögen für den Fall, daß der Eingangspegel auf dem hohen TTL-Pegel H liegt, wobei Vg die Steuerspannung bezeichnet, V _thp die Schwellenspannung des pMOS bezeichnet, die bei etwa -0,7 bis -1,0 V liegt, und V _thn die Schwellenspannung des nMOS bezeichnet, die bei etwa 0,7 bis 1,0 V liegt. Für einen CMOS-Eingangspegel wird aus diesem Grunde kein Stromweg gebildet, der die Energiequelle und Masse verbindet, so daß kein stationärer Stromverbrauch erzeugt wird. Für den Fall, daß der Eingangspegel der TTL-Pegel ist und der Eingangspegel auf dem hohen Wert H liegt, wird aufgrund der Tatsache, daß die Spannung des hohen TTL-Pegels H um einige Volt unter der Spannung der Energieversorgung liegt (wenn die Spannung der Energieversorgung 5 Volt beträgt, ist der TTL-Pegel H = 2,4 bis 3,4 V), die Steuerspannung des pMOS, der für den CMOS-Pegel sperrt, gleichfalls höher als der Schwellenwert sein, so daß dieser pMOS im durchgeschalteten Zustand ist. Da zu diesem Zeitpunkt sowohl der pMOS als auch der nMOS durchgeschaltet sind, ist ein Stromweg gebildet, der die Energieversorgung und Masse verbindet, so daß ein stationärer Stromverbrauch hervorgerufen wird. Das ist einer der wichtigsten Nachteile für integrierte MOS-Schaltungen, die sich dadurch auszeichnen, daß der elektrische Energieverbrauch niedrig ist und insbesondere bei Null liegt, wenn der Eingangspegel festliegt.

Durch die Erfindung soll ein in TTL-Logik aufgebauter CMOS- Eingangspuffer geschaffen werden, bei dem es möglich ist, den Eingabezeitpunkt festzulegen, zu dem kein stationärer elektrischer Stromverbrauch hervorgerufen wird.

Dazu umfaßt der erfindungsgemäße in TTL-Logik aufgebaute CMOS-Eingangspuffer ein erstes Übertragungsglied, an dem Steuersignale mit voneinander verschiedener Polarität liegen, einen ersten Inverter, der mit dem Ausgang des ersten Übertragungsgliedes verbunden ist und so angeordnet ist, daß er Signale von der Ausgangsstufe des ersten Inverters zu dessen Eingangsstufe rückkoppelt, und ein zweites Übertragungsglied, an dem Steuersignale mit voneinander verschiedener Polarität liegen, wobei das zweite Übertragungsglied im Signalrückkopplungsweg von der Ausgangsstufe eines zweiten Inverters zur Eingangsstufe des ersten Inverters liegt.

Bei dem erfindungsgemäßen in TTL-Logik aufgebauten CMOS- Eingangspuffer wird in der in Fig. 1 dargestellten Weise das Eingangssignal vom TTL-Pegel auf den CMOS-Pegel dadurch umgesetzt, daß ein zweiter Inverter aus einem pMOS 4 und einem nMOS 4 zur Rückkopplung zum ersten Inverter aus einem pMOS 1 und einem nMOS 1 zusätzlich vorgesehen ist, der auf das TTL-Eingangssignal über ein erstes Übertragungsglied anspricht, so daß der stationäre elektrische Stromverbrauch ausgeschlossen wird. Zu diesem Zeitpunkt ist ein zweites Übertragungsglied so geschaltet, daß der TTL-Eingang, der mit diesem Eingangspuffer verbunden ist, nicht mit dem Inverter verbunden oder verdrahtet ist, der aus dem pMOS 4 und dem nMOS 4 besteht.

Im folgenden wird anhand der zugehörigen Zeichnung ein besonders bevorzugtes Ausführungsbeispiel der Erfindung näher beschrieben. Es zeigt

Fig. 1 das Schaltbild des Aufbaus des Ausführungsbeispiels des erfindungsgemäßen in TTL-Logik aufgebauten CMOS-Eingangspuffers,

Fig. 2 die Wellenform der Signale, die zum Steuern der in Fig. 1 dargestellten Schaltung benutzt werden,

Fig. 3 die Anwendung des erfindungsgemäßen Puffers beim Dateneingang eines Zählers,

Fig. 4 die Anwendung des erfindungsgemäßen Puffers bei einem Datensperrglied,

Fig. 5 das Schaltbild eines bekannten CMOS-Eingangspuffers und

Fig. 6A bis 6D das Ansprechvermögen des in Fig. 5 dargestellten CMOS-Eingangspuffers.

Fig. 1 zeigt in einem Schaltbild den Aufbau eines Ausführungsbeispiels des erfindungsgemäßen in TTL-Logik aufgebauten CMOS-Eingangspuffers. Bei der in Fig. 1 dargestellten Vorrichtung sind ein P-leitender MOS-Transistor pMOS 1 und ein N-leitender MOS-Transistor nMOS 1 jeweils vorgesehen, die einen ersten Inverter INV₁ bilden, dessen Schwellenwert auf dem TTL-Pegel dadurch eingestellt ist, daß deren Kanalbreite so reguliert ist, daß der Durchlaßwiderstand des nMOS 1 klein ist. Ein P-leitender MOS-Transistor pMOS 4 und ein N- leitender MOS-Transistor nMOS 4 bilden einen zweiten Inverter INV₂. Weiterhin sind P-leitende MOS-Transistoren pMOS 2, pMOS 3 und N-leitende MOS-Transistoren nMOS 2 und nMOS 3 vorgesehen. Der pMOS 2, der nMOS 2 und der pMOS 3 und der nMOS 3 bilden ein erstes und ein zweites Übertragungsglied TG₁ und TG₂ jeweils.

Fig. 2 zeigt die Wellenform der Steuersignale Φ und zum Steuern der in Fig. 1 dargestellten Schaltung. In Fig. 2 bezeichnet t _s die kleinste Hochstellzeit, t _n die kleinste Haltezeit und t die Dateneinlesezeit.

Wenn das Steuersignal Φ den hohen Pegel H ( hat den niedrigen Pegel L), dann ist das erste Übertragungsglied TG₁ durchgeschaltet und ist das zweite Übertragungsglied TG₂ gesperrt. Daher ist der Weg zwischen dem Ausgangsknotenpunkt NODE 1 des Übertragungsgliedes TG₁ und dem Eingang leitend. Der Inverter INV₁ liest den logischen TTL-Pegel am Eingang ein und gibt das invertierte Signal an seinem Ausgang NODE 2 mit logischem CMOS-Pegel aus. Zu diesem Zeitpunkt hat der Inverter INV₁ einen stationären elektrischen Stromverbrauch für den hohen logischen TTL-Pegel H. Der Inverter INV₂ gibt das invertierte Signal bezüglich dem Signal bei NODE 2, d. h. den gleichen logischen Zustand wie bei NODE 1, dem logischen CMOS-Pegel, an seinem Ausgang NODE 3 aus.

Wenn danach das Steuersignal Φ den niedrigen Pegel "L" hat ( hat den hohen Pegel "H"), dann ist das erste Übertragungsglied TG₁ gesperrt, und ist das zweite Übertragungsglied TG₂ durchgeschaltet. NODE 1 ist daher elektrisch vom Eingang getrennt und es wird der Weg zwischen dem Ausgang NODE 3 des Übertragungsgliedes TG₂ und dem Eingang leitend. Das hat zur Folge, daß das Ausgangssignal bei NODE 1 vom TTL-Pegel auf den CMOS-Pegel durch den Inverter INV₂ umgesetzt wird, wobei der logische Zustand unverändert bleibt. Da zu diesem Zeitpunkt der pMOS 1 oder der nMOS 1 immer gesperrt ist, wird im Inverter INV₁ kein Stromweg gebildet, so daß kein stationärer elektrischer Stromverbrauch auftritt.

In dieser Weise ist es möglich, einen stationären elektrischen Stromverbrauch im in TTL-Logik aufgebauten CMOS-Eingangspuffer dadurch auszuschließen, daß Φ auf den hohen Pegel "H" ( = L) nur während der Dateneinlesezeit und sonst auf den niedrigen Pegel "L" ( = H) durch die in Fig. 2 dargestellten Signale gesetzt wird.

Fig. 3 zeigt die Anwendung des in Fig. 1 dargestellten Puffers bei einer Dateneingangsschaltung eines Zählers. In Fig. 3 sind Übertragungsglieder TGA 1, TGB 1, TGC 1, TGD 1, die dem ersten Übertragungsglied in Fig. 1 ähnlich sind, Übertragungsglieder TGA 2, TGB 2, TGC 2, TGD 2, die dem zweiten Übertragungsglied ähnlich sind, Inverter INVA₁, INVB₁, INVC₁, INVD₁, die dem ersten Inverter ähnlich sind, und Inverter INVA₂, INVB₂, INVC₂, INVD₂ dargestellt, die dem zweiten Inverter ähnlich sind. Da für den Zähler der Zeitpunkt der Dateneingabe durch das -Signal festgelegt ist, kann dieses als Steuersignal ( Φ, ) für die Eingangsschaltung benutzt werden.

Wenn das Signal den hohen Pegel H hat, ist der Eingangspuffer elektrisch vom Eingang getrennt und werden die Daten auf dem CMOS-Pegel gehalten. In dieser Weise kann ein stationärer elektrischer Stromverbrauch vermieden werden.

Obwohl bei diesem Ausführungsbeispiel externe Signale als Steuersignale verwandt werden, ist es auch möglich, Signale zu verwenden, die im Zähler, beispielsweise als Trägersignale usw., erzeugt werden.

Da die erfindungsgemäßen Eingangspuffer eine Sperrfunktion haben, wenn sie parallel geschaltet sind, kann sofort eine Datenverriegelungsschaltung aufgebaut werden, wie sie in Fig. 4 dargestellt ist. In Fig. 4 sind Übertragungsglieder TG₁-1, TG₁-2, TG₁-3, die dem ersten Übertragungsglied in Fig. 1 ähnlich sind, Übertragungsglieder TG₂-1, TG₂-2, TG₂-3, die dem zweiten Übertragungsglied ähnlich sind, Inverter INV₁-1, INV₁-2, INV₁-3, die dem ersten Inverter ähnlich sind, und Inverter INV₂-1, INV₂-2, INV₂-3, dargestellt, die dem zweiten Inverter ähnlich sind.

Wenn das Datenverriegelungs- oder -sperrglied in bekannter Weise aufgebaut ist, dann wäre die Laufgeschwindigkeit der Daten klein, da eine Sperrschaltung mit CMOS-Pegel über einen Eingangspuffer mit TTL-Pegel geschaltet ist. Da der Eingangspuffer weiterhin Mehrfachausgangsfächer hat, wird eine dementsprechende Größe benötigt. In Verbindung damit nimmt die Plättchengröße zu, wobei darüber hinaus die Zunahme in der Größe eine Zunahme im stationären elektrischen Stromverbrauch bewirkt.

Durch die Verwendung des erfindungsgemäßen Eingangspuffers als Datensperr- oder -verriegelungsglied ist es folglich möglich, den Flächenbereich des Plättchens zu verringern, die Verzögerungszeit in der Datenübertragung zu verkürzen und den elektrischen Stromverbrauch zu verringern.

Wie es oben beschrieben wurde, kann gemäß der Erfindung der stationäre elektrische Stromverbrauch in einem in TTL-Logik aufgebauten CMOS-Eingangspuffer ausgeschlossen werden. Als Maßnahme zum Herabsetzen des stationären elektrischen Stromverbrauchs kann der pMOS-Schwellenwert höher als der des anderen pMOS angesetzt werden. Gemäß der Erfindung ist es nicht nötig, das Plättchenverfahren durch Verwendung eines solchen Verfahrens zu komplizieren, so daß es möglich ist, die Kosten zu verringern und die Produktivität zu erhöhen.

Claims (3)

1. In TTL-Logik aufgebauter CMOS-Eingangspuffer gekennzeichnet durch ein erstes Übertragungsglied (TG₁), an dem Steuersignale mit voneinander verschiedener Polarität liegen, einen ersten Inverter (INV₁), der mit dem Ausgang des ersten Übertragungsgliedes (TG₁) verbunden und so geschaltet ist, daß Signale von der Ausgangsstufe des ersten Inverters (INV₁) zu seiner Eingangsstufe rückgekoppelt werden, und ein zweites Übertragungsglied (TG₂), an dem Steuersignale mit voneinander verschiedener Polarität liegen, wobei das zweite Übertragungsglied (TG₂) im Signalrückkopplungsweg von der Ausgangsstufe eines zweiten Inverters (INV₂) zur Eingangsstufe des ersten Inverters (INV₁) liegt.

2. Puffer nach Anspruch 1, dadurch gekennzeichnet, daß der erste Inverter (INV₁) aus einem P-leitenden MOS-Transistor (pMOS 1) und einem N-leitenden MOS-Transistor (nMOS 1) besteht, deren Kanalbreite so festgelegt ist, daß der Durchlaßwiderstand des N-leitenden MOS-Transistors (nMOS 1) klein ist und sein logischer Schwellenwert auf dem TTL-Pegel liegt, und daß der zweite Inverter (INV₂) aus einem P-leitenden MOS-Transistor (pMOS 4) und einem N-leitenden MOS-Transistor (nMOS 4) mit einem logischen Schwellenwert auf dem CMOS-Pegel besteht.

3. Puffer nach Anspruch 3, dadurch gekennzeichnet, daß jedes der beiden Übertragungsglieder (TG₁, TG₂) aus einem p-leitenden MOS-Transistor (pMOS 2, 3) und einem n-leitenden MOS-Transistor (nMOS 2, 3) besteht, an deren Steueranschlüssen die Eingangssignale liegen.