JPH01178197A - 入力バッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミックＲＡＭ等において、アドレス入
力やデータ入力等のＴＴＬ（トランジスタ・トランジス
タ・ロジック）レベルの入力信号をＭＯＳレベル（即ち
、接地電位Ｖｓｓレベル〜電源電圧Ｖｃｃレベル）等に
変換する入力バッファに関するものである。

（従来の技術） 従来、この種の入力バッファとしては、例えば第２図の
ようなものがあった。以下、その構成を説明する。

第２図はダイナミックＲＡＭにおける従来のデータ人力
バッファの回路図である。

このデータ人力バッファは、ダイナミックＲＡＭ　（以
下、ＤＲＡＭという）に外部より入力されるＴＴＬレベ
ルの入力信号Ｓｉ、つまりデータ入力を取込むためのエ
ンハンスメント型のＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯ３という）１を有し、そのＮＭＯ８Ｉのドレ
イン側のノードＮ１にはレベル変換部１０が接続されて
いる。

レベル変換部１０は、ＴＴ、Ｌレベルの高／低く以下、
ＬＩ　Ｈｌ’　／　ＩＩ　Ｌ　ＩＩという）の中間電位
となるようにチップ内部で作られた基準信号Ｓｒと、ノ
ードＮ１上の信号とを差動増幅して、入力信号ＳｉをＭ
ＯＳレベルの出力信号ＳＯ及びその反転出力信号３ｏに
変換する回路である。このレベル変換部１０は、エンハ
ンスメント型のＮＭＯＳ１１〜１８からなる差動増幅部
と、エンハンスメント型のＮＭＯＳ１９．２０からなり
反転データ出力て゛ある反転出力信号３ｏを出力する出
力部と、エンハンスメント型のＮＭＯＳ２１，２２から
なりデータ出力である出力信号ＳＯを出力する出力部と
で構成されている。なお、第２図中のＮ２〜Ｎ５はノー
ド、Ｒは制御信号であるリセット信号、ＰＬ、Ｐ２は第
１．第２のイネーブル信号である。

第３図は第２図のタイムチャートであり、この図を参照
しつつ第２図の動作を説明する。

例えば、入力信号Ｓｉが“Ｈ＋＋の場合について説明す
る。

先ず、リセット期間の場合、リセット信号ＲがＨ”であ
り、ノードＮ４．Ｎ５はそれぞれＮＭＯＳ１９，１２を
介してＶｃｃ−Ｖｔ　（但し、ＶｔはＮＭＯ３の閾値電
圧）に充電される。ノードＮ２．Ｎ３はそれぞれＮＭＯ
Ｓ１５．１６を介して第１のイネーブル信号Ｐ１の接地
電位Ｖｓｓレベルに放電される。また、出力信号Ｓｏ及
びその反転出力信号３ｏは、それぞれＮＭＯＳ２０゜２
２を介して接地電位Ｖｓｓになっている。ノードＮ１は
、ＮＭＯ３Ｉを介して入力信号Ｓｉと同じレベルにある
。ここでは、入力信号Ｓｉが第２図の実線で示すように
確定時において“Ｈ′″になるものとして説明する。

活性化期間に入ると、リセット信号Ｒが接地電位Ｖｓｓ
レベルになり、その時点で、入力信号Ｓｉの確定部分（
＝“Ｈｏ）がＮＭＯ８Ｉを介してノードＮ１に取込まれ
、ノードＮ１は１１　ＨＩＩを保持する。次に、入力信
号Ｓｉは確定期間を終了し、“Ｉ　Ｈ＋ｌ　／　Ｉｊ　
Ｌ　ＩＩいずれの状態でも許される不確定期間となるが
、ノードＮ１には確定期間の情報′″Ｈ′”が保持され
ている。不確定期間において、第１のイネーブル信号Ｐ
１が“Ｈ”になると、ＮＭＯＳ１５，１７及びＮＭＯＳ
１６，１８を介して、ノードＮ１のレベルと基準信号Ｓ
ｒとの電位差により、差動増幅が行われる。ノードＮ１
のレベルはｌ　Ｈ！＋、基準信号Ｓｒのレベルはａ　Ｈ
＋＋／“Ｌ″″の中間であるから、ＮＭＯＳ１７のコン
ダクタンスｇｍはＮＭＯＳ１８よりも大きく、ノードＮ
３のレベルがノードＮ２のレベルよりも高くなる。ノー
ドＮ３のレベルがＮＭＯ８の閾値電圧ｖｔを超えると、
ＮＭＯＳ１９がオンし、ノードＮ４が放電して接地電位
Ｖｓｓレベルになる。

ノードＮ５は、ＮＭＯＳ１４がオフのままであるので、
Ｖｃｃ−Ｖｔレベルを保つ。次に、第２のイネーブル信
号Ｐ２がＩＩ　ＨＩＩになり、ＮＭＯＳ２１を介して出
力信号ＳＯが“Ｈ”となる。反転出力信号３ｏは、ＮＭ
ＯＳ１９がオフしているので、接地電位Ｖｓｓレベルを
保持する。ここでは入力信号Ｓｉが“Ｈ”の場合につい
て説明したが、Ｌ”の場合は逆に反転出力信号３ｏが“
Ｈ”となり、出力信号ＳＯは接地電位Ｖｓｓレベルとな
る。

リセット期間になると、リセット信号Ｒが′“Ｈｏ”、
イネーブル信号ＰＬ、Ｐ２が接地電位レベルとなり、出
力信号Ｓｏ及び反転出力信号３゜は最初の状態に戻る。

以上のような出力信号Ｓｏ及び反転出力信号３ｏは、メ
モリセルマトリクス中の選択されたメモリセルに書込ま
れる。

（発明が解決しようとする問題点） しかしながら、上記構成の入力バッファでは、次のよう
な問題点があった。

第４図は、第２図の誤動作を示すタイムチャートである
。入力信号Ｓｉが確定期間で“Ｈパ、不確定期間でＩＩ
　Ｌ　Ｉ＋状態とした場合、その“Ｌ′″状態において
、例えば信号のアンダーシュートにより、入力信号Ｓｉ
が許容最小値の一１■になる時、誤動作を起すという問
題点があった。即ち、不確定期間において入力信号Ｓｉ
が一１■になると、第２図のＮＭＯ８Ｉにおいてゲート
がリセット信号Ｒの接地電位Ｖｓｓ、ソースが入力信号
Ｓｉの−ＩＶであり、Ｖｔ＜ＩＶの時はそのＮＭＯ８Ｉ
がオンし、ノードＮ１に保持された゛Ｈ′′電位が該Ｎ
ＭＯ３１３を介して−ＩＶのＬ゛になる。

その後、第１のイネーブル信号Ｐ１が“Ｈ”になリ、検
出が開始されると、入力信号Ｓｉが“ｔ、＋１として動
作し、出力信号Ｓｏとして本来”Ｈ″°が出力されるべ
きところが、“°Ｌパが出力され、誤動作を起す。その
ため、ＴＴＬレベルの入力信号Ｓｉにおいて、そのＩＩ
Ｌ”′側のマージンが小さくなる。

本発明は前記従来技術が持っていた問題点として、入力
信号が不確定時において一１■に遷移した時の誤動作の
点について解決した入力バッファを提供するものである
。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、ＴＴＬレベルの
データ入力やアドレス入力等の入力信号が供給される第
１の電極とその入力信号を出力するための第２の電極と
を有しその第１と第２の電極間が制御信号によりオン、
オフされる信号取込み用のトランジスタと、基準電圧も
しくは基準電流からなる基準信号と前記第２の電極に取
込まれた入力信号とを差動増幅して前記入力信号を所定
レベルに変換するレベル変換部とを備えた入カバソファ
において、前記入力信号を反転してその反転信号を前記
第１の電極に供給するインバータを、設けたものである
。

（作用） 本発明によれば、以上のように入力バッファを構成した
ので、インバータは、ＴＴＬレベルの入力信号を反転し
て例えばＭＯＳレベルの信号を信号取込み用トランジス
タの第１の電極に供給する。

これにより、第１の電極の“Ｌｌｌ電位は一定電位とな
り、オフ状態であるべきトランジスタがオン状態になる
という誤動作が防止できる。従って前記問題点を除去で
きるのである。

（実施例） 第１図は本発明の実施例を示すＤＲＡＭにおけるデータ
人力バッファの回路図である。

このデータ人力バッファは、従来と同様に、データ入力
取込み用のエンハンスメント型ＮＭＯ８３１を有し、そ
の８ＭＯ８３１のドレイン側ノードＮｉｌにはレベル変
換部４０が接続されている。

レベル変換部４０は、ＴＴＬレベルの１１８　！＋　／
゛″Ｌ１１の中間電位となるようにチップ内部で作られ
た基準電圧または基準電流からなる基準信号Ｓｒと、ノ
ードＮｉｌ上の信号とを差動増幅して、ＤＲＡＭに外部
より入力されるＴＴＬレベルのデータ入力である入力信
号ＳｉをＭＯＳレベルの出力信号ＳＯ及びその反転出力
信号百〇に変換する回路である。このレベル変換部４０
は、エンハンスメント型のＮＭＯ３４１〜４８からなる
差動増幅部と、直列接続されたエンハンスメント型のＮ
ＭＯ３４９，５０からなり反転データ出力である反転出
力信号ＳＯを出力する出力部と、直列接続されたエンハ
ンスメント型のＮＭＯ８５１゜５２からなりデータ出力
で′ある出力信号ＳＯを出力する出力部とで構成されて
いる。差動増幅部では、ＮＭＯ８４１と４３、ＮＭＯ８
４２と４４、ＮＭＯ３４５と４７、及びＮＭＯ３’４６
と４８が、それぞれ直列に接続され、さらにＮＭＯ３４
５と４７の接続点であるノードＮ１２がＮＭＯ８４４の
ゲートに、ＮＭＯ８４６と４８の接続点であるノードＮ
１３がＮＭＯ８４３のゲートに、それぞれたすき接続さ
れている。なお、図面中、Ｖｃｃは電源電圧、Ｖｓｓは
接地電位、Ｒはリセット信号、ＰＬ、Ｐ２は第１．第２
のイネーブル信号、Ｎ１４．Ｎ１５はノードである。

本実施例では、従来の第２図の回路と異なり、ＮＭＯ８
４７のゲートに基準信号Ｓｒが供給され、ＮＭＯ８４８
のゲートがノードＮＩＬを介してデータ入力取込み用の
８ＭＯ８３１のドレインに接続され、その８ＭＯ８３１
のソースがデータ入力用のインバータ６０に接続されて
いる。インバータ６０は、エンハンスメント型のＮＭＯ
８６１゜６２を有し、電源電圧ＶｃｃがＮＭＯ８６１の
ドレイン及びゲートに接続され、そのＮＭＯ８６１のソ
ースが出力１則ノードＮ１６を介して８ＭＯ８３１のソ
ース及びＮＭＯ３６２のドレインに接続され、さらにそ
のＮＭＯ３６２のゲートが入力信号Ｓｉに接続されると
共に、そのＮＭＯ８６２のソースが接地電位Ｖｓｓに接
続されている。

第５図は第１図のタイムチャートであり、この図を参照
しつつ第１図の動作を説明する。

従来の回路と同様に、入力信号Ｓｉの確定時レベルはＨ
′”、不確定時レベルは“Ｌｌｌとし、その“Ｌ′′が
一１■になるものとする。

先ず、リセット期間の場合、リセット信号Ｒが“°Ｈ′
°であり、ノードＮ１４．Ｎ１５はそれぞれＮＭＯ８４
１，４２を介してＶｃｃ−Ｖｔ　（但し、ＶｔはＮＭＯ
８の閾値電圧）に充電される。ノードＮ１２．Ｎ１３は
それぞれＮＭＯ８４５，４６を介して第１のイネーブル
信号Ｐ１の接地電位Ｖｓｓレベルに放電される。出力信
号ＳＯ及びその反転出力信号百〇は、それぞれＮＭＯ３
５０゜５２を介して接地電位Ｖｓｓになっている。また
、入力信号Ｓｉが“Ｌ′であるから、ＮＭＯ８６２がオ
フし、ノードＮ１６はＮＭＯ８６１を介してＶｃｃ−Ｖ
ｔに充電され、さらにリセット信号Ｒが°Ｈ′°である
から、８ＭＯ８３１を介してノードＮｉｌもＶｃｃ−Ｖ
ｔに充電されている。活性化期間に入る前に入力信号Ｓ
ｉが′″Ｈ１ｌに確定することにより、ＮＭＯ３６２が
オンしてノードＮ１６が接地電位Ｖｓｓレベル近くまで
放電され、さらにリセット信号Ｒが“Ｈ”状態であるか
ら、８ＭＯ８３１を介してノードＮＩＬも接地電位Ｖｓ
ｓレベル近くまで放電される。

活性化期間に入ると、リセット信号Ｒが接地電位Ｖｓｓ
レベルになり、その時点でノードＮｉｌは入力信号Ｓｉ
の確定情報１１　Ｈ７１の逆相′″Ｌ）ｌを保持する。

次に、入力信号Ｓｉは確定期間を終了し、不確定期間と
なって−ＩＶになる。従来の回路ではこの不確定期間に
ノードＮｉｌのレベルが逆転し、誤動作としていたが、
本実施例ではＮＭＯ３３１のソース側ノードＮ１６が入
力信号Ｓｉのレベルいかんにかかわらず、Ｖｃｃ−Ｖｔ
と接地電位Ｖｓｓレベルとの間で振幅するため、従来の
回路のように８ＭＯ８３１のゲート電位（＝Ｒ）が接地
電位Ｖｓｓレベルにもかかわらず、ノース側ノードＮ１
６が−Ｉ■であるなめに、８ＭＯ８３１がオンするとい
うような不具合がなく、その８ＭＯ８３１がオフ状態を
保持する。

不確定期間において、第１のイネーブル信号Ｐ１がＨ′
°になると、ＮＭＯ８４６，４８及びＮＭＯ８４５，４
７を介して、ノードＮｉｌのレベルと基準信号Ｓｒとの
電位差により、差動増幅が行われる。ノードＮｉｌのレ
ベルはｆｆ１ｌ　Ｌ　１１、基準信号Ｓｒのレベルは“
Ｈ″／“Ｌ′”の中間であるから、ＮＭＯ８４７のコン
ダクタンスｇ、はＮＭＯ３４８よりも大きく、ノードＮ
１３のレベルがノードＮ１２のレベルよりも高くなる。

ノードＮ１３のレベルがＮＭＯ３の閾値電圧Ｖｔを超え
ると、ＮＭＯ８４３がオンし、ノードＮ１４が放電して
接地電位Ｖｓｓレベルになる。ノードＮ１５は、ＮＭＯ
８４４がオフのままであるので、Ｖｃｃ−Ｖｔレベルを
保つ。次に、第２のイネーブル信号Ｐ２がＩＩ　ＨＩＩ
になり、ＮＭＯ８５１を介して出力信号ＳＯが“Ｈｌｌ
となる。反転出力信号３ｏは、ＮＭＯ８４９がオフして
いるので、接地電位Ｖｓｓレベルを保持する。ここでは
入力信号Ｓｉが“Ｈ”の場合について説明したが、Ｌ”
の場合は逆に反転出力信号百〇が°Ｈ′°となり、出力
信号Ｓｏは接地電位Ｖｓｓレベルとなる。

リセット期間になると、リセット信号ＲがＩＩ　ＨＩＴ
、イネーブル信号ＰＬ、Ｐ２が接地電位Ｖｓｓレベルと
なり、出力信号Ｓｏ及び反転出力信号３ｏは最初の状態
に戻る。

以上のような出力信号Ｓｏ及び反転出力信号３ｏは、従
来の回路と同様に、メモリセルマトリクス中の選択され
たメモリセルに書込まれる。

本実施例では、入力信号Ｓｉを直接人力バッファに入力
せず、−度インバータ６０を介し、そのインバータ６０
のＭＯＳレベルの出力を入カハッファに入力するように
したので、入力信号Ｓｉが不確定時において、−１Ｖに
なっても誤動作せず、それによって入力信号ＳｉのＬ”
側マージンの向上が図れる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　　第１図において、ＮＭＯ３４７のゲートに８
ＭＯ８３１及びインバータ６０を接続し、ＮＭＯ８４８
のゲートに基準信号Ｓｒを供給し、ＮＭＯ３４９と５０
の接続点から出力信号ＳＯを取出すと共に、ＮＭＯ８５
１と５２の接続点から反転出力信号３ｏを取出すように
しても、第１図と同様の作用、効果が得られる。

（ｂ）　　第１図ではトランジスタとしてＮＭＯ８を用
いたが、Ｐチャネル型ＭｏＳトランジスタ、相補型ＭＯ
Ｓトランジスタ等の他のトランジスタを用いて入力バッ
ファを構成してもよい。また、レベル変換部４０及びイ
ンバータ６０は、第１図以外の回路で構成してもよい。

（Ｃ）　　第１図ではＤ　Ｒ，ＡＭのデータ人力バッフ
ァについて説明したが、本発明はアドレス人力バッファ
や、ＤＲＡＭ以外の回路にも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、入力信号
をインバータで反転して信号取込み用トランジスタの第
１の電極に供給するようにしたので、入力信号Ｓｉが不
確定時において例えば−ＩＶになっても誤動作せず、そ
れによって入力信号の“ＬＩＴ側マージンが向上する。

【図面の簡単な説明】

第１図は本発明の実施例を示す入力バッファの回路図、
第２図は従来の入力バッファの回路図、第３図及び第４
図は第２図のタイムチャート、第５図は第１図のタイム
チャートである。 ３０・・・・・・ＮＭＯ８，４０・・・・・・レベル変
換部、６０・・・・・・インバータ、ＰＬ、Ｐ２・・・
・・・第１．第２のイネーブル信号、Ｒ・・・・・・リ
セット信号、Ｓｉ・・・・・・入力信号、Ｓｏ・・・・
・・出力信号、百〇・・・・・・反転出力信号、Ｓｒ・
・・・・・基準信号、Ｖｃｃ・・・・・・電源電圧、Ｖ
ｓｓ・・・・・・接地電位。 出願人代理人　　柿　　本　　恭　　成、７乃 従来の入力バッファ 第２図

Claims (1)

1. 【特許請求の範囲】 ＴＴＬレベルの入力信号が供給される第１の電極とその
   入力信号を出力するための第２の電極とを有しその第１
   と第２の電極間が制御信号によりオン、オフされる信号
   取込み用のトランジスタと、基準信号と前記第２の電極
   に取込まれた入力信号とを差動増幅して前記入力信号を
   所定レベルに変換するレベル変換部とを備えた入力バッ
   ファにおいて、 前記入力信号を反転してその反転信号を前記第１の電極
   に供給するインバータを、設けたことを特徴とする入力
   バッファ。