KR100558537B1 - 고속 데이터 출력용 반도체 장치 - Google Patents

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KR100558537B1
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Abstract

본 발명은 고속 데이터 출력용 반도체 장치에 관한 것인 바, 그 특징은 메모리셀로부터 독출된 데이터를 감지하여 센싱 데이터를 출력하는 메인 센스앰프와, 데이터를 출력하기 위한 출력드라이버를 구비한 고속 데이터 출력용 반도체 장치에 있어서, 상기 메인 센스앰프부터의 센싱 데이터를 레벨 변환하여 레벨 쉬프팅 데이터를 출력하는 레벨쉬프팅수단; 제 1 및 제 2 래치를 포함하며, 상기 레벨 쉬프팅 데이터를 상기 제 1 래치에 샐프 래치하고, 데이터 패치신호와 제 2 인에이블신호를 논리 조합함에 의해 상기 제 1 래치에 샐프 래치된 데이터를 상기 제 2 래치로 래치하고, 출력 인에이블 신호에 응답하여 상기 제 2 래치에 래치된 데이터를 상기 출력드라이버를 통해 출력하는 데이터 출력 버퍼링수단; 및 제 1 제어신호와 상기 레벨 쉬프팅 데이터에 응답하여 상기 센싱 데이터가 상기 데이터 출력 버퍼링수단에 샐프 래치된 후 샐프 리셋되도록 상기 메인 센스앰프 및 레벨쉬프팅수단을 제어하기 위한 제 1 및 제 2 인에이블신호를 발생하고, 상기 제 1 래치에 샐프 래치된 데이터가 상기 제 2 래치로 전송되도록 상기 제 2 인에이블신호를 상기 데이터 출력 버퍼링수단에 공급하는 셀프 리셋 제어수단을 구비함에 있다.

Description

고속 데이터 출력용 반도체 장치{Semiconductor device for high speed data dutput}
도 1 은 종래의 고속 데이터 출력용 반도체 장치를 설명하기 위한 블럭도.
도 2 는 도 1 의 데이터 출력버퍼를 나타낸 상세 회로도.
도 3 은 도 1 의 장치에 대하여 최악의 조건의 모델 파라미터를 적용할 때의 시뮬레이션 결과를 나타낸 파형도.
도 4 는 도 1 의 장치에 대하여 최상의 조건의 모델 파라미터를 적용할 때의 시뮬레이션 결과를 나타낸 파형도.
도 5 는 본 발명에 의한 고속 데이터 출력용 반도체 장치를 설명하기 위한 블럭도.
도 6 은 도 5 의 레벨쉬프터를 나타낸 상세 회로도.
도 7 은 도 5 의 데이터 출력버퍼 및 출력 드라이버를 나타낸 상세 회로도.
도 8 은 도 5 의 셀프 리셋 제어부를 나타낸 상세 회로도.
도 9 는 도 5 의 장치에 대하여 모델 파라미터가 최상의 조건일 때의 시뮬레이션 결과를 나타낸 파형도.
*도면의 주요 부분에 대한 부호의 설명
100; 메인센스앰프200; 레벨쉬프터
300; 데이터 출력버퍼301; 제 1 래치
302; 제 2 래치400; 오프칩 드라이버
500; 셀프 리셋 제어부
본 발명은 고속 데이터 출력용 반도체 장치에 관한 것으로서, 보다 상세하게는 샐프 래치 및 샐프 리셋 기능을 보유함으로써 고속으로 데이터를 출력할 수 있는 고속 데이터 출력용 반도체 장치에 관한 것이다.
도 1 은 종래의 고속 데이터 출력용 반도체 장치를 설명하기 위한 블록도로서, 도면에 도시된 바와 같이, 메모리셀(미도시)로부터 독출된 데이터를 감지하여 증폭하고, 그에 따른 센싱 데이터(SAS,SASB)를 출력하는 메인 센스앰프(10)와, 메인 센스앰프(10)로부터의 센싱 데이터(SAS,SASB)를 레벨변환하여 레벨 쉬프팅 데이터(DATAA, DATAAB)를 출력하는 레벨쉬프터(20)와, 제 1 래치 및 제 2 래치를 포함하며, 상기 레벨 쉬프팅 데이터(DATAA, DATAAB)를 제 1 래치에 샐프 래치하고, 데이터 패치신호(KDATAP)에 응답하여 제 1 래치에 샐프 래치된 데이터를 제 2 래치에 래치하고, 출력 인에이블신호(OE)에 응답하여 상기 제 2 래치에 래치된 데이터를 출력 드라이버(40)를 통해 출력하는 데이터 출력버퍼(30)와, 제 1 제어신호(MSAENP)와 레벨 쉬프팅 데이터(DATAA,DATAAB)에 응답하여 제 1 및 제 2 인에이블신호(MSAEN,KDPRECB)를 발생하고, 제 1 및 제 2 인에이블신호(MSAEN, KDPRECB)에 의해 메인 센스앰프(10)에서 감지된 데이터가 출력버퍼(30)의 제 1 래치에 샐프 래치된 직후 샐프 리셋되도록 메인 센스앰프(10) 및 레벨쉬프터(20)를 제어하는 샐프 리셋 제어부(50)로 구성된다.
도 2 를 참조하여, 상기 데이터 출력버퍼(30)는 인버터들(INV1,INV2,INV3, INV4,INV5,INV6,INV7,INV8,INV9,INV10)과, 피모스 트랜지스터들(MP1,MP2,MP3,MP4, MP5, MP6,MP7,MP8)과, 엔모스 트랜지스터들(MN1,MN2,MN3,MN4,MN5,MN6)과, 낸드게이트들(ND1,ND2)로 구성되며, 상기 인버터(INV5)는 데이터 패치신호(KDATAP)를 반전하여 제 1 전송 제어신호(KDATAB)를 출력하고, 상기 인버터(INV6)는 제 1 전송 제어신호(KDATAB)를 반전하여 제 2 전송 제어신호(KDATA)를 출력하도록 결합된다.
상기 인버터쌍(INV3,INV4)과 인버터쌍(INV7,INV8)은 각각 제 1 래치(31)와 제 2 래치(32)를 형성한다.
상기와 같은 구성의 고속 데이터 출력용 반도체 장치에서는 이전 사이클에서 레벨 쉬프팅 데이터(DATAA,DATAAB)는 제 1 래치(31)에 샐프 래치었다가 데이터 페치신호(KDATAP)에 의해 기인된 전송 제어신호(KDATAB)와 전송 제어신호(KDATA)가 각각 논리 "로우"와 논리 "하이"레벨로 액티브되는 현재 사이클에서 제 2 래치(32)로 전송되어 래치되고, 제 2 래치(32)에 래치된 데이터는 출력인에이블신호(OE)에 응답하여 출력되며 오프칩 드라이버 즉, 출력 드라이버(40)를 경유하여 외부 데이터 입출력(I/O) 패드로 출력된다.
한편, 제 1 래치(31)는 래치 데이터(DATAB,DATABB)가 제 2 래치(32)로 전송된 직후 메인센스앰프(10)와 레벨쉬프터(20)가 디스에이블됨에 따라 셀프 리셋된다.
이상에서와 같이, 종래의 기술은 샐프 래치 및 샐프 리셋 기능을 보유함으로써 클럭수가 줄어들어 비교적 사이클 타임의 제한없이 고속으로 데이터를 출력할 수 있으며, 특히 레벨 쉬프팅 데이터(DATAA,DATAAB)의 발생(Develop) 정도에 따라 제 1 인에이블신호(MSAEN) 및 제 2 인에이블신호(KDPRECB)의 펄스 폭이 조절되고, 이에 따라 온도, 프로세스 및 전원전압 등과 같은 다양한 조건 변화에도 안정적이고 빠른 동작을 수행할 수 있다.
도 3 은 종래의 고속 데이터 출력용 반도체 장치에 대하여 공급전압(VDD)을 3.1V로, 온도(Temp)를 80℃로 설정하고, 최악의 조건의 모델 파라미터를 적용하였을 때의 시뮬레이션 결과를 나타낸 파형도이다.
도 4 는 종래의 고속 데이터 출력용 반도체 장치에 대하여 공급전압(VDD)을 3.6V로, 온도(Temp)를 ­10℃로 설정하고, 최상의 조건의 모델 파라미터를 적용하였을 때의 시뮬레이션 결과를 나타낸 파형도이다.
상기 파형도에서 알수 있는 바와 같이, 최악의 조건에서는 클럭 사이클마다 상술한 데이터 출력동작이 정상적으로 수행되지만, 최상의 조건에서는 모든 신호들의 천이 속도가 빨라진다. 특히, 도 4 에 나타낸 바와 같이, 래치 데이터(DATAB, DATABB)의 전송속도가 제 1 전송 제어신호(KDATA)의 전송속도에 보다 훨씬 빨라지면, 제 1 전송 제어신호(KDATA)가 논리 "하이"를 유지하는 동안 래치 데이터(DATAB,DATABB)가 두 번에 걸쳐 다음단의 제 2 래치(32)로 넘어가게 되므로 데이터 출력 실패(fail)가 발생된다.
통상적으로, 전송 제어신호(KDATA)는 tKQ와 연계하여 발생되므로, 최대한 속도를 내려고 전송 제어신호(KDATA) 발생 경로에는 다른 경로에 비하여 큰 사이즈의 트랜지스터를 사용하고 있다. 그러므로 전송 제어신호(KDATA)는 최악의 조건과 최상의 조건에서의 속도차이가 적은 편이다. 여기서, tKQ는 클럭에 대한 데이터 출력유효시간을 나타낸다. 다시말해서 클럭(XCK)으로부터 만들어진 데이터 패치신호(KDATAP)에 의해서 기인된 제 1 및 제 2 전송 제어신호(KDATAB,KDATA)가 액티브되어 제 1 래치(31)에 래치된 데이터가 제 2 래치(32)와 오프칩 드라이버(40)를 경유하여 칩외부로 독출될 때까지 걸리는 유효시간을 말한다.
반면에, 래치 데이터(DATAB,DATABB)는 보다 긴 데이터 경로를 거쳐서 오게 되므로, 그 만큼 최악의 조건과 최상의 조건에서의 속도 차이가 커지므로, 상술한 데이터 출력 실패(fail) 문제가 생기게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출한 것으로서, 현재의 사이클에서 데이터신호와 전송제어신호의 오버랩을 방지할 수 있는 고속 데이터 출력용 반도체 장치를 제공함에 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 고속 데이터 출력용 반도체 장치의 특징은 메모리셀로부터 독출된 데이터를 감지하여 센싱 데이터를 출력하는 메인 센스앰프와, 데이터를 출력하기 위한 출력드라이버를 구비한 고속 데이터 출력용 반도체 장치에 있어서, 상기 메인 센스앰프부터의 센싱 데이터를 레벨 변환하여 레벨 쉬프팅 데이터를 출력하는 레벨쉬프팅수단; 제 1 및 제 2 래치를 포함하며, 상기 레벨 쉬프팅 데이터를 상기 제 1 래치에 샐프 래치하고, 데이터 패치신호와 제 2 인에이블신호를 논리 조합함에 의해 상기 제 1 래치에 샐프 래치된 데이터를 상기 제 2 래치로 래치하고, 출력 인에이블 신호에 응답하여 상기 제 2 래치에 래치된 데이터를 상기 출력드라이버를 통해 출력하는 데이터 출력 버퍼링수단; 및 제 1 제어신호와 상기 레벨 쉬프팅 데이터에 응답하여 상기 센싱 데이터가 상기 데이터 출력 버퍼링수단에 샐프 래치된 후 샐프 리셋되도록 상기 메인 센스앰프 및 레벨쉬프팅수단을 제어하기 위한 제 1 및 제 2 인에이블신호를 발생하고, 상기 제 1 래치에 샐프 래치된 데이터가 상기 제 2 래치로 전송되도록 상기 제 2 인에이블신호를 상기 데이터 출력 버퍼링수단에 공급하는 셀프 리셋 제어수단을 구비함에 있다.
이하, 본 발명에 따른 바람직한 하나의 실시예에 대하여 첨부 도면을 참고하여 상세히 설명하면 다음과 같다.
도 5 는 본 발명에 의한 고속 데이터 출력용 반도체 장치를 설명하기 위한 블럭도로서, 도면에 도시된 바와 같이, 메모리셀(미도시)로부터 독출된 데이터를 감지하여 센싱 데이터(SAS,SASB)를 출력하는 메인센스앰프(100)와, 데이터를 출력하기 위한 출력드라이버(400)와, 센싱 데이터(SAS,SASB)를 레벨 변환하여 레벨 쉬프팅 데이터(DATAA,DATAAB)를 출력하는 레벨쉬프터(200)와, 레벨 쉬프팅 데이터(DATAA,DATAAB)를 샐프 래치하고, 데이터 패치신호(KDATAP)와 제 1 인에이블신호(MSAEN)와 출력 인에이블신호(OE)에 응답하여 상기 샐프 래치된 데이터를 출력 드라이버(400)를 통해 출력하는 데이터 출력버퍼(300)와, 제 1 제어신호(MSAENP)와 상기 레벨 쉬프팅 데이터에 응답하여 센싱 데이터(SAS,SASB)가 데이터 출력버퍼(300)에 샐프 래치된 후 샐프 리셋되도록 메인센스앰프(100) 및 레벨쉬프터(200)를 제어하기 위한 제 1 및 제 2 인에이블신호(MSAEN,KDPRECB)를 발생하고, 상기 샐프 래치된 데이터의 전송을 위해 상기 제 2 인에이블신호(KDPRECB)를 데이터 출력버퍼(300)에 공급하는 셀프 리셋 제어부(500)로 구성된다.
상기 제 1 제어신호(MSAENP)는 메인 센스앰프(100)를 인에이블시키는 제 1 인에이블신호(MSAEN)를 만들어내는 기본이 되는 클럭신호로서 셀데이터 독출동작시 항상 발생하는 신호이다.
상기 데이터 패치신호(KDATAP)는 외부 클럭으로부터 생성된 순수 펄스신호이며, 통상 가장 빠른 경로(Path)를 통해 만들어진다.
도 6 에 나타낸 바와 같이, 상기 레벨쉬프터(100)는 소스가 전원전압원에 결합되고 제 2 인에이블신호(KDPRECB)에 응답하여 구동되는 피모스 트랜지스터(MP1)와, 소스가 피모스 트랜지스터(MP1)의 드레인에 공통 결합되고 메인 센스앰프(10)의 출력 데이터(SAS,SASB)에 의해 구동되는 피모스 트랜지스터(MP2,MP3)와, 한 쌍의 피모스 트랜지스터(MP2,MP3)의 드레인과 접지 사이에 각각 결합되며 게이트가 피모스 트랜지스터들(MP2,MP3)의 드레인에 교차 결합된 엔모스 트랜지스터(MN1,MN2)와, 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN1)의 접속점인 출력노드(N1)과 피모스 트팬지스터(MP3)와 엔모스 트랜지스터(MN2)의 접속점인 출력노드(N2)과 접지 사이에 각각 결합되며 제 2 인에이블신호(KDPRECB)에 응답 하여 출력노드들(N1,N2)을 접지레벨로 풀다운시키기 위한 엔모스 트랜지스터(MN3,MN4)로 구성된다.
도 7 에 나타낸 바와 같이, 상기 데이터 출력버퍼는 인버터들(INV1,INV2, INV3,INV4,INV5,INV6,INV7,INV8,INV9)과, 피모스 트랜지스터들(MP4,MP5,MP6,MP7, MP8,MP9,MP10,MP11)과, 엔모스 트랜지스터들(MN5,MN6,MN7,MN8,MN9,MN10)과, 낸드게이트들(ND1,ND2,ND3)로 구성된다.
상기 인버터쌍(INV3,INV4)와 인버터쌍(INV6,INV7)은 각각 제 1 래치(301)와 제 2 래치(302)를 형성한다.
상기 낸드게이트(ND1)는 데이터 패치신호(KDATAP)와 제 2 인에이블신호(KDPRECB)를 부정 논리곱하여 전송 제어신호(KDATAB)를 생성하고, 상기 인버터(INV5)는 전송 제어신호(KDATAB)를 반전하여 전송 제어신호(KDATA)를 생성한다.
도 7 에 나타낸 바와 같이, 상기 오프칩 드라이버(400)는 데이터 출력버퍼(300)의 출력신호(DOU)에 응답하여 출력노드(N3)를 전원전압 레벨로 풀업시키는 엔모스 트랜지스터(MN11)와, 데이터 출력버퍼(300)의 출력신호(DOD)에 응답하여 출력노드(N3)를 접지레벨로 풀다운시키는 엔모스 트랜지스터(MN12)로 구성된다.
도 8 에 나타낸 바와 같이, 상기 셀프 리셋 제어부(500)는 레벨 쉬프팅 데이터(DATAA,DATAAB)를 부정 논리합하는 노아게이트(NOR1)와, 노아게이트(NOR1)의 출력신호와 제 1 제어신호(MSAENP)를 부정 논리곱하는 낸드게이트(ND4)와, 낸드게이 트(ND4)의 출력신호를 반전하여 제 1 인에이블신호(MSAEN)를 출력하는 인버터(INV10)와, 인버터(INV10)의 출력신호를 반전하여 제 2 인에이블신호(KDPRECB)를 출력하는 다단 인버터(INV11,INV12,INV13)로 구성된다.
상기와 같은 구성을 참고하여 본 발명에 따른 고속 데이터 출력용 반도체 장치의 동작을 설명하면 다음과 같다.
도 5 을 참조하여 메모리 셀(미도시)에 저장된 데이터를 출력하기 위한 셀 데이터 독출동작을 개략적으로 설명하면, 먼저 제 1 제어신호(MSAENP)가 논리 "하이"레벨로 액티브되면, 이에 응답하여 샐프 리셋 제어부(500)는 논리 "하이"레벨의 제 1 인에이블신호(MSAEN)를 생성하여 메인센스앰프(100)에 공급하고, 논리 "로우"레벨의 제 2 인에이블신호(KDPRECB)를 생성하여 레벨쉬프터(200)와 데이터 출력버퍼(300)에 공급한다. 그 다음, 상기 제 1 인에이블신호(MSAEN)가 논리 "하이"레베로 액티브되면, 메인센스앰프(100)는 지정된 어드레스의 메모리셀(미도시)로부터 독출된 데이터를 감지하여 소정 레벨로 증폭하고, 그 결과하는 센싱 데이터(SAS, SASB)를 출력한다. 여기서, 센싱 데이터(SAS,SASB)는 약 1V정도의 레벨을 유지하는 신호이다.
이와 같은 상태에서, 상기 제 2 인에이블신호(KDPRECB)가 논리 "로우"레벨로 액티브되면, 레벨쉬프터(200)는 센싱 데이터(SAS,SASB)의 논리레벨을 CMOS (Complementary Metal Oxide Silicon)레벨로 변환하고, 그 결과하는 레벨 쉬프팅 데이터(DATAA,DATAAB)를 데이터 출력버퍼(300)에 샐프 래치시킴과 더불어 샐프 리셋 제어부(500)로 피드백시킨다. 여기서, 상기 제 2 인에이블신호(KDPRECB)는 상기 제 1 인에이블신호(MSAEN)를 소정시간 지연한 신호이다.
본 발명의 실시예에 따라 데이터 출력버퍼(300)는 이전 사이클에서 래치된 데이터를 현재 사이클에서 패치하는 역할을 수행하는 부분으로서, 셀프 리셋 제어부(500)로부터 제 2 인에이블신호(KDPRECB)를 제공받고, 제 2 인에이블신호(KDPRECB)와 데이터 페치신호(KDATAP)가 모두 논리 "하이"레벨로 액티브될 때 샐프 래치된 데이터를 다음단의 래치로 전송하고, 이어서 출력 인에이블신호(OE)가 논리 "하이"레벨로 액티브될 때 그 래치된 데이터를 출력한다. 출력 인에이블신호(OE)는 출력 인에이블 버퍼에서 온 신호이며, 셀 데이터 독출 동작시 논리 "하이"레벨로 세팅된다.
또한, 상기 데이터 출력버퍼(300)는 1대기시간(Latency)을 가지며 래치된 데이터를 1사이클 후에 출력하도록 구성되어져 있으나, 2대기시간이나 그 이상의 대기시간을 가지며 래치된 데이터를 2사이클 후나 그 이상의 사이클 후에 출력하도록 구성되어질 수 있다. 이와 같이 데이터 출력 타이밍을 조절하는 방식은 통상적으로 잘 알려진 기술이다.
다음으로, 오프칩 드라이버(400)는 데이터 출력버퍼(300)의 출력신호(DOU, DOD)에 의해 구동되어 최종 데이터를 데이터 입출력(I/O) 패드를 통해 칩외부로 출력한다.
한편, 상술한 바와 같이 레벨 쉬프팅 데이터(DATAA,DATAAB)는 셀데이터 독출동작시 서로 다른 논리레벨을 가지는바, 이 레벨 쉬프티 데이터(DATAA,DATAAB)가 셀프 리셋 제어부(200)로 피드백되면, 이에 응답하여 셀프 리셋 제어부(200)는 논 리 "로우"레벨의 제 1 인에이블신호(MSAEN)와 논리 "하이"레벨의 제 2 인에이블신호(KDPRECB)를 생성하여 메인센스앰프(100)와 레벨쉬프터(200)에 공급한다. 이에 따라 메인센스앰프(100)와 레벨쉬프터(200)는 각각 디스에이블되며, 순차적으로 데이터 출력버퍼(300)가 셀프 리셋된다.
도 6 을 참조하여, 레벨쉬프터(200)의 동작을 보다 상세하게 설명하면, 먼저 셀 데이터 독출동작시 제 2 인에이블신호(KDPRECB)는 논리 "로우"레벨로 액티브되므로, 피모스 트랜지스터(MP1)가 턴온된다. 피모스 트랜지스터(MP2)와 피모스 트랜지스터(MP3)는 메인 센스앰프(100)로부터의 센싱 데이터(SAS,SASB)에 따라 턴온된다. 일례로 센싱 데이터(SAS)가 논리 "하이"레벨이면 피모스 트랜지스터(MP2)는 턴오프되는 반면에 피모스 트랜지스터(MP3)는 턴온되고, 순차적으로 엔모스 트랜지스터(MN1)는 턴온되는 반면에 엔모스 트랜지스터(MN2)는 턴오프되고, 이에 따라 레벨쉬프터(200)는 센싱 데이터(SAS,SASB)는 CMOS레벨로 변환하고, 출력노드들(N1, N2)을 통해 논리 "로우"레벨의 레벨 쉬프팅 데이터(DATAB)와 논리 "하이"레벨의 레벨 쉬프팅 데이터(DATAA)를 각각 발생한다.
한편, 상술한 바와 같이, 제 2 인에이블신호(KDPRECB)는 레벨 쉬프팅 데이터(DATAB)가 데이터 출력버퍼(300)에 샐프 래치된 후에 논리 "하이"레벨이 된다. 이때 출력노드(N1,N2)에 각각 결합된 엔모스 트랜지스터들(MN3,MN4)은 턴온되고, 출력노드(N1,N2)의 전위는 접지레벨로 풀다운된다.
도 7 을 참조하여 데이터 출력버퍼(300)의 동작을 보다 상세하게 설명하면, 레벨 쉬프팅 데이터(DATAA,DATAAB)는 셀데이터 독출시에 서로 다른 논리 레벨을 갖 는다. 이 경우 제 1 래치(301)에는 레벨 쉬프팅 데이터(DATAA,DATAAB)에 대하여 위상이 반전된 데이터(DATABB,DATAB)가 샐프 래치된다.
반면에 레벨 쉬프팅 데이터(DATAA,DATAAB)는 레벨 쉬프팅 데이터(DATAA, DATAAB)가 제 1 래치(301)에 샐프 래치된 후 동일한 논리 "로우"레벨을 갖는다. 이 경우 트랜지스터(MP4,MP6)만이 턴온되고, 제 1 래치(301)가 플로팅 상태가 됨으로 인해서 제 1 래치(301)는 샐프 리셋된다.
상기 제 1 래치(301)에 샐프 래치된 래치 데이터(DATABB,DATAB)는 현재의 사이클에서 셀로부터 독출되었으며, 래치상태를 계속 유지하다가 다음 사이클에서 데이터 패치신호(KDATAP)와 제 2 인에이블신호(KDPRECB)가 모두 논리 "하이"레벨로 천이될 때, 제 2 래치(302)로 전송된다. 다시말해서, 패치신호(KDATAP)와 제 2 인에이블신호(KDPRECB)가 모두 논리 "하이"레벨로 천이되면, 전송 제어신호(KDATAB)는 낸드게이트(ND1)에 의해 논리 "로우"레벨이 되고, 전송 제어신호(KDATA)는 논리 "하이"레벨이 되므로 해당 트랜지스터들이 턴온되고, 이에 따라 제 1 래치(301)의 래치 데이터는 제 2 래치(302)로 전송된다. 제 1 래치(302)의 래치 데이터(DATAC,DATACB)는 제 1 래치(301)의 래치 데이터(DATABB,DATAB) 대하여 위상이 반전된 데이터이다. 그 다음 래치 데이터(DATAC,DATACB)는 출력 인에이블신호(OE)가 논리 "하이"레벨로 액티브될 때 낸드게이트(ND1,ND2)와 인버터들(INV9,INV10)로 구성된 논리조합회로를 거쳐서 오프칩 드라이버(400)로 출력된다.
도 7 을 참조하여, 오프칩 드라이버(400)는 데이터 출력버퍼(300)로부터의 출력신호(DOU,DOD)에 응답하여 구동되며 외부 데이터 입출력 버스로 최종 출력데이터를 전송한다. 예컨데 출력신호(DOU)가 논리 "하이"레벨이면 엔모스 트랜지스터(MN11)가 턴온되어 출력단의 전위가 전원전압 레벨로 풀업되고, 반면에 출력신호(DOD)가 논리 "하이"레벨이면 엔모스 트랜지스터(MN12)가 턴온되어 출력단의 전위가 접지레벨로 풀다운된다.
도 9 는 본 발명에 의한 고속 데이터 출력장치에 대하여 공급전압(VDD)을 3.6V로, 온도(Temp)를 ­10℃로 설정하고, 최상의 모델 파라미터를 적용하였을 때의 시뮬레이션 결과를 나타낸 파형도이다.
본 발명의 실시예에 따라 전송제어신호(KDATA)가 "논리" 하이레벨을 유지하는 동안에는 이전 사이클에서 제 1 래치의 래치 데이터만이 다음단의 제 2 래치(302)로 전달되고, 현재의 사이클에서 제 1 래치의 래치 데이터는 전송되지 않으므로, 도 9 에 나타낸 바와 같이, 현재의 사이클에서 제 1 래치의 래치 데이터(DATAB,DATABB)와 전송제어신호(KDATA)는 오버랩되지 않는다.
본 발명은 상술한 실시예에 한정되지 않고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경하여 실시할 수 있다.
따라서, 본 발명에서는 데이터 패치신호와 레벨쉬프터 인에이블신호를 적절히 조합하여 전송제어신호를 생성함으로서, 최악의 조건 뿐만 아니라 최상의 조건에서도 래치 데이터와 전송제어신호간의 오버랩이 방지되고, 이로 인해 안정된 데이터 출력 효과를 얻을 수 있다.

Claims (2)

  1. 메모리셀로부터 독출된 데이터를 감지하여 센싱 데이터를 출력하는 메인 센스앰프와, 데이터를 출력하기 위한 출력드라이버를 구비한 고속 데이터 출력용 반도체 장치에 있어서,
    상기 메인 센스앰프부터의 센싱 데이터를 레벨 변환하여 레벨 쉬프팅 데이터를 출력하는 레벨쉬프팅수단;
    제 1 및 제 2 래치를 포함하며, 상기 레벨 쉬프팅 데이터를 상기 제 1 래치에 샐프 래치하고, 데이터 패치신호와 제 2 인에이블신호를 논리 조합함에 의해 상기 제 1 래치에 샐프 래치된 데이터를 상기 제 2 래치로 래치하고, 출력 인에이블 신호에 응답하여 상기 제 2 래치에 래치된 데이터를 상기 출력드라이버를 통해 출력하는 데이터 출력 버퍼링수단; 및
    제 1 제어신호와 상기 레벨 쉬프팅 데이터에 응답하여 상기 센싱 데이터가 상기 데이터 출력 버퍼링수단에 샐프 래치된 후 샐프 리셋되도록 상기 메인 센스앰프 및 레벨쉬프팅수단을 제어하기 위한 제 1 및 제 2 인에이블신호를 발생하고, 상기 제 1 래치에 샐프 래치된 데이터가 상기 제 2 래치로 전송되도록 상기 제 2 인에이블신호를 상기 데이터 출력 버퍼링수단에 공급하는 셀프 리셋 제어수단을 구비하는 것을 특징으로 하는 고속 데이터 출력용 반도체 장치.
  2. 제 1 항에 있어서, 상기 데이터 출력 버퍼링수단은
    상기 제 1 래치에 샐프 래치된 데이터를 상기 제 2 래치로 전송하기 위해 상기 데이터 패치신호와 상기 제 2 인에이블신호를 부정 논리곱하여 제 1 전송 제어신호를 생성하는 낸드게이트와, 상기 제 1 전송 제어신호를 반전하여 제 2 전송제어신호를 생성하는 인버터를 포함하는 것을 특징으로 하는 고속 데이터 출력용 반도체 장치.
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