KR20130015939A - 데이터입출력회로 및 반도체메모리장치 - Google Patents

데이터입출력회로 및 반도체메모리장치 Download PDF

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Abstract

데이터입출력회로는 리드동작 시 뱅크에 연결된 제1 입출력라인의 데이터를 증폭하여 데이터신호를 생성하고, 라이트동작 시 제2 입출력라인의 데이터를 증폭하여 구동신호를 생성하는 증폭부; 상기 리드동작 시 상기 데이터신호에 응답하여 상기 제2 입출력라인을 구동하는 리드구동부; 및 상기 라이트동작 시 상기 구동신호에 응답하여 상기 제1 입출력라인을 구동하는 라이트구동부를 포함한다.

Description

데이터입출력회로 및 반도체메모리장치{DATA INPUT/OUTPUT CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 리드동작 또는 라이트동작 시 데이터를 입출력하기 위한 데이터입출력회로를 포함하는 반도체메모리장치에 관한 것이다.
일반적으로 집적회로는 반도체메모리장치를 제어하는 CPU 등의 메모리제어회로를 구비한다. 최근, 메모리제어회로가 고속으로 동작함에 따라 반도체메모리장치의 동작속도 향상이 집적회로의 성능에 중요한 요인으로 작용하고 있다. 따라서, 외부에서 주어지는 클럭의 주파수에 동기하여 동작속도를 향상시킬 수 있는 동기식(Synchronous) 반도체메모리장치가 개발되었다.
한편, 반도체메모리장치의 동작속도를 향상시키기 위해서는 단위 시간당 입출력되는 데이터 양을 증가시켜야 한다. 따라서, 반도체메모리장치와 외부를 연결하는 입출력인터페이스를 고속화할 수 있는 데이터입출력라인의 연결관계도 반도체메모리장치의 동작속도 향상에 중요한 요소로 작용한다.
고집적화된 반도체메모리장치는 데이터가 입출력되는 글로벌입출력라인을 공유하는 다수의 뱅크를 포함하는 구성으로 형성되는 것이 일반적이다. 이와 같은 구성의 반도체메모리장치에 포함된 각각의 뱅크는 리드동작 및 라이트동작 시 공유된 글로벌입출력라인을 통해 데이터를 입출력한다.
도 1을 참고하여 종래 기술에 따른 반도체메모리장치에서 리드동작과 라이트동작이 수행될 때 데이터경로를 살펴보면 다음과 같다.
라이트동작이 수행되는 경우 뱅크(BANK)에 포함된 메모리셀에 저장된 데이터가 센싱 증폭되어 로컬입출력라인쌍(LIO, LIOB)에 실리고, 라이트드라이버(WDRV)는 로컬입출력라인쌍(LIO, LIOB)에 실린 데이터를 증폭하여 글로벌입출력라인쌍(GIO, GIOB)을 통해 반도체메모리장치 외부로 출력한다.
한편, 리드동작이 수행되는 경우 외부에서 입력된 데이터가 글로벌입출력라인쌍(GIO, GIOB)에 실리고, 입출력라인센스앰프(IOSA)는 글로벌입출력라인쌍(GIO, GIOB)에 실린 데이터를 증폭하여 로컬입출력라인쌍(LIO, LIOB)을 통해 뱅크(BANK)에 포함된 메모리셀에 저장한다.
이상 살펴본 바와 같이, 종래의 반도체메모리장치는 라이트동작 시 로컬입출력라인쌍(LIO, LIOB)에 실린 데이터를 증폭하기 위한 라이트드라이버(WDRV)와 리드동작 시 글로벌입출력라인쌍(GIO, GIOB)에 실린 데이터를 증폭하기 위한 입출력라인센스앰프(IOSA)를 뱅크별로 구비해야 한다. 즉, 반도체메모리장치에 포함된 뱅크별로 라이트드라이버(WDRV) 및 입출력라인센스앰프(IOSA)가 별도로 구비된다.
본 발명은 리드동작 및 라이트동작 시 데이터를 입출력하기 위한 데이터입출력회로의 면적소모를 최소화할 수 있는 반도체메모리장치를 개시한다.
이를 위해 본 발명은 리드동작 시 뱅크에 연결된 제1 입출력라인의 데이터를 증폭하여 데이터신호를 생성하고, 라이트동작 시 제2 입출력라인의 데이터를 증폭하여 구동신호를 생성하는 증폭부; 상기 리드동작 시 상기 데이터신호에 응답하여 상기 제2 입출력라인을 구동하는 리드구동부; 및 상기 라이트동작 시 상기 구동신호에 응답하여 상기 제1 입출력라인을 구동하는 라이트구동부를 포함하는 데이터입출력회로를 제공한다.
또한, 본 발명은 제1 입출력라인을 통해 데이터가 입출력되는 뱅크; 및 리드동작 시 상기 제1 입출력라인의 데이터를 증폭하여 생성된 데이터신호에 의해 제2 입출력라인을 구동하고, 라이트동작 시 제2 입출력라인의 데이터를 증폭하여 생성된 구동신호에 의해 상기 제1 입출력라인을 구동하는 데이터입출력회로를 포함하는 반도체메모리장치를 제공한다.
도 1은 종래 기술에 따른 반도체메모리장치에서 리드동작과 라이트동작이 수행될 때 데이터경로를 보여주기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체메모리장치에 포함된 증폭부의 회로도이다.
도 4는 도 2에 도시된 반도체메모리장치에 포함된 라이트구동부의 회로도이다.
도 5는 도 2에 도시된 반도체메모리장치에 포함된 리드구동부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 뱅크(1) 및 데이터입출력회로(2)를 포함한다. 뱅크(1)는 제1 입출력라인(LIO) 및 제1 반전입출력라인(LIOB)을 통해 데이터를 입출력한다. 데이터입출력회로(2)는 증폭부(21), 리드구동부(22) 및 라이트구동부(23)로 구성된다.
증폭부(21)는 리드동작 시 로직하이레벨로 인에이블되는 출력인에이블신호(IOSEN)에 응답하여 제1 입출력라인(LIO) 및 제1 반전입출력라인(LIOB)의 신호를 입력받아 차동증폭하여 데이터신호(D1) 및 반전데이터신호(D1B)를 생성한다. 또한, 증폭부(21)는 라이트동작 시 로직로우레벨로 인에이블되는 라이트신호(WTB)에 응답하여 제2 입출력라인(GIO) 및 제2 반전입출력라인(GIOB)의 신호를 입력받아 차동증폭하여 구동신호(DRV), 반전구동신호(DRVB), 래치신호(LAT) 및 반전래치신호(LATB)를 생성한다.
리드구동부(22)는 라이트신호(WTB)에 응답하여 데이터신호(D1) 및 반전데이터신호(D1B)를 입력받아 제2 입출력라인(GIO) 및 제2 반전입출력라인(GIOB)을 구동한다.
라이트구동부(23)는 구동신호(DRV), 반전구동신호(DRVB), 래치신호(LAT) 및 반전래치신호(LATB)를 입력받아 제1 입출력라인(LIO) 및 제1 반전입출력라인(LIOB)을 구동한다.
도 3을 참고하면 증폭부(21)는 데이터입력부(211), 신호생성부(212) 및 프리차지부(213)를 포함한다. 프리차지부(213)는 PMOS 트랜지스터들(P21, P22, P23)로 구성되어 프리차지 동작 시 로직로우레벨로 입력되는 프리차지신호(LIOPCG)에 응답하여 데이터신호(D1) 및 반전데이터신호(D1B)를 전원전압(VDD)의 레벨로 구동한다.
데이터입력부(211)는 라이트동작 시 로직하이레벨 펄스로 인가되는 라이트인에이블펄스(BWENP)를 입력받아 턴온되는 NMOS 트랜지스터(N21)와, 라이트신호(WTB)에 응답하여 제2 입출력라인(GIO)의 신호를 버퍼링하여 입력데이터(DIN)를 생성하는 노어게이트(NR21)와, 입력데이터(DIN)를 입력받아 턴온되어 노드(nd21)를 구동하는 NMOS 트랜지스터(N22)와, 라이트신호(WTB)에 응답하여 제2 반전입출력라인(GIOB)의 신호를 버퍼링하여 반전입력데이터(DINB)를 생성하는 노어게이트(NR22)와, 반전입력데이터(DINB)를 입력받아 턴온되어 노드(nd22)를 구동하는 NMOS 트랜지스터(N23)를 포함한다.
또한, 데이터입력부(211)는 리드동작 시 로직하이레벨의 출력인에이블신호(IOSEN)를 입력받아 턴온되는 NMOS 트랜지스터(N24)와, 제1 입출력라인(LIO)의 신호를 입력받아 턴온되어 노드(nd21)를 구동하는 NMOS 트랜지스터(N25)와, 제1 반전입출력라인(LIOB)의 신호를 입력받아 턴온되어 노드(nd22)를 구동하는 NMOS 트랜지스터(N26)를 포함한다.
이와 같이 구성된 데이터입력부(211)는 리드동작 시 제1 입출력라인(LIO) 및 제1 반전입출력라인(LIOB)의 데이터를 입력받고, 라이트동작 시 제2 입출력라인(GIO) 및 제2 반전입출력라인(GIOB)의 데이터를 입력받아, 제1 노드(nd21) 및 제2 노드(nd22)를 구동한다.
신호생성부(212)는 차동증폭부(2121), 제1 버퍼부(2122) 및 제2 버퍼부(2123)를 포함한다. 차동증폭부(2121)는 제1 노드(nd21) 및 제2 노드(nd22)의 신호를 차동증폭하여 데이터신호(D1) 및 반전데이터신호(D1B)를 생성한다. 제1 버퍼부(2122)는 라이트동작 시 로직로우레벨로 인가되는 라이트신호(WTB)에 응답하여 데이터신호(D1)를 반전버퍼링하여 반전구동신호(DRVB)를 생성하는 노어게이트(NR23)와, 반전구동신호(DRVB)를 반전버퍼링하여 래치신호(LAT)를 생성하는 인버터(IN21)로 구성된다. 제2 버퍼부(2123)는 라이트동작 시 로직로우레벨로 인가되는 라이트신호(WTB)에 응답하여 반전데이터신호(D1B)를 반전버퍼링하여 구동신호(DRV)를 생성하는 노어게이트(NR24)와, 구동신호(DRV)를 반전버퍼링하여 반전래치신호(LATB)를 생성하는 인버터(IN22)로 구성된다.
도 4를 참고하면 리드구동부(22)는 제어신호생성부(221), 제1 구동부(222) 및 제2 구동부(223)를 포함한다. 제어신호생성부(221)는 리드동작 시 로직하이레벨로 인가되는 라이트신호(WTB)에 응답하여 데이터신호(D1) 및 반전데이터신호(D1B)를 버퍼링하여 제1 제어신호(CTR1) 및 제2 제어신호(CTR2)를 생성한다. 제1 구동부(222)는 제1 제어신호(CTR1)에 응답하여 제2 입출력라인(GIO)을 전원전압(VDD)의 레벨로 풀업구동하고, 제2 제어신호(CTR2)에 응답하여 제2 입출력라인(GIO)을 접지전압(VSS)의 레벨로 풀다운구동한다. 제2 구동부(223)는 제1 제어신호(CTR1)의 반전신호에 응답하여 제2 반전입출력라인(GIOB)을 전원전압(VDD)의 레벨로 풀업구동하고, 제2 제어신호(CTR2)의 반전신호에 응답하여 제2 반전입출력라인(GIOB)을 접지전압(VSS)의 레벨로 풀다운구동한다.
도 5를 참고하면 라이트구동부(23)는 제3 구동부(231), 제4 구동부(232) 및 입출력라인프리차지부(233)를 포함한다. 제3 구동부(231)는 래치신호(LAT)에 응답하여 제1 입출력라인(LIO)을 코어전압(VCORE)의 레벨로 풀업구동하고, 구동신호(DRV)에 응답하여 제1 입출력라인(LIO)을 접지전압(VSS)의 레벨로 풀다운구동한다. 제4 구동부(232)는 반전래치신호(LATB)에 응답하여 제1 반전입출력라인(LIOB)을 코어전압(VCORE)의 레벨로 풀업구동하고, 반전구동신호(DRVB)에 응답하여 제1 반전입출력라인(LIOB)을 접지전압(VSS)의 레벨로 풀다운구동한다. 입출력라인프리차지부(233)는 프리차지신호(LIOPCG)에 응답하여 제1 입출력라인(LIO) 및 제1 반전입출력라인(LIOB)을 연결한다.
이상 살펴본 바와 같이 구성된 반도체메모리장치의 데이터입출력동작을 살펴보되, 리드동작과 라이트동작을 나누어 살펴보면 다음과 같다.
리드동작이 수행되는 경우 증폭부(21)는로직하이레벨로 인에이블되는 출력인에이블신호(IOSEN)에 응답하여 제1 입출력라인(LIO) 및 제1 반전입출력라인(LIOB)의 신호를 입력받아 차동증폭하여 데이터신호(D1) 및 반전데이터신호(D1B)를 생성한다. 리드구동부(22)는 증폭부(21)로부터 데이터신호(D1) 및 반전데이터신호(D1B)를 입력받아 제2 입출력라인(GIO) 및 제2 반전입출력라인(GIOB)을 구동한다.
한편, 라이트동작이 수행되는 경우 증폭부(21)는 라이트동작 시 로직로우레벨로 인에이블되는 라이트신호(WTB)에 응답하여 제2 입출력라인(GIO) 및 제2 반전입출력라인(GIOB)의 신호를 입력받아 차동증폭하여 구동신호(DRV), 반전구동신호(DRVB), 래치신호(LAT) 및 반전래치신호(LATB)를 생성한다. 라이트구동부(23)는 구동신호(DRV), 반전구동신호(DRVB), 래치신호(LAT) 및 반전래치신호(LATB)를 입력받아 제1 입출력라인(LIO) 및 제1 반전입출력라인(LIOB)을 구동한다.
이상 살펴본 바와 같이 본 실시예의 반도체메모리장치에 포함된 데이터입출력회로(2)는 리드동작 시 증폭부(21) 및 리드구동부(22)에 의해 종래기술의 입출력라인센스앰프(IOSA)와 동일한 기능을 수행하고, 라이트동작 시에는 증폭부(21) 및 라이트구동부(23)에 의해 종래기술의 라이트드라이버(WDRV)와 동일한 기능을 수행한다. 따라서, 본 실시예의 반도체메모리장치에 포함된 데이터입출력회로(2)는 리드동작 및 라이트동작 시에 공유되어 사용되는 증폭부(21)에 의해 면적소모를 최소화할 수 있다.
1: 뱅크 2: 데이터입출력회로
21: 증폭부 22: 리드구동부
23: 라이트구동부 211: 데이터입력부
212: 신호생성부 2121: 차동증폭부
2122: 제1 버퍼부 2123: 제2 버퍼부
213: 프리차지부 221: 제어신호생성부
222: 제1 구동부 223: 제2 구동부
231: 제3 구동부 232: 제4 구동부
233: 입출력라인프리차지부

Claims (17)

  1. 리드동작 시 뱅크에 연결된 제1 입출력라인의 데이터를 증폭하여 데이터신호를 생성하고, 라이트동작 시 제2 입출력라인의 데이터를 증폭하여 구동신호를 생성하는 증폭부;
    상기 리드동작 시 상기 데이터신호에 응답하여 상기 제2 입출력라인을 구동하는 리드구동부; 및
    상기 라이트동작 시 상기 구동신호에 응답하여 상기 제1 입출력라인을 구동하는 라이트구동부를 포함하는 데이터입출력회로.
  2. 제 1 항에 있어서, 상기 증폭부는
    상기 리드동작 시 상기 제1 입출력라인의 데이터를 입력받고, 상기 라이트동작 시 상기 제2 입출력라인의 데이터를 입력받아 제1 및 제2 노드를 구동하는 데이터입력부; 및
    상기 제1 및 제2 노드의 신호를 차동증폭을 수행하여 상기 데이터신호, 상기 구동신호를 생성하는 신호생성부를 포함하는 데이터입출력회로.
  3. 제 2 항에 있어서, 상기 데이터입력부는
    상기 리드동작 시 상기 제1 입출력라인의 데이터에 응답하여 상기 제1 노드를 구동하는 제1 구동소자;
    상기 리드동작 시 제1 반전입출력라인의 데이터에 응답하여 상기 제2 노드를 구동하는 제2 구동소자;
    상기 라이트동작 시 상기 제2 입출력라인의 데이터에 응답하여 상기 제1 노드를 구동하는 제3 구동소자; 및
    상기 라이트동작 시 제2 반전입출력라인의 데이터에 응답하여 상기 제2 노드를 구동하는 제4 구동소자를 포함하는 데이터입출력회로.
  4. 제 2 항에 있어서, 상기 신호생성부는
    상기 제1 및 제2 노드의 신호에 응답하여 차동증폭을 수행하여 상기 데이터신호 및 반전데이터신호를 생성하는 차동증폭부;
    상기 라이트동작 시 인에이블되는 라이트신호에 응답하여 상기 데이터신호를 버퍼링하여 반전구동신호를 생성하는 제1 버퍼부; 및
    상기 라이트신호에 응답하여 상기 반전데이터신호를 버퍼링하여 상기 구동신호를 생성하는 제2 버퍼부를 포함하는 데이터입출력회로.
  5. 제 2 항에 있어서, 상기 증폭부는
    프리차지동작 시 상기 데이터신호를 기설정된 레벨로 구동하는 프리차지부를 더 포함하는 데이터입출력회로.
  6. 제 1 항에 있어서, 상기 리드구동부는
    상기 라이트동작 시 인에이블되는 라이트신호에 응답하여 상기 데이터신호 및 반전데이터신호를 버퍼링하여 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제1 제어신호에 응답하여 상기 제2 입출력라인을 풀업구동하고, 상기 제2 제어신호에 응답하여 상기 제2 입출력라인을 풀다운구동하는 구동부를 포함하는 데이터입출력회로.
  7. 제 1 항에 있어서, 상기 라이트구동부는
    래치신호에 응답하여 상기 제1 입출력라인을 풀업구동하고, 상기 구동신호에 응답하여 상기 제2 입출력라인을 풀다운구동하는 구동부를 포함하는 데이터입출력회로.
  8. 제 7 항에 있어서, 상기 라이트구동부는
    프리차지동작 시 상기 제1 입출력라인과 반전입출력라인을 연결하는 입출력라인프리차지부를 더 포함하는 데이터입출력회로.
  9. 제1 입출력라인을 통해 데이터가 입출력되는 뱅크; 및
    리드동작 시 상기 제1 입출력라인의 데이터를 증폭하고, 라이트동작 시 제2 입출력라인의 데이터를 증폭하는 증폭부를 포함하여, 상기 리드동작 시 상기 증폭부에서 생성된 데이터신호에 의해 상기 제2 입출력라인을 구동하고, 상기 라이트동작 시 상기 증폭부에서 생성된 구동신호에 의해 상기 제1 입출력라인을 구동하는 데이터입출력회로를 포함하는 반도체메모리장치.
  10. 제 9 항에 있어서, 상기 데이터입출력회로는
    상기 리드동작 시 상기 제1 입출력라인의 데이터를 증폭하여 상기 데이터신호를 생성하고, 상기 라이트동작 시 상기 제2 입출력라인의 데이터를 증폭하여 상기 구동신호를 생성하는 증폭부;
    상기 리드동작 시 상기 데이터신호에 응답하여 상기 제2 입출력라인을 구동하는 리드구동부; 및
    상기 라이트동작 시 상기 구동신호에 응답하여 상기 제1 입출력라인을 구동하는 라이트구동부를 포함하는 반도체메모리장치.
  11. 제 10 항에 있어서, 상기 증폭부는
    상기 리드동작 시 상기 제1 입출력라인의 데이터를 입력받고, 상기 라이트동작 시 상기 제2 입출력라인의 데이터를 입력받아 제1 및 제2 노드를 구동하는 데이터입력부; 및
    상기 제1 및 제2 노드의 신호를 차동증폭을 수행하여 상기 데이터신호, 상기 구동신호를 생성하는 신호생성부를 포함하는 반도체메모리장치.
  12. 제 11 항에 있어서, 상기 데이터입력부는
    상기 리드동작 시 상기 제1 입출력라인의 데이터에 응답하여 상기 제1 노드를 구동하는 제1 구동소자;
    상기 리드동작 시 제1 반전입출력라인의 데이터에 응답하여 상기 제2 노드를 구동하는 제2 구동소자;
    상기 라이트동작 시 상기 제2 입출력라인의 데이터에 응답하여 상기 제1 노드를 구동하는 제3 구동소자; 및
    상기 라이트동작 시 제2 반전입출력라인의 데이터에 응답하여 상기 제2 노드를 구동하는 제4 구동소자를 포함하는 반도체메모리장치.
  13. 제 11 항에 있어서, 상기 신호생성부는
    상기 제1 및 제2 노드의 신호에 응답하여 차동증폭을 수행하여 상기 데이터신호 및 반전데이터신호를 생성하는 차동증폭부;
    상기 라이트동작 시 인에이블되는 라이트신호에 응답하여 상기 데이터신호를 버퍼링하여 반전구동신호를 생성하는 제1 버퍼부; 및
    상기 라이트신호에 응답하여 상기 반전데이터신호를 버퍼링하여 상기 구동신호를 생성하는 제2 버퍼부를 포함하는 반도체메모리장치.
  14. 제 11 항에 있어서, 상기 증폭부는
    프리차지동작 시 상기 데이터신호를 기설정된 레벨로 구동하는 프리차지부를 더 포함하는 반도체메모리장치.
  15. 제 10 항에 있어서, 상기 리드구동부는
    상기 라이트동작 시 인에이블되는 라이트신호에 응답하여 상기 데이터신호 및 반전데이터신호를 버퍼링하여 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제1 제어신호에 응답하여 상기 제2 입출력라인을 풀업구동하고, 상기 제2 제어신호에 응답하여 상기 제2 입출력라인을 풀다운구동하는 구동부를 포함하는 반도체메모리장치.
  16. 제 10 항에 있어서, 상기 라이트구동부는
    래치신호에 응답하여 상기 제1 입출력라인을 풀업구동하고, 상기 구동신호에 응답하여 상기 제2 입출력라인을 풀다운구동하는 구동부를 포함하는 반도체메모리장치.
  17. 제 16 항에 있어서, 상기 라이트구동부는
    프리차지동작 시 상기 제1 입출력라인과 반전입출력라인을 연결하는 입출력라인프리차지부를 더 포함하는 반도체메모리장치.
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