JP2005235364A - データアクセスタイムを測定するためのテストモードを有する半導体メモリ素子 - Google Patents

データアクセスタイムを測定するためのテストモードを有する半導体メモリ素子 Download PDF

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Abstract

【課題】 ＣＡＳレイテンシ情報やクロック情報に関係なしにデータを出力し、速い時間内にデータアクセスタイムを測定する半導体メモリ素子の提供。
【解決手段】 本発明は、テストモード信号に応答してパイプラッチ手段のデータ入出力を制御するための入力制御信号を生成するためのパイプラッチ制御手段と、メモリセルからデータを受け取り、前記入力制御信号に応答し、前記データを通過させるためのパイプラッチ手段と、前記テストモード信号に応答し、前記出力手段のデータ入出力を制御するための出力ノード制御信号を生成する出力制御手段と、前記出力ノード制御信号に応答し、前記パイプラッチ手段から出力されたデータを、ノーマルモードの場合、ＣＡＳレイテンシによってクロックに同期させて制御し、テストモードの場合、クロックに同期させずに通過させるための出力手段と、を備えてデータアクセスタイムを測定することを特徴とする半導体メモリ。
【選択図】図３

Description

本発明は、半導体設計技術、特にデータアクセスタイムを測定するためのテストモードを有する半導体メモリ素子に関する。
一般に、ＤＲＡＭに外部読み出しコマンドが印加された後、これに該当するデータがデータ出力パッドを介して出力されるまでの最短時間をデータアクセスタイムと言い、またこれを読み出しコマンドと共に入力されたアドレスを基準として、該当データがデータ出力パッドを介して出力されるまでの時間といって、スペックではｔＡＡ(Address Access delay Time)と言う。
図１は、半導体メモリ素子内の読み出しデータ経路にともなうブロック図である。
図１に示しているように、読み出しデータ経路にともなうブロック図は、メモリセルから伝達された複数のデータＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>を受け取るパイプラッチ部３０と、ＣＡＳレイテンシ情報及びクロック情報に応答して、パイプラッチ部３０のデータ入出力を制御するパイプラッチ制御部２０と、パイプラッチ部３０から提供されたデータｒｄｏｂ及びｒｄｏｂ_ｄ、ｆｄｏｂ及びｆｄｏｂ_ｄを外部に出力する出力部５０と、クロック情報に応答して出力部５０のデータ入出力を制御する出力制御部４０とを備える。
そしてパイプラッチ制御部２０は、データＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>がパイプラッチ部３０に入力されるように入力制御信号ｐｉｎｂ<０:２>を生成する入力制御信号生成部２２と、パイプラッチ部３０に入力されるデータＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>がＤＬＬ立下りクロックまたはＤＬＬ立ち上がりクロックのうち、どのクロックに同期されるかを整列信号ｓｏｓｅｂ_ｒｄにより分類してラッチするための整列部２６と、ＣＡＳレイテンシ情報とクロック情報とに応答しパイプラッチ部３０のデータが出力されるように出力制御信号ｐｏｕｔｂ<０:２>を生成する出力制御信号生成部２４とを備える。
出力制御部４０は、出力ノード制御信号ｏｕｔｏｆｆを生成して、出力部５０のノードがＨｉ-ｚ状態を維持するようにする出力ノード制御部４４と、出力部５０にクロック情報ｒｃｌｋ_ｄｏ、ｆｃｌｋ_ｄｏを提供するためのＤＬＬクロック信号生成部４２とを備える。
出力部５０は、パイプラッチ部３０の出力データｒｄｏｂ及びｒｄｏｂ_ｄ、ｆｄｏｂ及びｆｄｏｂ_ｄを増幅させ、これをＤＬＬ出力クロックｒｃｌｋ_ｄｏ、ｆｃｌｋ_ｄｏに同期させて出力させるための増幅部５２と、増幅部５２の出力データを駆動するための駆動部５４とを備える。
参考に、パイプラッチ部３０は、並列接続された複数のパイプラッチから具現される。
また、パイプラッチ部３０に入力されたデータＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>は、メモリセルから出力されてＢＬＳＡ(Bit Line Sense Amplifer；以下、「ＢＬＳＡ」と記す)１２、サブホール１４、ＩＯＳＡ(Input Output Sense Amplifier；以下、「ＩＯＳＡ」と記す)１６、選択部１８にともなう内部データ経路１０を経て出力されたデータである。
図２は、図１のブロック図のタイミング図であって、バースト長(Burst Length；以下、「バースト長」と記す)が４であり、ＣＡＳレイテンシ(CAS Latency；以下、「ＣＡＳレイテンシ」と記す)が３である場合を示す。
図２に示しているように、読み出しコマンドＲＥＡＤが印加されてメモリセルから外部にデータＤＱが出力される経路について述べる。
まず、外部クロックＣＬＫに同期されて読み出しコマンドＲＥＡＤが印加されて、選択されたメモリセルのデータが内部データ経路１０を経てデータＭｕｘ_ｅｖ、Ｍｕｘ_ｏｄに出力される。入力制御信号生成部２２の入力制御信号ｐｉｎｂ<０>がアクティブになり、整列部２６により整列信号ｓｏｓｅｂ_ｒｄがアクティブになって、パイプラッチ部３０にデータがラッチされる。続いて、２番目に入力されたデータＭｕｘ_ｅｖ、Ｍｕｘ_ｏｄも同様に入力制御信号生成部２２の入力制御信号ｐｉｎｂ<１>と整列部２２の整列信号ｓｏｓｅｂ_ｒｄにより、パイプラッチ部３０にラッチされる。出力制御信号生成部２４による出力制御信号ｐｏｕｔｂ<０>に応答して、パイプラッチ部３０に先にラッチされたデータが出力される。２番目に入力されたデータも出力制御信号ｐｏｕｔｂ<１>に応答して出力される。パイプラッチ部３０の出力データｒｄｏｂ及びｒｄｏｂ_b、ｆｄｏｂ及びｆｄｏｂ_ｂが増幅部５２により増幅され、ＤＬＬクロック信号生成部４２のＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏに同期されて、駆動部５４を介してデータＤＱが出力される。続いて、次のＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏにデータＤＱが出力される。
２番目に入力された１対のデータも連続的に立ち上がり出力クロックｒｃｌｋ_ｄｏとＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏに同期されて出力される。
外部クロックＣＬＫを基準とすれば、読み出しコマンドＲＥＡＤが印加され、最初データＤＱが出力されるまでＣＡＳレイテンシ３が満足され、続き４個のデータが連続的に出力されてバースト長が満足されることが確認できる。
一方、ＤＤＲ ＳＤＲＡＭ以後からは内部動作がクロックに同期されて駆動し、特にデータが出力されるためには、ＣＡＳレイテンシ以後に出力されるため、ウェーハ上でｔＡＡを測定するのには制約がある。
すなわち、ＤＤＲ ＳＤＲＡＭの場合にはＣＡＳレイテンシ「１」がなく、ウェーハ上での測定装置の制約上、クロックの周期を４０ｎｓ以下にすることができないため、パッケージ上でｔＡＡを測定する。ところが、ウェーハ上では結果値測定だけでなく、内部信号及びデータを観察できる反面、パッケージ上でのｔＡＡテスト時には、結果値だけを測定できるため、ＦＡ(Failure Analysis；以下、「ＦＡ」と記す)するのに困難がある。
本発明は、上述したような従来の技術の問題点を解決するためになされたものであって、その目的は、ＣＡＳレイテンシ情報やクロック情報に関係なくデータを出力することによって、速い時間内にデータアクセスタイムを測定するテストモードを有する半導体メモリ素子を提供する。
上述した問題を解決するため、本発明の半導体メモリ素子によれば、テストモード信号に応答してパイプラッチ手段のデータ入出力を制御するための入力制御信号を生成するためのパイプラッチ制御手段と、メモリセルからデータを受け取って前記入力制御信号に応答して、ノーマルモードの場合、前記データをクロックに同期してＣＡＳ(Column Address Strobe)レイテンシによって制御し、テストモードの場合、クロックに同期させずに前記データを通過させるためのパイプラッチ手段と、前記テストモード信号に応答して、前記出力手段のデータ入出力を制御するための出力ノード制御信号を生成する出力制御手段と、前記出力ノード制御信号に応答して、前記パイプラッチ手段から出力されたデータを、ノーマルモードの場合、ＣＡＳレイテンシによってクロックに同期させて制御し、テストモードの場合、クロックに同期させずに通過させるための出力手段と、を備えてデータアクセスタイムを測定することを特徴とする。
上述した本発明はクロック情報やＣＡＳレイテンシ情報などに制御されず読み出し経路にともなうブロックの素子自体の遅延だけを有してデータが出力されるので、ウェーハ上でクロックの周期を調整せずにもｔＡＡを測定することができる。したがって、テストにともなう時間を低減でき、ウェーハ上でｔＡＡを測定する時、内部信号及びデータを観察できるので、ＦＡすることが容易となる。
以下、本発明の最も好ましい実施の形態を、図面を参照しながら説明する。
図３は、本発明に係るｔＡＡ測定テストモードを有する半導体メモリ素子のブロック構成図である。
図３に示しているように、半導体メモリ素子は、メモリセルから伝達された複数のデータＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>を受け取るパイプラッチ部３００と、ＣＡＳレイテンシ情報及びクロック情報に応答して、パイプラッチ部３００のデータ入出力を制御するパイプラッチ制御部２００と、パイプラッチ部３００から提供されたデータｒｄｏｂ及びｒｄｏｂ_ｄ、ｆｄｏｂ及びｆｄｏｂ_ｄを外部に出力する出力部５００と、クロック情報に応答して出力部５００のデータ入出力を制御する出力制御部４００と、ｔＡＡを測定するためのテスト信号ｔｍ_ｃｌ１を生成するテストモード信号生成部８００とを備える。
また、データＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>は、パイプラッチ部３００に入力されるまで選択されたメモリセルのデータを増幅させカラム選択信号Ｙｉに応答して、データＳＩＯ_ｅｖ<０:１５>、ＳＩＯ_ｅｖ<０:１５>を伝達するＢＬＳＡ(Bit Line Sense Amplifer；以下、「ＢＬＳＡ」と記す)１２０と、ＢＬＳＡ１２０の出力データをローカルデータラインのデータＬＩＯ_ｅｖ<０:１５>、ＬＩＯ_ｏｄ<０:１５>に伝達するためのサブホール１４０と、データＬＩＯ_ｅｖ<０:１５>、ＬＩＯ_ｏｄ<０:１５>を増幅させるためのＩＯＳＡ(Input Output Sense Amplifier；以下、「ＩＯＳＡ」と記す)１６０と、バンド幅(Ｂａｎｄｗｉｄｔｈ)に応じてデータＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>を選択して出力するための選択部１８０にともなう内部データ経路１００を経てパイプラッチ部３００にラッチされる。
そして、パイプラッチ制御部２００は、データＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>がパイプラッチ部３００に入力されるように、入力制御信号ｐｉｎｂ<０:２>を生成する入力制御信号生成部２２０と、パイプラッチ部３００に入力されるデータＭｕｘ_ｅｖ<０:１５>、Ｍｕｘ_ｏｄ<０:１５>がＤＬＬ立下りクロックまたはＤＬＬ立ち上がりクロックのうち、どのクロックに同期されるかを整列信号ｓｏｓｅｂ_ｒｄによって分類してラッチさせるための整列部２６０と、ＣＡＳレイテンシ情報とクロック情報に応答してパイプラッチ部３００のデータが出力されるように出力制御信号ｐｏｕｔｂ<０:２>を生成する出力制御信号生成部２４０とを備える。
出力制御部４００は、出力ノード制御信号ｏｕｔｏｆｆを生成して出力部５００のノードがＨｉ-ｚ状態を維持するようにする出力ノード制御部４４０と、出力部５００にクロック情報ｒｃｌｋ_ｄｏ、ｆｃｌｋ_ｄｏを提供するためのＤＬＬクロック信号生成部４２０とを備える。
出力部５００は、パイプラッチ部３００の出力データｒｄｏｂ及びｒｄｏｂ_ｄ、ｆｄｏｂ及びｆｄｏｂ_ｄを増幅させ、これをＤＬＬ出力クロックｒｃｌｋ_ｄｏ、ｆｃｌｋ_ｄｏに同期させて出力させるための増幅部６００と、増幅部６００の出力データを駆動するための駆動部７００とを備える。
テストモード信号生成部８００は、テストモードにおいてデータピンまたはアドレスピンなどを介して入力される信号をデコードしてテストモード信号ｔｍ_ｃｌ１を生成する場合もあり、または半導体素子の内部に備えられたＭＲＳ(Mode Register Sets)のうち用いられていないフィールドを用いて、テストモード信号ｔｍ_ｃｌ１を生成する場合もする。したがって、テストモード信号生成部８００は、ＭＲＳを使用して具現することができる。
参考に、パイプラッチ部３００は、並列接続された複数のパイプラッチから具現される。
本発明は、テストモード信号ｔｍ_ｃｌ１の活性化の際、パイプラッチ制御部２００において常に１つのパイプラッチが活性化されるようにこれを制御する入力制御信号ｐｉｎｂ<０>及び出力制御信号ｐｏｕｔｂ<０>を接地電圧ＶＳＳとして出力し、以外のパイプラッチは非活性化されるように入力制御信号ｐｉｎｂ<０>及び出力制御信号ｐｏｕｔｂ<０>を電源電圧ＶＤＤとして出力する。また、ＤＬＬ出力クロック生成部４２０は、パイプラッチ部３００の出力データがクロックに同期されずに増幅されて出力されるようにするために、ＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏを電源電圧ＶＤＤとして出力し、ＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏを接地電圧ＶＳＳとして出力する。
これによりｔＡＡをテストする時、パイプラッチ制御部２００に制御されて、パイプラッチ部３００では常にアクティブになったラッチだけを介して１対のデータが出力され、ＤＬＬクロック信号生成部４２０により制御される増幅部６００では、クロックに同期されずにデータが直ちに増幅されて出力される。このような駆動のための具体的な回路構成は後述する。
結局、本発明はテストの際に、読み出しコマンドＲＥＡＤにより選択されたデータはクロックの同期されずに読み出し経路にともなうブロック内素子による遅延だけを有して出力されるので、ウェーハ上でｔＡＡを測定できる。
図４は、図３のパイプラッチ部３００の内部回路図である。
図４に示しているように、パイプラッチ部３００は、内部データ経路１００のデータＭｕｘ_ｅｖ<０>、Ｍｕｘ_ｏｄ<０>が整列信号ｓｏｓｅｂ_ｒｄに応じてＤＬＬ立下りクロックまたはＤＬＬ立ち上がりクロックのうち、どのクロックに同期されるかを分類し、入力制御信号ｐｉｎｂ<０>に応答して伝達するための選択部３１０と、選択部３１０の出力信号をラッチして、立ち上がり選択データｍｘ_ｒｄｏと立下り選択データｍｘ_ｆｄｏに出力するためのラッチ３２０と、入力された立ち上がり選択データｍｘ_ｒｄｏと立下り選択データｍｘ_ｆｄｏを出力制御信号ｐｏｕｔｂ<０>に応答して伝達するための伝達部３３０と、伝達部３３０の出力データｒｄｏ、ｆｄｏを立ち上がりデータｒｄｏｂ及び反転された立ち上がりデータｒｄｏｂ_ｄ、立下りデータｆｄｏｂ及び反転された立下りデータｆｄｏｂ_ｄに出力させるためのパイプ出力部３４０とを備える。
そして、パイプ出力部３４０は、伝達部３３０の出力データｒｄｏをラッチして、立ち上がりデータｒｄｏｂに出力するためのラッチ３４２と、立ち上がりデータｒｄｏｂを反転させて反転された立ち上がりデータｒｄｏｂ_ｄに出力させるためのインバータI１と、伝達部３３０の出力データｆｄｏをラッチするためのラッチ３４４と、ラッチ３４４のデータをＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏに同期させて伝達するためのトランスファーゲート３４６と、トランスファーゲート３４６の出力データをラッチして立下りデータｆｄｏｂに出力するためのラッチ３４８と、ラッチ３４８のデータｆｄｏｂを反転させて反転された立下りデータｆｄｏｂ_ｄに出力させるためのインバータI２から具現される。
参考に、パイプラッチ部３００は、前記のような構造のパイプラッチが複数個並列に接続されて具現される。そして並列に配置されたパイプラッチは、各々入力制御信号ｐｉｎｂ<１>、ｐｉｎｂ<２>に同期されてデータを受け取り、出力制御信号ｐｏｕｔｂ<１>、ｐｏｕｔｂ<２>に同期されて出力される。
一方、テストモード信号生成部８００によってテストモード信号ｔｍ_ｃｌ１が活性化されれば、入力制御信号生成部２２０によって生成される入力制御信号ｐｉｎｂ<０:３>が各々接地電圧ＶＳＳ、電源電圧ＶＤＤ、ＶＤＤとして出力されて、最初パイプラッチだけアクティブされてデータをラッチする。したがって、内部データ経路１００から到着したデータがクロックに同期されずに直ちにパイプラッチ部３００にラッチされる。そして出力制御信号生成部２４０もテストモード信号ｔｍ_ｃｌ１に応答して出力制御信号ｐｏｕｔｂ<０:２>を各々接地電圧ＶＳＳ、電源電圧ＶＤＤ、ＶＤＤを出力するので、パイプラッチ部３００は、入力されたデータを直ちに出力する。
したがって、テストモード信号ｔｍ_ｃｌ１の活性化の際には、複数のパイプラッチのうち、１つだけを常に活性化させて、入力制御信号、出力制御信号及び整列信号による制御なしに内部データ経路１００を介して入力されたデータがパイプラッチ部３００自体の遅延だけを有して出力される。
図５は、図３の駆動部７００及び増幅部６００の内部回路図である。
図５に示しているように、増幅部６００は立ち上がりデータｒｄｏｂ及びｒｄｏｂ_ｄ及び立下りデータｆｄｏｂ及びｆｄｏｂ_ｄが論理値「ハイ」を有する場合、これをＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏまたはＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏに同期させて増幅して出力させるためのハイデータ増幅部６２０と、立ち上がりデータｒｄｏｂ及びｒｄｏｂ_ｄ及び、立下りデータｆｄｏｂ及びｆｄｏｂ_ｄが論理値「ロー」を有する場合、これをＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏまたはＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏに同期させて増幅して出力させるためのローデータ増幅部６４０とを備え、駆動部７００は、ハイデータ増幅部６２０の出力信号をゲート入力とし電源電圧ＶＤＤＱと出力ノードとの間にソース-ドレイン経路を有するＰＭＯＳトランジスタＰＭ３と、ローデータ増幅部６４０の出力信号をゲート入力とし出力ノードと接地電圧ＶＳＳＱとの間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ３とを備える。
そしてハイデータ増幅部６２０は、立ち上がりデータｒｄｏｂ及びｒｄｏｂ_ｄ及び立下りデータｆｄｏｂ及びｆｄｏｂ_ｄをＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏまたはＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏに同期させて増幅するための差動増幅器６２２と、出力ノード制御信号ｏｕｔｏｆｆに応答して差動増幅器６２２の各出力ノードを初期化させ、出力部６００の出力ノードをＨｉ-ｚ状態に維持させるためのＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１と、差動増幅器６２２の出力信号をラッチするためのラッチ部６２４と、ラッチ部６２４の出力信号を遅延させて出力させるためのインバータチェーンＩ７、Ｉ８とから具現される。
また、ローデータ増幅部６４０も同じ回路的具現を有する。
一方、テストモード信号生成部８００のテストモード信号ｔｍ_ｃｌ１がアクティブになれば、ＤＬＬ出力クロック生成部４００は、ＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏを電源電圧ＶＤＤとして、ＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏを接地電圧ＶＳＳとして出力する。したがって、増幅部６００は、ＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏに制御される差動増幅器６２２、６２４が常にアクティブになっているので、増幅部６００自体による遅延だけを有して立ち上がりデータｒｄｏｂ、ｒｄｏｂ_ｄを増幅して出力させる。なお、ＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏは、常に非活性化されるので、立下りデータｆｄｏｂ,ｆｄｏｂ_ｄは出力されない。
図６は、図５のｔＡＡ測定テストモード時の動作タイミング図であって、これを参照してｔＡＡテストモードを有する半導体メモリ素子の動作を述べる。
まず、テストモード信号ｔｍ_ｃｌ１がアクティブになれば、入力制御信号生成部２４０及び出力制御信号生成部２４０は、１つのパイプラッチだけをアクティブにするために入力制御信号ｐｉｎｂ<０:２>及び出力制御信号ｐｏｕｔｂ<０:２>を各々論理値「ロー」、「ハイ」、「ハイ」に出力する。そしてＤＬＬクロック信号生成部４２０は、ＤＬＬ立ち上がり出力クロックｒｃｌｋ_ｄｏは論理値「ハイ」に、ＤＬＬ立下り出力クロックｆｃｌｋ_ｄｏは論理値「ロー」に出力することによって、増幅部６００がＤＬＬ出力クロックに同期されずに入力されたデータを増幅するようにする。出力ノード制御部４４０は、テストモード信号ｔｍ_ｃｌ１の活性化以後一定時間遅延後に出力ノード制御信号ｏｕｔｏｆｆを非活性化させることによって、出力部５００の出力ノードにデータが印加されるようにする。
次いで、外部クロックＣＬＫに同期されて読み出しコマンドＲＥＡＤが印加されれば、これに選択されたメモリセルのデータが内部データ経路１００を経てデータＭｕｘ_ｅｖ,Ｍｕｘ_ｏｄに出力される。入力されたデータは、入力制御信号ｐｉｎｂ<０:２>及び出力制御信号ｐｏｕｔｂ<０:２>により持続的にアクティブになったパイプラッチ部３００をバイパスする。続いて増幅部６００及び駆動部７００を経て、データが出力される。
以後、連続的に印加された読み出しコマンドＲＥＡＤによるデータが前記と同様な経路を経て出力される。
したがって、読み出しコマンドＲＥＡＤが印加され、クロックやＣＡＳレイテンシなどにより制御されずにデータが出力されて、ｔＡＡが測定されることを確認することができる。
上述した本発明は、テストモード信号ｔｍ_ｃｌ１がアクティブになれば、クロック情報やＣＡＳレイテンシ情報などに制御されずに、読み出し経路にともなうブロックの素子自体の遅延だけを有してデータが出力されるので、ウェーハ上でクロックの周期を調整しなくてもｔＡＡを測定することができる。したがって、テスト時間を低減することができ、ウェーハ上でｔＡＡ測定の際、内部信号及びデータを観察できるので、ＦＡすることが容易となる。
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
半導体メモリ素子内の読み出しデータ経路にともなうブロック図である。 図１のブロックの動作タイミング図である。 本発明に係るｔＡＡ測定テストモードを有する半導体メモリ素子のブロック図である。 図３のパイプラッチ部の内部回路図である。 図３の駆動部及び増幅部の内部回路図である。 図５のｔＡＡ測定テストモード時の動作タイミング図である。
符号の説明
２００ パイプラッチ制御部
３００ パイプラッチ部
８００ テストモード信号生成部

Claims (7)

  1. テストモード信号に応答してパイプラッチ手段のデータ入出力を制御するための入力制御信号を生成するためのパイプラッチ制御手段と、
    メモリセルからデータを受け取って前記入力制御信号に応答して、ノーマルモードの場合、前記データをクロックに同期してＣＡＳ(Column Address Strobe)レイテンシによって制御し、テストモードの場合、クロックに同期させずに前記データを通過させるためのパイプラッチ手段と、
    前記テストモード信号に応答して、前記出力手段のデータ入出力を制御するための出力ノード制御信号を生成する出力制御手段と、
    前記出力ノード制御信号に応答して、前記パイプラッチ手段から出力されたデータを、ノーマルモードの場合、ＣＡＳレイテンシによってクロックに同期させて制御し、テストモードの場合、クロックに同期させずに通過させるための出力手段と、
    を備えてデータアクセスタイムを測定することを特徴とする半導体メモリ素子。
  2. 前記半導体メモリ素子は、データアクセスタイムを測定するための前記テストモード信号を生成するためのテストモード信号生成手段をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
  3. 前記パイプラッチ手段は、
    並列接続された複数のラッチを含み、前記パイプラッチ制御手段は、テストモードで前記複数のラッチのいずれかだけを常にイネーブルさせることを特徴とする請求項２に記載の半導体メモリ素子。
  4. 前記出力制御手段は、ノーマルモードにおいてクロックの立ち上がりに同期されて第１データを出力制御し、クロックの立下りに同期されて第２データを出力制御するためのＤＬＬクロック信号生成手段を備えることを特徴とする請求項３に記載の半導体メモリ素子。
  5. 前記ＤＬＬクロック生成手段は、テストモードにおいてクロックに同期されずに第１データのみがバイパスされるように制御することを特徴とする請求項４に記載の半導体メモリ素子。
  6. 前記出力制御手段は、ノーマルモードにおいてＣＡＳレイテンシ情報に応答して出力手段の出力ノードをＨｉ-ｚ状態(high Impedance state)に制御するための出力ノード制御手段を含み、
    前記出力ノード制御手段は、テストモードにおいて、前記ＣＡＳレイテンシ情報に関係なく前記出力ノードを一定時間遅延後にＨｉ-ｚ状態に制御することを特徴とする請求項１に記載の半導体メモリ素子。
  7. 前記テスト信号を生成する手段は、内部に備えるＭＲＳにより具現されることを特徴とする請求項１に記載の半導体メモリ素子。
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