KR100583152B1 - 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자 - Google Patents

데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자 Download PDF

Info

Publication number
KR100583152B1
KR100583152B1 KR1020040011094A KR20040011094A KR100583152B1 KR 100583152 B1 KR100583152 B1 KR 100583152B1 KR 1020040011094 A KR1020040011094 A KR 1020040011094A KR 20040011094 A KR20040011094 A KR 20040011094A KR 100583152 B1 KR100583152 B1 KR 100583152B1
Authority
KR
South Korea
Prior art keywords
output
data
clock
test mode
unit
Prior art date
Application number
KR1020040011094A
Other languages
English (en)
Other versions
KR20050082599A (ko
Inventor
장지은
박기덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040011094A priority Critical patent/KR100583152B1/ko
Priority to TW093139638A priority patent/TWI270889B/zh
Priority to JP2004372022A priority patent/JP5016784B2/ja
Priority to US11/022,828 priority patent/US7818526B2/en
Publication of KR20050082599A publication Critical patent/KR20050082599A/ko
Application granted granted Critical
Publication of KR100583152B1 publication Critical patent/KR100583152B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization

Abstract

본 발명은 카스레이턴시 정보나 클럭 정보에 상관없이 데이터를 출력하여 빠른 시간 내 데이터 엑세스 타임을 측정하는 테스트모드를 갖는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 메모리셀로부터 전달된 복수의 데이터를 입력받는 파이프 래치수단; 카스레이턴시 정보 및 클럭 정보에 응답하여 상기 파이프래치수단의 데이터 입출력을 제어하는 파이프래치제어수단; 상기 파이프래치수단으로 부터 제공된 테이터를 데이터 패드로 출력하는 출력수단; 클럭 정보에 응답하여 상기 출력수단의 데이터 입출력을 제어하는 출력제어수단; 및 데이터 억세스 타임을 측정하기 위한 테스트신호를 생성하는 수단을 포함하며, 상기 파이프래치제어수단 및 상기 출력제어수단은 상기 테스트신호에 응답하여 테스트모드에서 데이터의 입출력이 클럭에 동기됨 없이 바이패스되도록 제어하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
tAA, 카스레이턴시, 비동기, 테스트모드, 데이터 경로

Description

데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEIVCE HAVING TEST MODE OF tAA CHARACTOR}
도 1은 반도체 메모리 소자 내 읽기 데이터 경로에 따른 블록도.
도 2는 도 1의 블록의 동작 파형도.
도 3은 본 발명에 따른 tAA 측정 테스트모드를 갖는 반도체 메모리 소자의 블록도.
도 4는 도 3의 파이프 래치부의 내부 회로도.
도 5는 도 3의 드라이빙부 및 증폭부의 내부 회로도.
도 6은 도 5의 tAA 측정 테스트모드 시의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 파이프 래치 제어부
300 : 파이프 래치부
800 : 테스트모드 신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자에 관한 것이다.
일반적으로 DRAM에 외부 읽기 커맨드(RD)가 인가된 이후, 이에 해당되는 데이터가 데이터 출력패드를 통해 출력될 때까지의 최단시간을 데이터 억세스 타임이라고 하며, 또한 이를 읽기 커맨드(RD)와 함께 입력된 어드레스를 기준으로 해당 데이터가 데이터 출력패드를 통해 출력될 때까지의 시간이라고 하여 스펙에서는 tAA(Address Access delay time)라고 한다.
도 1은 반도체 메모리 소자 내 읽기 데이터 경로에 따른 블록도이다.
도 1을 참조하면, 읽기 데이터 경로에 따른 블록도는 메모리셀로부터 전달된 복수의 데이터(Mux_ev<0:15>, Mux_od<0:15>)를 입력받는 파이프 래치부(30)와, 카스레이턴시 정보 및 클럭 정보에 응답하여 파이프래치부(30)의 데이터 입출력을 제어하는 파이프래치제어부(20)와, 파이프래치부(30)으로 부터 제공된 테이터(rdob 및 rdob_d, fdob 및 fdob_d)를 외부로 출력하는 출력부(50)와, 클럭 정보에 응답하여 출력부(50)의 데이터 입출력을 제어하는 출력제어부(40)를 구비한다.
그리고 파이프래치 제어부(20)는 데이터(Mux_ev<0:15>, Mux_od<0:15>)가 파이프래치부(30)에 입력되도록 입력제어신호(pinb<0:2>)를 생성하는 입력제어신호 생성부(22)와, 파이프 래치부(22)에 입력될 데이터(Mux_ev<0:15>, Mux_od<0:15>)가 DLL 폴링 클럭 또는 DLL 라이징 클럭 중 어느 클럭에 동기되어 나갈 것인지를 정렬신호(soseb_rd)에 따라 분류하여 래치시키기 위한 정렬부(26)와, 카스레이턴시 정보와 클럭 정보에 응답하여 파이프 래치부(30)의 데이터를 출력되도록 출력제어신호(poutb<0:2>)를 생성하는 출력제어신호 생성부(24)를 구비한다.
출력제어부(40)는 출력노드 제어신호(outoff)를 생성하여 출력부(50)의 노드가 Hi-z 상태를 유지하도록 하는 출력노드 제어부(44)와, 출력부(50)에 클럭정보(rclk_do, fclk_do)를 제공하기 위한 DLL 클럭신호 생성부(42)를 구비한다.
출력부(50)는 파이프 래치부(30)의 출력 데이터(rdob 및 rdob_d, fdob 및 fdob_d)를 증폭시키고 이를 DLL 출력클럭(rclk_do, fclk_do)에 동기시켜 출력시키기 위한 증폭부(52)와, 증폭부(52)의 출력 데이터를 드라이빙 하기 위한 드라이빙부(54)를 구비한다.
참고적으로, 파이프 래치부(30)는 병렬 접속된 복수의 파이프래치로 구현된다. 그리고 파이프 래치부(30)에 입력된 데이터(Mux_ev<0:15>, Mux_od<0:15>)는 메모리셀로 부터 출력되어 BLSA(Bit Line Sense Amplifer; 이하 'BLSA'라 함, 12), 서브홀(14), IOSA(Input Output Sense Amplifier; 이하 'IOSA'라 함, 16), 선택부(18)에 따른 내부 데이터 경로(10)를 거쳐 출력된 데이터이다.
도 2는 도 1의 블록도의 타이밍도로써, 버스트랭스(Burst Length; 이하 '버스트랭스'라 함)가 4이고 카스레이턴시(Cas Latency; 이하 '카스레이턴시'라 함)가 3인 경우를 나타낸다.
도 2를 참조하여 읽기커맨드(READ)가 인가되어 메모리셀로부터 외부로 데이터(DQ)가 출력되는 경로를 살펴보도록 한다.
먼저, 외부클럭(CLK)에 동기되어 읽기커맨드(READ)가 인가되어 선택된 메모리셀의 데이터가 내부데이터 경로(10)를 거쳐 데이터(Mux_ev, Mux_od)로 출력된다. 입력제어신호 생성부(22)의 입력제어신호(pinb<0>)가 활성화되고, 정렬부(26)에 의해 정렬신호(soseb_rd)가 활성화되어 파이프래치부(30)에 데이터가 래치된다. 이어 두번째 입력된 데이터(Mux_ev, Mux_od)도 동일하게 입력제어신호 생성부(22)의 입력제어신호(pinb<1>)와 정렬부(22)의 정렬신호(soseb_rd)에 의해 파이프래치부(30)에 래치된다. 출력제어신호 생성부(24)에 의한 출력제어신호(poutb<0>)에 응답하여 파이프래치부(30)에 먼저 래치된 데이터가 출력된다. 두번째 입력되었던 데이터도 출력제어신호(poutb<1>)에 응답하여 출력된다. 파이프래치부(30)의 출력데이터(rdob 및 rdob_b, fdob 및 fdob_b)가 증폭부(52)에 의해 증폭되고 DLL 클럭신호 생성부(42)의 DLL 라이징 출력클럭(rclk_do)에 동기되어 드라이빙부(54)를 통해 데이터(DQ)가 출력된다. 이어 다음 DLL 폴링 출력클럭(fclk_do)에 데이터(DQ)가 출력된다. 두번째 입력된 한쌍의 데이터도 연속적으로 라이징 출력클럭(rclk_do)과 DLL 폴링 출력클럭(fclk_do)에 동기되어 출력된다.
외부클럭(CLK)을 기준으로 보면 읽기 커맨드(READ)가 인가되고, 첫번째 데이터(DQ)가 출력될 때 까지 카스레이턴시 3이 만족되며, 이어 4개의 데이터가 연속적으로 출력되어 버스트랭스가 만족되는 것을 확인할 수 있다.
한편, DDR SDRAM 이후 부터는 내부 동작들이 클럭에 동기되어 구동되며 특히 데이터가 출력되기 위해서는 카스레이턴시 이후에 출력되기 때문에, 웨이퍼 상에서 tAA를 측정하는데는 제약이 생긴다.
즉, DDR SDRAM의 경우에는 카스레이턴시 '1'이 없으며, 웨이퍼 상에서의 측정 장치의 제약상 클럭의 주기를 40ns 이하로 줄일 수 없어 패키지 상에서 tAA를 측정한다. 그런데, 웨이퍼 상에서는 결과값 측정 뿐만 아니라 내부신호 및 데이터를 관찰할 수 있는 반면, 패키지 상에서의 tAA 테스트 시에는 결과값 만을 측정할 수 있어 FA(Failure Analysis; 이하 'FA'라 함)에 어려움이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 카스레이턴시 정보나 클럭 정보에 상관없이 데이터를 출력하므로써 빠른 시간 내 데이터 엑세스 타임을 측정하는 테스트모드를 갖는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 반도체 메모리 소자는 메모리셀로부터 전달된 복수의 데이터를 입력받는 파이프 래치수단; 카스레이턴시 정보 및 클럭 정보에 응답하여 상기 파이프래치수단의 데이터 입출력을 제어하는 파이프래치제어수단; 상기 파이프래치수단으로 부터 제공된 테이터를 데이터 패드로 출력하는 출력수단; 클럭 정보에 응답하여 상기 출력수단의 데이터 입출력을 제어하는 출력제어수단; 및 데이터 억세스 타임을 측정하기 위한 테스트신호를 생성하는 수단을 포함하며, 상기 파이프래치제어수단 및 상기 출력제어수단은 상기 테스트신호에 응답하여 테스트모드에서 데이터의 입출력이 클럭에 동기됨 없이 바이패스되도록 제어하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 tAA 측정 테스트모드를 갖는 반도체 메모리 소자의 블록 구성도이다.
도 3을 참조하면, 반도체 메모리 소자는 메모리셀로부터 전달된 복수의 데이터(Mux_ev<0:15>, Mux_od<0:15>)를 입력받는 파이프 래치부(300)와, 카스레이턴시 정보 및 클럭 정보에 응답하여 파이프래치부(300)의 데이터 입출력을 제어하는 파이프래치제어부(200)와, 파이프래치부(300)로 부터 제공된 테이터(rdob 및 rdob_d, fdob 및 fdob_d)를 외부로 출력하는 출력부(500)와, 클럭 정보에 응답하여 출력부(500)의 데이터 입출력을 제어하는 출력제어부(400)와, tAA을 측정하기 위한 테스트신호(tm_cl1)를 생성하는 테스트모드 신호 생성부(800)를 구비한다.
그리고 데이터(Mux_ev<0:15>, Mux_od<0:15>)는 파이프 래치부(300)로 입력되기 까지 선택된 메모리셀의 데이터를 증폭시키고 컬럼선택신호(Yi)에 응답하여 데이터(SIO_ev<0:15>, SIO_ev<0:15>)를 전달하는 BLSA(Bit Line Sense Amplifer; 이하 'BLSA'라 함, 120)와, BLSA(120)의 출력데이터를 로컬데이터 라인의 데이터(LIO_ev<0:15>, LIO_od<0:15>)로 전달하기 위한 서브홀(140)과, 데이터(LIO_ev<0:15>, LIO_od<0:15>)를 증폭시키기 위한 IOSA(Input Output Sense Amplifier; 이하 'IOSA'라 함, 160)와, 밴드폭(Bandwidth)에 따라 데이터(Mux_ev<0:15>, Mux_od<0:15>)를 선택하여 출력하기 위한 선택부(180)에 따른 내부 데이터 경로(100)를 거쳐서 파이프래치부(200)에 래치된다.
그리고 파이프래치 제어부(200)는 데이터(Mux_ev<0:15>, Mux_od<0:15>)가 파이프래치부(300)에 입력되도록 입력제어신호(pinb<0:2>)를 생성하는 입력제어신호 생성부(220)와, 파이프 래치부(220)에 입력될 데이터(Mux_ev<0:15>, Mux_od<0:15>)가 DLL 폴링 클럭 또는 DLL 라이징 클럭 중 어느 클럭에 동기되어 나갈 것인지를 정렬신호(soseb_rd)에 따라 분류하여 래치시키기 위한 정렬부(260)와, 카스레이턴시 정보와 클럭 정보에 응답하여 파이프 래치부(300)의 데이터를 출력되도록 출력제어신호(poutb<0:2>)를 생성하는 출력제어신호 생성부(240)를 구비한다.
출력제어부(400)는 출력노드 제어신호(outoff)를 생성하여 출력부(500)의 노드가 Hi-z 상태를 유지하도록 하는 출력노드 제어부(440)와, 출력부(500)에 클럭정보(rclk_do, fclk_do)를 제공하기 위한 DLL 클럭신호 생성부(420)를 구비한다.
출력부(500)는 파이프 래치부(300)의 출력 데이터(rdob 및 rdob_d, fdob 및 fdob_d)를 증폭시키고 이를 DLL 출력클럭(rclk_do, fclk_do)에 동기시켜 출력시키기 위한 증폭부(600)와, 증폭부(600)의 출력 데이터를 드라이빙 하기 위한 드라이빙부(700)를 구비한다.
테스트모드신호 생성부(800)는 테스트 모드에서 데이터 핀 또는 어드레스 핀 등을 통하여 입력되는 신호를 디코딩하여 테스트모드신호(tm_cl1)를 생성하기도 하며, 또는 반도체 소자 내부 구비된 MRS(Mode Register Sets) 중 사용되지 않는 필드를 사용하여 테스트모드신호(tm_cl1)를 생성하기도 한다. 따라서, 테스트모드 신호 생성부(800)는 MRS를 사용하여 구현할 수 있다.
참고적으로, 파이프 래치부(300)는 병렬 접속된 복수의 파이프래치로 구현된다.
본 발명은 테스트모드신호(tm_cl1)의 활성화 시 파이프 래치제어부(200)에서 항상 하나의 파이프 래치가 활성화 되도록 이를 제어하는 입력제어신호(pinb<0>) 및 출력제어신호(poutb<0>)를 접지전압 VSS로서 출력하고, 이외의 파이프 래치는 비활성화 되도록 입력제어신호(pinb<0>) 및 출력제어신호(poutb<0>)를 전원전압 VDD로서 출력한다. 또한, DLL 출력클럭 생성부(420)는 파이프 래치부(300)의 출력 데이터가 클럭에 동기됨 없이 증폭되어 출력되도록 하기 위하여, DLL 라이징 출력클럭(rclk_do)을 전원전압 VDD로서 출력하고, DLL 폴링 출력클럭(fclk_do)을 접지전압 VSS로서 출력한다.
이에 의해 tAA 테스트 시, 파이프 래치제어부(200)에 제어받아 파이프래치부(300)에서는 항상 활성화된 래치만을 통해 한쌍의 데이터가 출력되며, DLL 클럭신호 생성부(420)에 제어받는 증폭부(600)에서는 클럭에 동기됨 없이 데이터가 바로 증폭되어 출력된다. 이러한 구동을 위한 구체적인 회로구성은 후술될 것이다.
결국, 본 발명은 테스트 시에, 읽기커맨드(READ)에 의해 선택된 데이터는 클 럭의 동기됨 없이 읽기 경로에 따른 블록 내 소자에 의한 지연만을 갖고 출력되므로, 웨이퍼 상에서 tAA를 측정할 수 있다.
도 4는 도 3의 파이프 래치부(300)의 내부 회로도이다.
도 4를 참조하면, 파이프 래치부(300)는 내부 데이터 경로(100)의 데이터(Mux_ev<0>, Mux_od<0>)를 정렬신호(soseb_rd)에 따라 DLL 폴링 클럭 또는 DLL 라이징 클럭 중 어느 클럭에 동기되어 나갈 것인지 분류하고 입력 제어신호(pinb<0>)에 응답하여 전달하기 위한 선택부(310)와, 선택부(310)의 출력신호를 래치하여 라이징 선택데이터(mx_rdo)와 폴링 선택데이터(mx_fdo)로 출력하기 위한 래치(320)와, 입력된 라이징 선택데이터(mx_rdo)와 폴링 선택데이터(mx_fdo)를 출력 제어신호(poutb<0>)에 응답하여 전달하기 위한 전달부(330)와, 전달부(330)의 출력 데이터(rdo, fdo)를 라이징 데이터(rdob) 및 반전된 라이징 데이터(rdob_d), 폴링 데이터(fdob) 및 반전된 폴링 데이터(fdob_d)로 출력시키기 위한 파이프 출력부(340)를 구비한다.
그리고 파이프출력부(340)는 전달부(330)의 출력데이터 rdo를 래치하여 라이징 데이터(rdob)로 출력하기 위한 래치(342)와, 라이징 데이터(rdob)를 반전시켜 반전된 라이징 데이터(rdob_d)로 출력시키기 위한 인버터(I1)와, 전달부(330)의 출력데이터 fdo를 래치하기 위한 래치(344)와, 래치(344)의 데이터를 DLL 라이징 출력클럭(rclk_do)에 동기시켜 전달하기 위한 트랜스퍼 게이트(346)와, 트랜스퍼 게이트(346)의 출력데이터를 래치하여 폴링 데이터(fdob)로 출력하기 위한 래치(348)와, 래치(348)의 데이터(fdob)를 반전시켜 반전된 폴링 데이터(fdob_d)로 출력시키 기 위한 인버터(I2)로 구현된다.
참고적으로, 파이프래치부(300)는 상기와 같은 구조를 갖는 파이프래치가 복수개 병렬로 접속되어 구현된다. 그리고 병렬로 배치된 파이프 래치는 각각 입력제어신호 pinb<1>, pinb<2>에 동기되어 데이터를 입력 받으며 출력제어신호 poutb<1>, poutb<2>에 동기되어 출력된다.
한편, 테스트모드 신호 생성부(800)에 의해서 테스트모드신호(tm_cl1)가 활성화 되면, 입력제어신호 생성부(220)에 의해서 생성되는 입력제어신호(pinb<0:3>)가 각각 접지전압 VSS, 전원전압 VDD, VDD로 출력되어, 첫번째 파이프 래치만 활성화되어 데이터를 래치한다. 따라서, 내부 데이터 경로(100)로 부터 도착된 데이터가 클럭에 동기됨 없이 바로 파이프래치부(300)에 래치된다. 그리고 출력제어신호 생성부(240)도 테스트모드신호(tm_cl1)에 응답하여 출력제어신호(poutb<0:2>)를 각각 접지전압 VSS, 전원전압 VDD, VDD를 출력하므로, 파이프래치부(300)는 입력된 데이터를 바로 출력한다.
따라서, 테스트모드신호(tm_cl1)의 활성화 시에는 복수의 파이프 래치 중 하나만을 항상 활성화 시켜, 입력제어신호, 출력제어신호 및 정렬신호에 의한 제어없이 내부데이터 경로(100)를 통해 입력된 데이터가 파이프 래치부(300) 자체의 지연만을 갖고 출력된다.
도 5는 도 3의 드라이빙부(700) 및 증폭부(600)의 내부 회로도이다.
도 5를 참조하면, 증폭부(600)는 라이징 데이터(rdob 및 rdob_d) 및 폴링 데이터(fdob 및 fdob_d)가 논리값 '하이'를 갖는 경우 이를 DLL 라이징 출력클럭(rclk_do) 또는 DLL 폴링 출력클럭(fclk_do)에 동기시켜 증폭하여 출력시키기 위한 하이 데이터 증폭부(620)와, 라이징 데이터(rdob 및 rdob_d) 및 폴링 데이터(fdob 및 fdob_d)가 논리값 '로우'를 갖는 경우 이를 DLL 라이징 출력클럭(rclk_do) 또는 DLL 폴링 출력클럭(fclk_do)에 동기시켜 증폭하여 출력시키기 위한 로우 데이터 증폭부(640)를 구비하고, 드라이빙부(700)는 하이 데이터 증폭부(620)의 출력신호를 게이트 입력으로 하며 전원전압 VDDQ와 출력노드사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)와, 로우 데이터 증폭부(640)의 출력신호를 게이트 입력으로 하며 출력노드와 접지전압 VSSQ 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)를 구비한다.
그리고 하이 데이터 증폭부(620)는 라이징 데이터(rdob 및 rdob_d) 및 폴링 데이터(fdob 및 fdob_d)를 DLL 라이징 출력클럭(rclk_do) 또는 DLL 폴링 출력클럭(fclk_do)에 동기시켜 증폭하기 위한 차동증폭기(622)와, 출력노드 제어신호(outoff)에 응답하여 차동증폭기(622)의 각 출력노드를 초기화 시키고 출력부(600)의 출력노드를 Hi-z 상태로 유지시키기 위한 PMOS트랜지스터(PM1), NMOS트랜지스터(NM1)와, 차동증폭기(622)의 출력신호를 래치하기 위한 래치부(624)와, 래치부(624)의 출력신호를 지연시켜 출력시키기 위한 인버터체인(I7, I8)으로 구현된다.
또한, 로우 데이터 증폭부(640)도 동일한 회로적 구현을 갖는다.
한편, 테스트모드신호 생성부(800)의 테스트모드신호(tm_cl1)가 활성화되면, DLL 출력클럭 생성부(400)는 DLL 라이징 출력클럭(rclk_do)을 전원전압 VDD로, DLL 폴링 출력클럭(fclk_do)을 접지전압 VSS로 출력한다. 따라서, 증폭부(600)는 DLL 라이징 출력클럭(rclk_do)에 제어받는 차동증폭기(622, 624)가 항상 활성화되어 있어, 증폭부(600) 자체에 의한 지연만을 갖고 라이징 데이터(rdob, rdob_d)를 증폭하여 출력시킨다. 그리고 DLL 폴링 출력클럭(fclk_do)은 항상 비활성화 되므로 폴링데이터(fdob, fdob_d)는 출력되지 않는다.
도 6은 도 5의 tAA 측정 테스트모드 시의 동작 파형도로써, 이를 참조하여 tAA 테스트 모드를 갖는 반도체 메모리 소자의 동작을 살펴보도록 한다.
먼저, 테스트모드신호(tm_cl1)가 활성화되면, 입력제어신호 생성부(240) 및 출력제어신호 생성부(240)는 하나의 파이프 래치만을 활성화시키기 위해 입력제어신호(pinb<0:2>) 및 출력제어신호(poutb<0:2>)를 각각 논리값 '로우', '하이', '하이'로 출력한다. 그리고 DLL 클럭신호 생성부(420)는 DLL 라이증 출력클럭(rclk_do)은 논리값 '하이'로, DLL 폴링 출력클럭(fclk_do)은 논리값 '로우'로 출력하여 증폭부(600)가 DLL 출력클럭에 동기되지 않고 입력된 데이터를 증폭하도록 한다. 출력노드 제어신호 생성부(440)는 테스트모드신호(tm_cl1)의 활성화 이후 일정시간 지연 후 출력노드제어신호(outoff)를 비활성화 시킴으로써, 출력부(500)의 출력노드에 데이터가 인가되도록 한다.
이어서, 외부클럭(CLK)에 동기되어 읽기커맨드(READ)가 인가되면, 이에 선택된 메모리셀의 데이터가 내부데이터 경로(100)를 거쳐 데이터(Mux_ev, Mux_od)로 출력된다. 입력된 데이터는 입력 제어신호(pinb<0:2>) 및 출력제어신호(poutb<0:2>)에 의해 지속적으로 활성화된 파이프래치부(300)를 바이 패스한다. 이어 증폭부(600) 및 드라이빙부(700)를 거쳐 데이터가 출력된다.
이후, 연속적으로 인가된 읽기 커맨드(READ)에 의한 데이터가 상기와 동일한 경로를 거쳐 출력된다.
따라서, 읽기 커맨드(READ)가 인가되고 클럭이나 카스레이턴시 등에 의해 제어받지 않고 데이터가 출력되어 tAA가 측정되는 것을 확인할 수 있다.
전술한 본 발명은 테스트모드신호(tm_cl1)가 활성화되면 클럭 정보나 카스레이턴시 정보 등에 제어받지 않아 읽기 경로에 따른 블록의 소자 자체의 지연만을 갖고 데이터가 출력되므로, 웨이퍼 상에서 클럭의 주기를 조정하지 않고도 tAA를 측정할 수 있다. 따라서, 테스트 시간을 줄일 수 있으며, 웨이퍼 상에서 tAA측정 시 내부 신호 및 데이터를 관찰할 수 있어 FA가 쉬워진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 클럭 정보나 카스레이턴시 정보등에 제어받지 않아 읽기 경로에 따른 블록의 소자 자체의 지연만을 갖고 데이터가 출력되므로, 웨이퍼 상에서 클럭의 주기를 조정하지 않고도 tAA를 측정할 수 있다. 따라서, 테스트에 따른 시간을 줄일 수 있으며, 웨이퍼 상에서 tAA 측정 시 내부 신호 및 데이터를 관찰할 수 있어 FA가 쉬워진다.

Claims (5)

  1. 메모리셀로부터 전달된 복수의 데이터를 입력받는 파이프 래치수단;
    카스레이턴시 정보 및 클럭 정보에 응답하여 상기 파이프래치수단의 데이터 입출력을 제어하는 파이프래치제어수단;
    상기 파이프래치수단으로 부터 제공된 테이터를 데이터 패드로 출력하는 출력수단;
    클럭 정보에 응답하여 상기 출력수단의 데이터 입출력을 제어하는 출력제어수단; 및
    데이터 억세스 타임을 측정하기 위한 테스트신호를 생성하는 수단을 포함하며,
    상기 파이프래치제어수단 및 상기 출력제어수단은 상기 테스트신호에 응답하여 테스트모드에서 데이터의 입출력이 클럭에 동기됨 없이 바이패스되도록 제어하는 것
    을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 파이프래치수단은,
    병렬 접속된 복수의 래치를 포함하며, 상기 파이프래치제어수단은 테스트모 드에서 상기 복수개의 래치중에서 어느하나만을 항상 인에이블시키는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 출력제어수단은 노말모드에서 클럭 라이징에 동기되어 제1데이터를 출력제어하고 클럭의 폴링에 동기되어 제2데이터를 출력 제어하기 위한 DLL 클럭신호 생성수단을 포함하고,
    상기 DLL 클럭생성수단은 테스트모드에서 클럭에 동기됨 없이 제1데이터만을 바이패스되도록 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 출력제어수단은 노말모드에서 카스레이턴스정보에 응답하여 출력수단의 출력노드를 Hi-z 상태로 제어하기 위한 출력노드제어수단을 포함하며,
    상기 출력노드제어수단은 테스트모드에서 상기 카스레이턴스정보에 상관없이 상기 출력노드를 일정시간 지연후에 Hi-z 상태로 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 테스트신호를 생성하는 수단은 내부 구비하는 MRS를 통해서 구현되는 것을 특징으로 하는 반도체 메모리 소자.
KR1020040011094A 2004-02-19 2004-02-19 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자 KR100583152B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040011094A KR100583152B1 (ko) 2004-02-19 2004-02-19 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자
TW093139638A TWI270889B (en) 2004-02-19 2004-12-20 Semiconductor memory device having test mode for data access time
JP2004372022A JP5016784B2 (ja) 2004-02-19 2004-12-22 データアクセスタイムを測定するためのテストモードを有する半導体メモリ素子
US11/022,828 US7818526B2 (en) 2004-02-19 2004-12-28 Semiconductor memory device having test mode for data access time

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040011094A KR100583152B1 (ko) 2004-02-19 2004-02-19 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20050082599A KR20050082599A (ko) 2005-08-24
KR100583152B1 true KR100583152B1 (ko) 2006-05-23

Family

ID=34858755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040011094A KR100583152B1 (ko) 2004-02-19 2004-02-19 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자

Country Status (4)

Country Link
US (1) US7818526B2 (ko)
JP (1) JP5016784B2 (ko)
KR (1) KR100583152B1 (ko)
TW (1) TWI270889B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7515482B2 (en) 2005-09-29 2009-04-07 Hynix Semiconductor Inc. Pipe latch device of semiconductor memory device
KR100670731B1 (ko) 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자
JP4957719B2 (ja) * 2006-02-28 2012-06-20 富士通株式会社 Ｒａｍマクロ、そのタイミング生成回路
KR100772695B1 (ko) * 2006-06-01 2007-11-02 주식회사 하이닉스반도체 파이프 래치 장치
KR100825779B1 (ko) * 2006-09-28 2008-04-29 삼성전자주식회사 반도체 메모리장치 및 이에 대한 웨이퍼 레벨 테스트 방법
KR100892685B1 (ko) 2007-11-09 2009-04-15 주식회사 하이닉스반도체 Ｅａｉｃ 시스템
KR101124293B1 (ko) 2009-12-28 2012-03-28 주식회사 하이닉스반도체 테스트 모드 신호 생성장치 및 방법
KR101068570B1 (ko) * 2010-03-08 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR20120004699A (ko) 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101136985B1 (ko) * 2010-08-18 2012-04-19 에스케이하이닉스 주식회사 반도체 메모리 장치의 데이터 출력 회로
KR101950320B1 (ko) 2012-06-29 2019-02-20 에스케이하이닉스 주식회사 위상 검출 회로 및 이를 이용한 동기 회로
KR20140019941A (ko) 2012-08-07 2014-02-18 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
KR20150002129A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 테스트 방법
KR102422583B1 (ko) * 2016-03-17 2022-07-20 에스케이하이닉스 주식회사 레이턴시 제어 장치 및 이를 포함하는 반도체 장치
KR102517462B1 (ko) * 2018-04-23 2023-04-05 에스케이하이닉스 주식회사 반도체장치
KR20210051365A (ko) * 2019-10-30 2021-05-10 에스케이하이닉스 주식회사 반도체장치
KR20220152873A (ko) * 2021-05-10 2022-11-17 에스케이하이닉스 주식회사 연속적인 데이터출력동작을 수행하는 파이프래치회로
CN114708840B (zh) * 2022-03-31 2023-10-24 福州京东方光电科技有限公司 显示驱动方法、驱动电路及显示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
JP3007475B2 (ja) * 1992-06-05 2000-02-07 三菱電機株式会社 メモリ装置
JPH0675022A (ja) 1992-08-31 1994-03-18 Fujitsu Ltd 半導体集積回路装置及びその試験方法
JPH0688862A (ja) 1992-09-08 1994-03-29 Fujitsu Ltd 半導体集積回路装置、その試験装置及びその試験方法
US5428622A (en) * 1993-03-05 1995-06-27 Cyrix Corporation Testing architecture with independent scan paths
JPH07248356A (ja) 1994-03-09 1995-09-26 Fujitsu Ltd 半導体装置及びその試験方法
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
KR0147619B1 (ko) * 1995-01-27 1998-12-01 김광호 플립플롭 제어기
US5548560A (en) * 1995-04-19 1996-08-20 Alliance Semiconductor Corporation Synchronous static random access memory having asynchronous test mode
US5864696A (en) * 1996-01-19 1999-01-26 Stmicroelectronics, Inc. Circuit and method for setting the time duration of a write to a memory cell
JPH09231770A (ja) * 1996-01-19 1997-09-05 Sgs Thomson Microelectron Inc メモリセルへの書込を終了させる回路及び方法
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
US6111800A (en) * 1997-12-05 2000-08-29 Cypress Semiconductor Corporation Parallel test for asynchronous memory
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
JP2000173295A (ja) 1998-12-09 2000-06-23 Sony Corp アクセスタイム測定回路およびアクセスタイム測定方法
US6456099B1 (en) * 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
US6530040B1 (en) * 1999-09-22 2003-03-04 Cypress Semiconductor Corp. Parallel test in asynchronous memory with single-ended output path
JP3971078B2 (ja) * 2000-02-25 2007-09-05 富士通株式会社 半導体装置、半導体記憶装置及び半導体記憶装置の制御方法
JP2001297600A (ja) * 2000-04-11 2001-10-26 Mitsubishi Electric Corp 半導体集積回路およびそのテスト方法
JP4408193B2 (ja) * 2002-08-08 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の試験方法
KR100493028B1 (ko) * 2002-10-21 2005-06-07 삼성전자주식회사 반도체 메모리 장치에서 ｍｒｓ 코드를 생성하는 회로 및상기 ｍｒｓ 코드를 생성하는 방법
JP4570321B2 (ja) * 2002-10-29 2010-10-27 ルネサスエレクトロニクス株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20050185484A1 (en) 2005-08-25
US7818526B2 (en) 2010-10-19
TWI270889B (en) 2007-01-11
TW200601351A (en) 2006-01-01
JP5016784B2 (ja) 2012-09-05
JP2005235364A (ja) 2005-09-02
KR20050082599A (ko) 2005-08-24

Similar Documents

Publication Publication Date Title
KR100583152B1 (ko) 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자
KR100304963B1 (ko) 반도체메모리
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
KR100702982B1 (ko) 반도체 장치
US7830731B2 (en) Circuit for initializing a pipe latch unit in a semiconductor memory device
US6489819B1 (en) Clock synchronous semiconductor memory device allowing testing by low speed tester
US6950370B2 (en) Synchronous memory device for preventing erroneous operation due to DQS ripple
KR101046273B1 (ko) 반도체 장치
KR100907927B1 (ko) 반도체메모리소자 및 그의 구동방법
KR20010048248A (ko) 디디알 동기식 메모리 장치의 데이타 출력 장치
KR20080065100A (ko) 반도체 메모리 소자와 그의 구동 방법
KR101180405B1 (ko) 반도체 메모리 장치 및 이의 테스트 방법
KR100907008B1 (ko) 반도체 메모리 장치 및 그의 데이터 마스킹 방법
US7586798B2 (en) Write circuit of memory device
US6714471B2 (en) Semiconductor memory device having preamplifier with improved data propagation speed
US8050135B2 (en) Semiconductor memory device
JPH09204768A (ja) 半導体記憶装置
US7577046B2 (en) Circuit and method for generating column path control signals in semiconductor device
KR20010107559A (ko) 반도체 기억 장치
US7196949B2 (en) Semiconductor memory device with reduced skew on data line
US9679620B1 (en) Memory device with sense amplifier groups and pipe latch groups
JP4001700B2 (ja) Ｃａｓレイテンシー制御回路及びこれを採用したｓｄｒａｍ
KR100951657B1 (ko) 데이터 스트로브 버퍼 회로 및 이를 이용한 데이터 입력버퍼 장치
KR20090003647A (ko) 테스트 시간을 줄일 수 있는 반도체 메모리 장치
KR100616489B1 (ko) 반도체메모리소자의 데이터출력단 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 9

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 14