KR100772695B1 - 파이프 래치 장치 - Google Patents

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KR100772695B1 KR1020060049433A KR20060049433A KR100772695B1 KR 100772695 B1 KR100772695 B1 KR 100772695B1 KR 1020060049433 A KR1020060049433 A KR 1020060049433A KR 20060049433 A KR20060049433 A KR 20060049433A KR 100772695 B1 KR100772695 B1 KR 100772695B1
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Abstract

본 발명은 정렬 및 동기화에 따른 지연 없이 데이터를 출력하여 데이터의 액세스 타임의 측정이 가능한 파이프 래치장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 복수의 데이터를 입력받아 정렬하여 출력하기 위한 파이프 래치수단; 카스레이턴시와 클럭 정보에 응답하여 상기 파이프 래치수단의 데이터 입출력을 제어하거나, 테스트신호에 응답하여 상기 파이프 래치부가 인가된 데이터를 부가적인 지연 없이 비동기적으로 출력하도록 하기 위한 파이프래치 제어수단을 구비하는 파이프 래치장치를 제공한다.
파이프 래치, 카스레이턴시, 클럭, 비동기, 지연

Description

파이프 래치 장치{PIPE LATCH DEVICE}
도 1은 일반적인 데이터의 액세스 타임을 도시한 도면.
도 2는 종래기술에 따른 반도체메모리소자의 파이프래치장치의 회로도.
도 3a는 도 2의 정렬 제어부의 내부 회로도.
도 3b는 도 2의 클럭 정보 공급부의 내부 회로도.
도 3c는 도 2의 출력 제어부의 내부 회로도.
도 4는 도 2 및 도 3의 동작 파형도.
도 5는 본 발명의 일 실시 예에 따른 파이프 래치장치의 회로도.
도 6a는 도 4의 정렬 제어부의 내부 회로도.
도 6b는 도 4의 클럭 정보 공급부의 내부 회로도.
도 6c는 도 4의 출력 제어부의 내부회로도.
도 7은 도 5 내지 도 6c의 테스트모드에 따른 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 파이프 래치부
200 : 파이프 래치 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 액세스 타임을 측정하기 위한 테스트모드를 갖는 반도체메모리소자의 파이프 래치 장치에 관한 것이다.
일반적으로 DRAM에 외부 읽기 커맨드(READ)가 인가된 이후, 이에 해당되는 데이터가 데이터 출력패드를 통해 출력될 때까지의 최단시간을 데이터 액세스 타임이라고 하며, 또한 이를 읽기 커맨드(READ)와 함께 입력된 어드레스를 기준으로 해당 데이터가 데이터 출력패드를 통해 출력될 때까지의 시간이라고 하여 스펙에서는 tAA(Address Access delay time)라고 한다. 이를 도면을 참조하여 살펴보도록 한다.
도 1은 일반적인 데이터의 액세스 타임을 도시한 도면이다.
도 1에 도시된 바와 같이, 읽기커맨드(READ)가 인가되고 선택신호(Yi)에 의해 특정의 데이터가 뱅크로부터 데이터 라인 LIO으로 인가되기까지 걸리는 시간이 tA이다. 이후, 글로벌 라인 GIO를 거쳐 외부로 출력될 때까지 걸리는 시간이 tB이다.
따라서, 읽기커맨드(READ)가 동기된 클럭(CLK)의 라이징 에지로부터 해당 데이터가 외부로 출력될 때까지 걸린 시간, 즉 데이터 액세스 타임(tAA)은 tA와 tB의 합으로 표현될 수 있다.
도 2는 종래기술에 따른 반도체메모리소자의 파이프래치장치의 회로도이다.
도 2를 참조하면, 종래기술에 따른 파이프래치장치는 복수의 글로벌 라인(GIO <0:3>)을 통해 복수의 데이터를 입력받고 정렬하여 출력하기 위한 파이프 래치부(10)와, 카스레이턴시와 클럭 정보에 응답하여 파이프 래치부(10)의 데이터 입출력을 제어하기 위한 파이프래치 제어부(20)를 구비한다.
그리고 파이프 래치부(10)는 입력 제어신호(PIN)에 응답하여 인가된 데이터를 저장하기 위한 입력 래치부(12)와, 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)에 응답하여 입력 래치부(12)의 데이터를 DLL 라이징 클럭 또는 폴링 클럭 중 어느 클럭에 동기되어 나갈 것인지 분류하여 출력하기 위한 선택부(14)와, 출력 제어신호(RPOUT, FPOUT)에 응답하여 선택부(14)의 데이터를 저장하기 위한 출력 래치부(16)와, 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)에 동기시켜 출력 래치부(16)의 데이터를 출력하기 위한 출력부(18)를 포함한다.
파이프래치 제어부(20)는 파이프 래치부의 출력 데이터가 DLL 폴링 클럭 또는 DLL 라이징 클럭 중 어느 클럭에 동기되어 나갈 것인지를 분류하기 위한 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)를 출력하기 위한 정렬 제어부(22)와, 인가된 DLL 라이징 클럭 및 DLL 폴링 클럭을 복수의 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)로 출력하기 위한 클럭 정보 공급부(24)와, 파이프 래치부의 데이터 출력 시점을 제어하기 위한 출력 제어신호(RPOUT, FPOUT)를 출력하기 위한 출력 제어부(26)를 포함한다.
도 3a 내지 도 3c는 도 2의 파이프래치 제어부의 내부 회로도이다.
도 3a는 도 2의 정렬 제어부(22)의 내부 회로도로서, 도면에 도시된 바와 같이 정렬 제어부(22)는 해당 입력신호(SOSE<0>, SOSE<1>R, SOSE<1>F)를 각각 반전시켜 해당 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)로 출력하기 위한 복수의 인버터(INV11, INV12, INV13)를 포함한다.
즉, 정렬 제어부(22)는 입력신호(SOSE<0>, SOSE<1>R, SOSE<1>F)를 반전시켜 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)로 공급한다. 이때, 도면에는 도시되지 않았으나 정렬 제어신호 SOSEB<0>, SOSEB<1>R, SOSEB<1>F가 각각 활성화되는 시점은 클럭정보에 의해 조절된다.
도 3b는 도 2의 클럭 정보 공급부(24)의 내부 회로도이다.
도 3b를 참조하면, 클럭 정보 공급부(24)는 DLL 라이징 클럭(RCLK)을 반전시켜 반전-DLL 라이징 클럭(RCLKB)으로 출력하기 위한 제1 인버터(INV16)와, 제1 인버터(INV16)의 출력신호를 반전시켜 지연-DLL 라이징 클럭(RCLKD)으로 출력하기 위한 제2 인버터(INV17)와, DLL 폴링 클럭(FCLK)을 반전시켜 반전-DLL 폴링 클럭(FCLKB)으로 출력하기 위한 제3 인버터(INV18)와, 제3 인버터(INV18)의 출력신호를 반전시켜 지연-DLL 폴링 클럭(FCLKD)으로 출력하기 위한 제4 인버터(INV19)를 포함한다.
즉, 클럭 정보 공급부(24)는 DLL 라이징 클럭(RCLK) 및 DLL 폴링 클럭(FCLK)을 지연 및 반전시켜 각각 지연-DLL 라이징 클럭(RCLKD), 반전-DLL 라이징 클럭(RCLKB), 지연-DLL 폴링 클럭(FCLKD) 및 반전-DLL 폴링 클럭(FCLKB)으로 출력한다.
도 3c는 도 2의 출력 제어부(26)의 내부회로도로서, 출력 제어부(26)는 입력신호(RPOUTB, FPOUTB)를 반전시켜 해당 출력 제어신호(RPOUT, FPOUT)로 출력하기 위한 복수의 인버터(INV14, INV15)를 포함한다.
즉, 출력 제어부(26)는 해당 입력신호를 반전시켜 출력 제어신호(RPOUT, FPOUT)로 출력한다. 이때, 도면에는 도시되지 않았으나 출력 제어신호의 활성화시점은 설정된 카스레이턴시에 조절된다.
한편, 도 4는 도 2 및 도 3의 동작 파형도로서, 읽기커맨드에 대응되는 데이터가 도 2 및 도 3에 도시된 파이프 래치장치를 거쳐 출력되는 과정을 살펴보도록 한다.
먼저, 읽기커맨드(도면에 도시되지 않음)에 의해 해당 데이터가 출력되는데, 이는 활성화된 입력 제어신호(PIN)에 의해 입력 래치부(12)에 래치된다.
이어, 정렬 제어부(22)에 의해 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)가 순차적으로 활성화되며, 선택부(14)는 응답하여 입력 래치부(12)의 데이터를 정렬하여 출력한다.
이어, 출력 제어부(26)에 의해 출력 제어신호(RPOUT, FPOUT)가 활성화되고, 출력 래치부(16)가 이에 응답하여 선택부(14)의 데이터를 래치하여 출력한다.
이어, 출력부(18)는 클럭 정보 공급부(24)에 의해 활성화된 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)에 동기시켜 출력 래치부(16)의 데이터를 출력한다.
전술한 바와 같이, 종래기술에 따른 파이프 래치장치는 정렬 제어신호에 응 답하여 인가된 데이터를 정렬하고, 출력 제어신호와 DLL 클럭에 동기시켜 이를 출력하는 것을 알 수 있다. 여기서, 출력 제어신호는 카스레이턴시에 의해 그 활성화 시점이 달라지며, DLL 클럭 및 정렬 제어신호는 클럭정보신호에 의해 그 활성화 시점이 조절된다. 따라서, 종래기술에 따른 파이프 래치장치를 거쳐 출력되는 데이터는 설정된 카스레이턴시에 대응되는 지연을 갖고 출력될 뿐 아니라, DLL 클럭에 동기되어야 하므로 이에 따른 지연이 발생된다.
이와 같이, 종래기술에 따른 파이프래치장치는 카스레이턴시에 의한 지연과 클럭의 동기에 따른 지연과 같은 부가 지연이 발생되므로, 부가적인 지연없이 데이터가 출력되도록 하여 데이터의 액세스 타임을 측정하기 위한 비동기식 테스트장치를 별도로 구비해야 한다.
또는 카스레이턴시를 최소로 하고, DLL 클럭의 주기를 줄여 가면서 반복적으로 테스트를 수행하여, 전술한 지연이 발생하지 않고 데이터가 출력되도록 하여 액세스 타임을 측정하는 방법이 수행되었다.
그러나, 전술한 액세스 타임을 측정하기 위한 테스트 과정은 정확한 테스트 결과를 얻기가 어렵다. 더욱이, 개발 중인 제품의 불량 분석을 위한 테스트일 경우에는 DLL 클럭 또는 제어신호가 정상적으로 제어되지 않을 수 있어 액세스 타임 자체의 측정이 불가능하다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으 로, 정렬 및 동기화에 따른 지연 없이 데이터를 출력하여 데이터의 액세스 타임의 측정이 가능한 파이프 래치장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 파이프 래치장치는 복수의 데이터를 입력받아 정렬하여 출력하기 위한 파이프 래치수단; 및 카스레이턴시와 클럭 정보에 응답하여 상기 파이프 래치수단의 데이터 입출력을 제어하거나, 테스트신호에 응답하여 상기 파이프 래치부가 인가된 데이터를 부가적인 지연 없이 비동기적으로 출력하도록 하기 위한 파이프래치 제어수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시 예에 따른 파이프 래치장치의 회로도이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 파이프 래치장치는 파이프 래치장치는 글로벌 라인(GIO<0:4>)을 통해 복수의 데이터를 입력받아 정렬하여 출력하기 위한 파이프 래치부(100)와, 카스레이턴시와 클럭 정보에 응답하여 파이프 래치부(100)의 데이터 입출력을 제어하며, 테스트신호(TMTAA)에 응답하여 파이프 래치부(100)가 인가된 데이터를 부가적인 지연 없이 비동기적으로 출력하도록 하기 위한 파이프래치 제어부(200)를 구비한다.
그리고 파이프 래치부(100)는 입력 제어신호(PIN)에 응답하여 인가된 데이터를 저장하기 위한 입력 래치부(120)와, 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)에 응답하여 입력 래치부(120)의 데이터를 DLL 라이징 클럭 또는 폴링 클럭 중 어느 클럭에 동기되어 나갈 것인지 분류하여 출력하기 위한 선택부(140)와, 출력 제어신호(RPOUT, FPOUT)에 응답하여 선택부(140)의 데이터를 저장하기 위한 출력 래치부(160)와, 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)에 동기시켜 출력 래치부(160)의 데이터를 출력하기 위한 출력부(180)를 포함한다.
파이프래치 제어부(200)는 인가된 데이터를 DLL 폴링 클럭 또는 DLL 라이징 클럭 중 어느 클럭에 동기되어 나갈 것인지를 분류하기 위한 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)를 출력하거나, 테스트신호(TMTAA)에 응답하여 시점에 관계없이 활성화하기 위한 정렬 제어부(220)와, 인가된 DLL 라이징 클럭 및 DLL 폴링 클럭을 복수의 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)로 출력하되, 테스트신호(TMTAA)에 응답하여 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)를 활성화하기 위한 클럭 정보 공급부(240)와, 파이프 래치부의 데이터 출력 시점을 제어하기 위한 출력 제어신호(RPOUT, FPOUT)를 출력하거나, 테스트신호(TMTAA)에 응답하여 시점에 관계없이 활성화하기 위한 출력 제어부(260)를 포함한다.
이와 같이, 본 발명에 따른 파이프래치장치는 테스트신호(TMTAA)가 활성화되면 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)와 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)와 출력 제어신호(RPOUT, FPOUT)를 모두 활성화한다. 따라서, 파이프 래치는 인가된 데이터를 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)와 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)와 출력 제어신호(RPOUT, FPOUT)에 동기시키 위한 부가적인 지연이 발생하지 않는다. 즉, 파이프 래치장치는 테스트신호가 활성화되며, 부가적인 지연없이 데이터가 ??
도 6a 내지 도 6c는 도 5의 파이프래치 제어부의 내부 회로도이다.
도 6a는 도 4의 정렬 제어부(220)의 내부 회로도로서, 도면에 도시된 바와 같이 정렬 제어부(220)는 해당 입력신호(SOSE<0>, SOSE<1>R, SOSE<1>F)와 테스트신호(TMTAA)를 입력으로 가져 해당 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)로 출력하기 위한 복수의 노어게이트(NOR11, NOR12, NOR13)를 포함한다.
즉, 정렬 제어부(220)는 테스트신호(TATAA)가 논리레벨 'H'로 활성화되면, 입력신호(SOSE<0>, SOSE<1>R, SOSE<1>F)의 논리레벨과는 관계없이 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)를 논리레벨 'L'로 활성화한다.
한편, 테스트신호(TATAA)가 논리레벨 'H'로 비활성화되면, 해당 입력신호(SOSE<0>, SOSE<1>R, SOSE<1>F)를 반전시켜 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F)로 출력한다. 이때, 도면에는 도시되지 않았으나 정렬 제어신호 SOSEB<0>, SOSEB<1>R, SOSEB<1>F가 각각 활성화되는 시점은 클럭정보신호에 의해 조절된다.
도 6b는 도 4의 클럭 정보 공급부(240)의 내부 회로도이다.
도 6b를 참조하면, 클럭 정보 공급부(240)는 테스트신호(TMTAA)를 반전시키기 위한 인버터(INV21)와, DLL 라이징 클럭(RCLK)와 테스트신호(TMTAA)를 입력받아 반전-DLL 라이징 클럭(RCLKB)으로 출력하기 위한 노어게이트(NOR15)와, 노어게이 트(NOR15)의 출력신호를 반전시켜 지연-DLL 라이징 클럭(RCLKD)으로 출력하기 위한 인버터(INV22)와, DLL 폴링 클럭(FCLK)와 인버터(INV21)의 출력신호를 입력받아 반전-DLL 폴링 클럭(FCLKB)으로 출력하기 위한 낸드게이트(ND12)와, 낸드게이트(ND12)의 출력신호를 반전시켜 지연-DLL 폴링 클럭(FCLKD)으로 출력하기 위한 인버터(INV23)를 포함한다.
즉, 클럭 정보 공급부(240)는 테스트신호(TATAA)가 논리레벨 'H'로 활성화되면, 인가되는 DLL 라이징 클럭(RCLK) 및 DLL 폴링 클럭(FCLK)의 논리레벨과는 관계없이 지연-DLL 라이징 클럭(RCLKD)과 반전-DLL 폴링 클럭(FCLKB)은 논리레벨 'H'로, 반전-DLL 라이징 클럭(RCLKB)과 지연-DLL 폴링 클럭(FCLKD)은 논리레벨 'L'로 활성화한다.
한편, 테스트신호(TMTAA)의 비활성화 시에는 DLL 라이징 클럭(RCLK) 및 DLL 폴링 클럭(FCLK)을 지연 및 반전시켜 각각 지연-DLL 라이징 클럭(RCLKD), 반전-DLL 라이징 클럭(RCLKB), 지연-DLL 폴링 클럭(FCLKD) 및 반전-DLL 폴링 클럭(FCLKB)으로 출력한다.
도 6c는 도 4의 출력 제어부(260)의 내부회로도로서, 출력 제어부(260)는 테스트신호(TMTAA)를 반전시키기 위한 인버터(INV20)와, 제1 출력신호(RPOUTB)와 테스트신호(TMTAA)를 입력으로 가져 제1 출력 제어신호(RPOUT)를 출력하기 위한 낸드게이트(ND11)와, 제2 출력신호(FPOUTB)와 테스트신호(TMTAA)를 입력으로 가져 제2 출력 제어신호(FPOUT)를 출력하기 위한 노어게이트(NOR14)를 구비한다.
출력 제어부(260)는 테스트신호(TMTAA)가 논리레벨 'H'로 활성화되면, 출력 신호(RPOUTB, FPOUTB)의 논레레벨과는 관계없이 제1 출력 제어신호(RPOUT)는 논리레벨 'H'로, 제2 출력 제어신호(FPOUT)는 논리레벨 'L'로 활성화시킨다.
또한, 테스트신호(TMTAA)가 비활성화되면, 해당 입력신호(RPOUTB, FPOUTB)를 반전시켜 출력 제어신호(RPOUT, FPOUT)로 출력한다. 이때, 도면에는 도시되지 않았으나 출력 제어신호(RPOUTB, FPOUTB)의 활성화시점은 설정된 카스레이턴시에 조절된다.
한편, 도 7은 도 5 내지 도 6c의 테스트모드에 따른 동작 파형도로서, 이를 참조하여 액세스 타임을 측정하기 위한 과정을 살펴보도록 한다.
도 7에 도시된 바와 같이, 테스트신호(TMTAA)가 논리레벨 'H'로 활성화되면, 이에 응답하여 파이프 래치 제어부(200)는 모든 출력신호를 활성화시킨다.
따라서, 파이프 래치부는 제어신호 또는 클럭 정보신호에 동기되어 구동되지 않으므로, 인가된 데이터는 파이프 래치부를 비동기적으로 거쳐 출력된다. 즉, 테스트모드에서 파이프 래치장치에 인가된 데이터는 파이프 래치장치 자체가 갖는 지연만을 가지고 출력된다.
참고적으로, 테스트신호가 비활성화되는 노말모드는 종래와 동일하므로 이에 대한 언급은 생략하도록 한다.
또한, 입력 제어신호(PIN)는 읽기커맨드의 인가 시 활성화되는 신호로서, 실제적으로 파이프 래치장치에 데이터가 인가되기 이전에 활성화된다. 따라서, 입력 제어신호(PIN)에 의해 인가된 데이터에 부가적인 지연이 발생하지는 않는다.
앞서 언급한 바와 같이, 정렬 제어신호(SOSEB<0>, SOSEB<1>R, SOSEB<1>F), 클럭 정보신호(RCLKD, RCLKB, FCLKD, FCLKB)와 출력 제어신호(RPOUT, FPOUT)는 카스레이턴시와 클럭정보에 따라 그 활성화 시점이 달라져 파이프 래치부에 인가된 데이터가 동기되어 출력되도록 제어하는 신호이다.
한편, 본 발명에 따른 파이프 래치장치는 테스트신호가 인가되면 동기되도록 제어하는 모든 신호를 활성화하므로서, 인가된 데이터가 비동기적으로 출력되어 부가적인 지연을 갖지 않도록 한다.
따라서, 본 발명에 따른 파이프 래치장치는 종래와 같은 별도의 반복적인 구동이나 테스트장치 없이, 테스트신호의 인가만으로 액세스 타임을 측정할 수 있다.
또한, 제품의 불량 분석 테스트에서도 지연고정루프의 구동이나 데이터 패스 제어회로의 구동과 관계없이 기존보다 정확한 액세스 타임을 측정할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 데이터의 출력시점 및 정렬을 제어하기 위한 복수의 제어신호들을 테스트신호의 인가 시 비활성화시키므로, 이들 제어신호에 의해 발생되던 부가적인 지연을 제거하여 데이터 액세스 타임을 측정한다.

Claims (6)

  1. 복수의 데이터를 입력받아 정렬하여 출력하기 위한 파이프 래치수단; 및
    카스레이턴시와 클럭 정보에 응답하여 상기 파이프 래치수단의 데이터 입출력을 제어하거나, 테스트신호에 응답하여 상기 파이프 래치부가 인가된 데이터를 부가적인 지연 없이 비동기적으로 출력하도록 하기 위한 파이프래치 제어수단을 구비하며,
    상기 파이프래치 제어수단은,
    상기 인가된 데이터를 DLL 폴링 클럭 또는 DLL 라이징 클럭 중 어느 클럭에 동기되어 나갈 것인지를 분류하기 위한 복수의 정렬 제어신호를 출력하거나, 상기 테스트신호에 응답하여 상기 복수의 정렬 제어신호를 활성화하기 위한 정렬 제어부와,
    상기 DLL 라이징 클럭 및 DLL 폴링 클럭을 복수의 클럭 정보신호로 출력하되, 상기 테스트신호에 응답하여 상기 복수의 클럭 정보신호를 활성화하기 위한 클럭 정보 공급부와,
    상기 파이프 래치수단의 데이터 출력 시점을 제어하기 위한 복수의 출력 제어신호를 출력하거나, 상기 테스트신호에 응답하여 상기 복수의 출력 제어신호를 활성화하기 위한 출력 제어부를 포함하는 것
    을 특징으로 하는 파이프 래치장치.
  2. 제1항에 있어서,
    상기 정렬 제어부는,
    제1 정렬신호와 상기 테스트신호를 입력으로 가져 제1 정렬 제어신호를 출력하기 위한 제1 노어게이트와,
    제2 정렬신호와 상기 테스트신호를 입력으로 가져 제2 정렬 제어신호를 출력하기 위한 제2 노어게이트와,
    제3 정렬신호와 상기 테스트신호를 입력으로 가져 제3 정렬 제어신호를 출력하기 위한 제3 노어게이트를 구비하는 것
    을 특징으로 하는 파이프 래치장치.
  3. 제2항에 있어서,
    상기 클럭 정보 공급수단은,
    상기 테스트신호를 반전시키기 위한 제1 인버터와,
    상기 DLL 라이징 클럭과 상기 테스트신호를 입력받아 반전-DLL 라이징 클럭으로 출력하기 위한 제4 노어게이트와,
    상기 제4 노어게이트의 출력신호를 반전시켜 지연-DLL 라이징 클럭으로 출력하기 위한 제2 인버터와,
    상기 DLL 폴링 클럭와 상기 제1 인버터의 출력신호를 입력받아 반전-DLL 폴링 클럭으로 출력하기 위한 제1 낸드게이트와,
    상기 제5 노어게이트의 출력신호를 반전시켜 지연-DLL 폴링 클럭으로 출력하기 위한 제3 인버터를 포함하는 것
    을 특징으로 하는 파이프 래치장치.
  4. 제3항에 있어서,
    상기 출력 제어부는,
    상기 테스트신호를 반전시키기 위한 제4 인버터와,
    제1 출력신호와 상기 테스트신호를 입력으로 가져 제1 출력 제어신호로 출력하기 위한 제5 노어게이트와,
    제2 출력신호와 상기 테스트신호를 입력으로 가져 제2 출력 제어신호로 출력하기 위한 제2 낸드게이트를 포함하는 것
    을 특징으로 하는 파이프 래치장치.
  5. 제4항에 있어서,
    상기 파이프 래치수단은,
    입력 제어신호에 응답하여 상기 인가된 데이터를 저장하기 위한 입력 래치부와,
    상기 제1 내지 제3 정렬 제어신호에 응답하여 상기 입력 래치부의 데이터를 DLL 라이징 클럭 또는 폴링 클럭 중 어느 클럭에 동기되어 나갈 것인지 분류하여 출력하기 위한 선택부와,
    상기 제1 및 제2 출력 제어신호에 응답하여 상기 선택부의 데이터를 저장하기 위한 출력 래치부와,
    상기 반전-DLL 라이징 클럭과 지연-DLL 라이징 클럭과 DLL 폴링 클럭과 지연-DLL 폴링 클럭에 동기시켜 상기 출력 래치부의 데이터를 출력하기 위한 출력부를 포함하는 것
    을 특징으로 하는 파이프 래치장치.
  6. 삭제
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