KR100815179B1 - 변화하는 지연값을 가지는 메모리장치. - Google Patents

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Abstract

본 발명은 테스트모드 여부에 따라 변화하는 지연값을 갖도록 하는 메모리장치를 제공하기 위한 것으로, 이를 위해 본 발명에 의한 메모리장치는 쓰기 인에이블 신호와 읽기 인에이블 신호를 생성하기 위한 펄스신호를 지연시키기 위한 지연부; 및
테스트 모드에서는 상기 펄스신호가 상기 지연부를 통과하게, 노멀 모드에서는 상기 펄스신호가 상기 지연부를 통과하지 않게 조정하는 지연선택부를 포함한다.
Figure R1020060134360
지연, 테스트모드

Description

변화하는 지연값을 가지는 메모리장치.{Memory Device having various delay}
도 1은 종래의 메모리장치에서의 리드 라이트 동작을 설명하기 위한 도면.
도 2는 본 발명에 따른 메모리장치의 일실시예 구성도.
도 3은 지연선택부(260_2)를 도 2 와는 다르게 패스게이트들을 이용하여 구성한 일실시예 도면.
도 4는 본 발명에 따른 메모리장치의 다른 실시예 구성도.
*도면의 주요 부분에 대한 부호의 설명
250: 지연부 260: 지연선택부
260_2: 260과는 다르게 구성한 지연선택부
250_2: 제1지연부 250_3: 제2지연부
260_3: 제1지연선택부 260_4: 제2지연선택부
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 메모리장치의 동작전압에서의 스피드 마진(speed margin)을 개선하기 위한 것이다.
일반적으로, 메모리장치에서는 스트레스 테스트(stress test)를 하기 위해서 동작전원보다 높은 전원을 인가해서 하는 테스트인 번인 테스트(Burn In test)를 실시한다. 이때 동작전원보다 높은 전원을 인가해 읽기(read), 쓰기(write) 등의 동작을 하게 되는데 이에 대해 알아본다.
도 1은 종래의 메모리장치에서의 리드 라이트 동작을 설명하기 위한 도면이다.
도면에 도시된 바와 같이, byprep신호와 구별신호(wt_rdb)가 낸드게이트(NA11)와 인버터(I11)에 의해 조합되어 쓰기 인에이블 신호(bwen)가 생성되고 byprep신호와 구별신호(wt_rdb)를 인버터(I12)에 의해 반전한 신호가 낸드게이트(NA12)와 인버터(I13)에 의해 조합되어 읽기 인에이블 신호(isotb)가 생성된다. 즉, byprep신호와 구별신호(wt_rdb)가 모두 논리'하이'인 구간에서 쓰기 인에이블 신호(bwen)가 생성되고, byprep신호가 논리'하이' 구별신호(wt_rdb)가 논리'로우'인 구간에서 읽기 인에이블 신호(isotb)가 생성된다.
여기서 byprep신호는 읽기(read) 쓰기(write) 동작을 위한 외부 커맨드가 입력되었을 때 생성되는 펄스신호로, 메모리장치의 동작시 Yi(컬럼선택신호)를 띄우고, 리드 동작에서는 읽기 인에이블 신호(isotb), 라이트 동작에서는 쓰기 인에이블 신호(bwen)를 생성하기 위한 신호이다.
또한, 구별신호(wt_rdb)는 읽기동작과 쓰기동작을 구별하기 위한 신호로, 상술한 바와 같이 구별신호(wt_rdb)가 논리'하이'일 때는 쓰기 인에이블 신호(bwen), 논리'로우'일 때는 읽기 인에이블 신호(isotb)를 생성하게 된다.
byprep신호와 구별신호(wt_rdb)를 조합하여 생성된 쓰기 인에이블 신호(bwen)는 지연부(110)에 의해서 지연되어 쓰기 드라이버(130)에 입력되는데, 쓰기 인에이블 신호(bwen)에 의해 쓰기 드라이버(130)는 메모리장치의 쓰기 동작을 수행하게 된다. 즉, 글로벌 입출력라인(GIO)의 데이터를 로컬 입출력라인(LIO)에 싣는다.
또한, byprep신호와 구별신호(wt_rdb)를 조합하여 생성된 읽기 인에이블 신호(isotb)는 지연부(120)에 의해 지연되어 입출력 센스앰프(IOSA: I/O Sense Amplifier)(140)에 입력되는데, 읽기 인에이블 신호(isotb)에 의해서 입출력 센스앰프(140)는 메모리장치의 읽기 동작을 수행하게 된다. 즉, 로컬 입출력라인(LIO)의 데이터를 글로벌 입출력라인(GIO)에 싣는다.
byprep신호와 byprep신호에 의해서 생성되는 쓰기 인에이블(bwen), 읽기 인에이블 신호(isotb)들은 지연부(110, 120)를 거쳐서 오게 되는데, 이러한 신호들은 모두 펄스신호들이기 때문에 지연을 시키는데 있어서 캐패시터나 저항을 사용하지 않는다. 따라서 이 펄스신호들이 통과하는 지연부(110, 120)는 인버터를 직렬로 연결한 인버터체인(inverter chain)의 형태를 가지고 있다.
그리고 글로벌입출력 라인(GIO)은 일반적으로 커다란 메탈라인 로딩(metal line loading)을 가지고 있으며, 이에 의해 지연이 이루어진다.
펄스신호들이 통과하게 되는 인버터 체인의 형태를 가지는 지연부(110, 120)는 전원전압이 변함에 따라 그 지연값이 크게 달라진다. 하지만 메탈라인 로딩을 가지는 글로벌입출력 라인(GIO)은 전원전압이 변하더라도 그 지연값은 거의 변하지 않는다.
번인 테스트(Burn In test)와 같이 동작전압보다 훨씬 높은 전압을 가지고 메모리장치의 쓰기 읽기 동작등을 테스트할 때는 인버터 체인 딜레이를 사용하는 지연부(110, 120)의 지연값은 많이 줄고, 글로벌입출력 라인(GIO)의 지연값은 별로 변하지 않는다. 따라서, 동작전압에 맞게 펄스신호들의 지연값을 세팅하여 놓은 경우에는, 번인 테스트 모드에서는 신호들의 지연값이 맞지 않게 되어 쓰기/읽기 동작에 페일(fail)을 일으키게 된다.
이러한 문제점을 해결하기 위해서 종래의 메모리장치에서는 동작전압보다 높은 번인 테스트시의 전압에 맞게 지연값을 설정하고 있다. 즉, 번인 테스트 시와 같은 높은 전압에서의 동작 때문에 필요이상의 지연값을 설정하여 일반동작에서의 스피드 마진(speed margin)은 손해를 보게되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 메모리장치의 일반적인 읽기/쓰기 동작에서의 스피드 마진(speed margin)을 개선하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리장치는, 쓰기 인에이블 신호와 읽기 인에이블 신호를 생성하기 위한 펄스신호를 지연시키기 위한 지연부; 및 테스트 모드에서는 상기 펄스신호가 상기 지연부를 통과하게, 노멀 모드에서는 상기 펄스신호가 상기 지연부를 통과하지 않게 조정하는 지연선택부를 포함한다.
또한, 상기 테스트 모드는, 메모리장치에 높은 전압을 인가하는 번인 테스트 모드인 것을 특징으로 할 수 있다.
또한, 상기 지연선택부는, 번인 테스트신호를 입력받아 동작하며, 상기 번인 테스트신호가 인에이블 되면, 상기 펄스신호가 상기 지연부를 통과하게, 상기 번인 테스트신호가 디스에이블 되면 상기 펄스신호가 상기 지연부를 통과하지 않게 조정하는 것을 특징으로 할 수 있다.
또한, 본 발명의 다른 실시예에 따른 메모리장치는, 쓰기 인에이블 신호를 생성하기 위한 펄스신호를 지연시키기 위한 제1지연부; 읽기 인에이블 신호를 생성하기 위한 펄스신호를 지연시키기 위한 제2지연부; 테스트 모드에서는 상기 쓰기 인에이블 신호를 생성하기 위한 펄스신호가 상기 제1지연부를 통과하게, 노멀 모드에서는 상기 제1지연부를 통과하지 않게 조정하는 제1지연선택부; 및 상기 테스트 모드에서는 상기 읽기 인에이블 신호를 생성하기 위한 펄스신호가 상기 제2지연부를 통과하게, 상기 노멀모드에서는 상기 제2지연부를 통과하지 않게 조정하는 제2지연선택부를 포함한다.
이 또한, 상기 테스트모드는, 메모리장치에 높은 전압을 인가하는 번인 테스트 모드인 것을 특징으로 할 수 있다.
또한, 제1및 제2지연선택부는, 번인 테스트신호를 입력받아 동작하며, 상기 번인 테스트신호가 인에이블 되면, 상기 펄스신호들(쓰기 인에이블 신호를 생성하기 위한 펄스신호, 읽기 인에이블 신호를 생성하기 위한 펄스신호)이 상기 지연부들(제1 및 제2지연부)을 통과하게, 상기 번인 테스트신호가 디스에이블 되면 상기 펄스신호들이 상기 지연부들을 통과하지 않게 조정하는 것을 특징으로 할 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 메모리장치의 일실시예 구성도이다.
도면의 점선 왼쪽 부분이 본 발명에 따른 메모리장치에서 새로 추가된 부분이고, 도면의 점선 오른쪽 부분은 종래의 메모리장치와 동일한 부분이다. 점선 오른쪽 부분에 대해서는 종래의 기술 부분에서 상술하였으므로 이하 점선 왼쪽부분에 대해서 상술하기로 한다.
도면에 도시된 바와 같이, 본 발명에 일실시예에 따른 메모리장치는, 쓰기 인에이블 신호(bwen)와 읽기 인에이블 신호(isotb)를 생성하기 위한 펄스신호(byprep)를 지연시키기 위한 지연부(250); 및 테스트 모드(test mode)에서는 펄스신호(byprep)가 지연부(250)를 통과하게, 노멀 모드(normal mode)에서는 펄스신 호(byprep)가 지연부(250)를 통과하지 않게 조정하는 지연선택부(260)를 포함하여 노멀 모드에 있어서 스피드마진을 개선한다.
상기 테스트 모드(test mode)는 메모리장치에 높은 전압을 인가하여 읽기 쓰기 등의 동작을 하는 테스트 모드를 의미하며, 이러한 테스트모드의 일예로 번인 테스트 모드(Burn In test mode)가 있다.
지연선택부(260)는 번인 테스트 모드시 인에이블 되는 신호인 번인 테스트신호(TM_BI)를 입력받아 동작하며, 번인 테스트신호(TM_BI)가 인에이블 되면, 펄스신호(byprep)가 지연부(250)를 통과하게, 번인 테스트신호(TM_BI)가 디스에이블 되면 펄스신호(byprep)가 지연부(250)를 통과하지 않게 조정한다.
지연선택부(260)는 지연부(250)를 통과한 펄스신호(byprep), 지연부(250)를 통과하지 않은 펄스신호(byprep), 번인 테스트신호(TM_BI)를 논리조합하는 낸드게이트들(NA23,24,25); 및 인버터(I24)를 포함하여 구성될 수 있다.
상세하게는, 지연부(250)를 통과한 펄스신호(byprep)와 번인 테스트신호(TM_BI)를 입력받는 낸드게이트1(NA23); 지연부(250)를 통과하지 않은 펄스신호(byprep)와 번인 테스트신호(TM_BI)를 반전하여 입력받는 낸드게이트2(NA24); 및 낸드게이트1(NA23)과 낸드게이트2(NA24)의 출력을 입력받는 낸드게이트3(NA25)를 포함하여 구성될 수 있다.
그 동작을 살펴보면, 번인 테스트신호(TM_BI)가 인에이블 되어 논리'하이'상태가 되면, 낸드게이트1(NA23)에 '하이' 낸드게이트2(NA24)에 '로우'가 입력된다. 낸드게이트2(NA24)에 '로우'가 입력되면 나머지 신호에 관계없이 낸드게이트 2(NA24)는 항상 '하이'를 출력하게 된다. 낸드게이트1(NA23)의 출력은 지연부(250)를 통과하여 입력되는 펄스신호(byprep)에 따라 결정되는데 펄스신호(byprep)가 '하이'이면 낸드게이트1(NA23)의 출력은 '로우', 펄스신호(byprep)가 '로우'이면 낸드게이트1(NA23)의 출력은 '하이'가 된다. 낸드게이트3(NA25)의 출력은 낸드게이트1,2(NA23,24)의 출력에 따라 결정되는데 낸드게이트2(NA24)에서는 계속 '하이'가 출력되는 상태이므로 결국 낸드게이트3(NA25)은 낸드게이트1(NA23)의 출력을 반전하여 출력하게 된다. 즉, 낸드게이트3(NA25)의 출력은 지연부(250)를 통과한 펄스신호(byprep)와 같아진다.
반대의 경우 즉, 노멀 모드이어서 번인 테스트신호(TM_BI)가 논리'로우'상태로 입력되는 경우에는 낸드게이트3(NA25)의 출력은 낸드게이트2(NA24)에 입력되는 펄스신호(byprep)가 된다. 즉, 지연부(250)를 통과하지 아니한 펄스신호(byprep)가 낸드게이트3(NA25)으로 출력된다.
상술한 바와 같이, 지연선택부(260)는 번인 테스트모드 시에는 펄스신호(byprep)의 지연값을 늘리는 역할을 한다. 따라서, 종래의 지연부(210, 220)의 지연값을 설정할때 번인 테스트에 대비하여 지연값을 크게 설정할 필요가 없어지고 동작전압에 맞추어서 지연값을 설정하고 번인 테스트 모드시 필요한 지연은 본 발명에 새로 추가된 지연부(250)가 담당하면 된다. 즉, 이제는 더 이상 종래의 지연부(210, 220)의 지연값을 동작전압에서 필요한 지연값보다 크게 설정할 필요가 없어지기 때문에 메모리장치의 스피드 마진(speed margin)을 개선하는 것이 가능해진다.
본 발명에서는 펄스신호(byprep)의 지연값만을 테스트 모드이냐 아니냐에 따라 조절하고 구별신호(wt_rdb)의 지연값은 조절하지 않는다. 그 이유는 펄스신호(byprep)는 펄스(pulse) 형태의 신호이기 때문에 그 입력 타이밍이 중요하지만, 구별신호(wt_rdb)는 단지 레벨(level)신호이기 때문이다. 즉, 쓰기(write) 커맨드가 들어오면 '하이'가 되고 다음 읽기(read) 커맨드가 들어오기까지는 '하이'상태를 계속 유지하는 신호로 그 타이밍이 크게 문제되지 않기 때문이다.
도 3은 지연선택부(260_2)를 도 2 와는 다르게 패스게이트들을 이용하여 구성한 일실시예 도면이다
도면에 도시된 바와 같이, 지연선택부(260_2)는 번인 테스트신호(TM_BI) 인에이블시 턴온되며, 지연부(250)를 통과한 펄스신호(byprep)를 전달하는 패스게이트1(PG1); 및 번인 테스트신호(TM_BI) 디스에이블시 턴온되며, 지연부(250)를 통과하지 않은 펄스신호(byprep)를 전달하는 패스게이트2(PG2)를 포함하여 구성될 수 있다.
패스게이트1,2(PG1,2)는 게이트에 번인 테스트신호 혹은 번인테스트 신호를 인가받으며, 펄스신호를 자신의 드레인-소스 전송선로로 전달하는 NMOS 및 PMOS트랜지스터(N21, N22, P21, P22)를 포함하여 구성될 수 있다.
상세하게는, 패스게이트1(PG1)은 게이트에 번인 테스트신호(TM_BI)를 인가받는 NMOS트랜지스터(N21)와 인버터(I25)에 의해 반전된 번인 테스트신호(TM_BI)를 게이트에 인가받는 PMOS트랜지스터(P21)를 포함하여 구성될 수 있다.
또한, 패스게이트2(PG2)는 게이트에 번인 테스트신호(TM_BI)를 인가받는 PMOS트랜지스터(P22)와 게이트에 번인 테스트신호(TM_BI)를 반전하여 인가받는 NMOS트랜지스터(N22)를 포함하여 구성될 수 있다.
그 동작을 살펴보면, 번인 테스트신호(TM_BI)가 '하이'로 인에이블 되면 트랜지스터N21,P21이 턴온 패스게이트1(PG1)이 턴온되어 지연부(250)를 통과한 펄스신호(byprep)를 전달하게 되고, 번인 테스트신호(TM_BI)가 '로우'로 디스에이블 되면 트랜지스터N22,P22가 턴온 패스게이트2(PG2)가 턴온되어 지연부(250)를 통과하지 아닌한 펄스신호(byprep)를 전달하게 된다.
즉, 그 구성에 있어서만 도 2의 지연선택부(260)와 상이할 뿐 그 역할은 동일하다.
도 4는 본 발명에 따른 메모리장치의 다른 실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 메모리장치는 쓰기 인에이블 신호(bwen)를 생성하기 위한 펄스신호(byprep)를 지연시키기 위한 제1지연부(250_2); 읽기 인에이블 신호(isotb)를 생성하기 위한 펄스신호(byprep)를 지연시키기 위한 제2지연부(250_3); 테스트 모드에서는 쓰기 인에이블 신호(bwen)를 생성하기 위한 펄스신호(byprep)가 제1지연부(250_2)를 통과하게, 노멀 모드에서는 제1지연부(250_2)를 통과하지 않게 조정하는 제1지연선택부(260_3); 및 테스트 모드에서는 읽기 인에이블 신호(isotb)를 생성하기 위한 펄스신호(byprep)가 제2지연부(250_3)를 통과하게, 노멀모드에서는 제2지연부(250_3)를 통과하지 않게 조정하는 제2지연선택부(260_4)를 포함하여 구성될 수 있다.
도 4에 도시된 실시예는 도 2의 실시예와는 다르게 펄스신호(byprep)가 입력 되는 두 경로 즉, 쓰기 인에이블 신호(bwen)를 생성하기 위해 입력되는 경로와 읽기 인에이블 신호(isotb)를 생성하기 위해 입력되는 경로마다 지연부(250_2, 250_3)와 지연선택부(260_3, 260_4)를 구비한다.
이것은 쓰기 인에이블 신호(bwen)와 읽기 인에이블 신호(isotb)가 통과하게 되는 지연부들(210, 220)의 지연값이 다르고, 이에 따라 전압의 변동에 따라 달라지는 지연부들(210, 220)의 지연값이 달라지게 될 경우에 대비하기 위함이다. 즉, 쓰기 인에이블 신호(bwen)가 생성되는 경로 및 읽기 인에이블 신호(isotb)가 생성되는 경로 별로 번인 테스트 모드(Burn In testmode)에서 늘려야 하는 지연값이 다른 경우에는 도 4에 도시된 바와 같이 각각 지연부(250_2, 250_3)와 지연선택부(260_3, 260_4)를 구비하면 된다.
도 4의 실시예는 지연부(250_2, 250_3)와 지연선택부(260_3, 260_4)가 2개씩 구비되었다는 점이 도 2의 실시예와 상이하나, 지연선택부(260_3, 260_4)가 번인 테스트모드 시에는 펄스신호(byprep)를 지연부(250_2, 250_3)를 통하여 지연하게 한다는 기본 동작은 동일하기 때문에 이에 대한 별도의 설명은 생략하기로 한다.
또한, 도 2에 도시된 실시예와 마찬가지로, 도 4에 도시된 지연선택부들(260_3, 260_4)은 도 3에 도시된 것과 같은 형태로 실시하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명에 따르면, 번인 테스트 모드(Burn In testmode)에서 쓰기 인에이블 신호(bwen)와 읽기 인에이블 신호(isotb)를 생성하기 위한 펄스신호(byprep)의 지연값을 늘리는 것이 가능하다. 따라서, 노멀 모드에서의 쓰기 인에이블 신호(bwen)와 읽기 인에이블 신호(isotb)의 지연값을 설정할 때 그 지연값을 더 작게 설정하는 것이 가능해지고, 결과적으로 메모리장치의 스피드 마진(speed margin)을 개선한다는 효과가 있다.

Claims (11)

  1. 쓰기 인에이블 신호와 읽기 인에이블 신호를 생성하기 위한 펄스신호를 지연시키기 위한 지연부; 및
    테스트 모드에서는 상기 펄스신호가 상기 지연부를 통과하게, 노멀 모드에서는 상기 펄스신호가 상기 지연부를 통과하지 않게 조정하는 지연선택부
    를 포함하는 메모리장치.
  2. 제 1항에 있어서,
    상기 테스트 모드는,
    메모리장치에 높은 전압을 인가하는 번인 테스트 모드인 것을 특징으로 하는 메모리장치.
  3. 제 2항에 있어서,
    상기 지연선택부는,
    번인 테스트신호를 입력받아 동작하며, 상기 번인 테스트신호가 인에이블 되면, 상기 펄스신호가 상기 지연부를 통과하게, 상기 번인 테스트신호가 디스에이블 되면 상기 펄스신호가 상기 지연부를 통과하지 않게 조정하는 것을 특징으로 하는 메모리장치.
  4. 제 3항에 있어서,
    상기 지연선택부는,
    상기 지연부를 통과한 상기 펄스신호, 상기 지연부를 통과하지 않은 상기 펄스신호, 상기 번인 테스트신호를 논리조합하는 낸드게이트들; 및 인버터를 포함하는 것을 특징으로 하는 메모리장치.
  5. 제 3항에 있어서,
    상기 지연선택부는,
    상기 지연부를 통과한 상기 펄스신호와 상기 번인 테스트신호를 입력받는 낸드게이트1;
    상기 지연부를 통과하지 않은 상기 펄스신호와 상기 번인 테스트신호를 반전하여 입력받는 낸드게이트2; 및
    상기 낸드게이트1과 상기 낸드게이트2의 출력을 입력받는 낸드게이트3
    을 포함하는 것을 특징으로 하는 메모리장치.
  6. 제 3항에 있어서,
    상기 지연선택부는,
    상기 번인 테스트신호 인에이블시 턴온되며, 상기 지연부를 통과한 상기 펄스신호를 전달하는 패스게이트1; 및
    상기 번인 테스트신호 디스에이블시 턴온되며, 상기 지연부를 통과하지 않은 상기 펄스신호를 전달하는 패스게이트2
    를 포함하는 것을 특징으로 하는 메모리장치.
  7. 제 6항에 있어서,
    상기 패스게이트1과 상기 패스게이트2는,
    게이트에 상기 번인테스트 신호 혹은 상기 번인테스트 신호를 인가받으며, 상기 펄스신호를 자신의 드레인-소스 전송선로로 전달하는 NMOS 및 PMOS트랜지스터를 포함하는 것을 특징으로 하는 메모리장치.
  8. 제 1항에 있어서,
    상기 펄스신호는,
    상기 펄스신호와 쓰기읽기 구별신호가 '하이'로 입력되는 구간에서 상기 쓰기 인에이블 신호를 발생시키고,
    상기 펄스신호가 '하이' 상기 쓰기읽기 구별신호가 '로우'로 입력되는 구간에서 상기 읽기 인에이블 신호를 발생시키는 것을 특징으로 하는 메모리장치.
  9. 쓰기 인에이블 신호를 생성하기 위한 펄스신호를 지연시키기 위한 제1지연부;
    읽기 인에이블 신호를 생성하기 위한 펄스신호를 지연시키기 위한 제2지연부;
    테스트 모드에서는 상기 쓰기 인에이블 신호를 생성하기 위한 펄스신호가 상기 제1지연부를 통과하게, 노멀 모드에서는 상기 제1지연부를 통과하지 않게 조정하는 제1지연선택부; 및
    상기 테스트 모드에서는 상기 읽기 인에이블 신호를 생성하기 위한 펄스신호가 상기 제2지연부를 통과하게, 상기 노멀모드에서는 상기 제2지연부를 통과하지 않게 조정하는 제2지연선택부
    를 포함하는 메모리장치.
  10. 제 9항에 있어서,
    상기 테스트모드는,
    메모리장치에 높은 전압을 인가하는 번인 테스트 모드인 것을 특징으로 하는 메모리장치.
  11. 제 10항에 있어서,
    상기 제1및 제2지연선택부는,
    번인 테스트신호를 입력받아 동작하며, 상기 번인 테스트신호가 인에이블 되면, 상기 펄스신호들(쓰기 인에이블 신호를 생성하기 위한 펄스신호, 읽기 인에이블 신호를 생성하기 위한 펄스신호)이 상기 지연부들(제1 및 제2지연부)을 통과하게, 상기 번인 테스트신호가 디스에이블 되면 상기 펄스신호들이 상기 지연부들을 통과하지 않게 조정하는 것을 특징으로 하는 메모리장치.
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