JPH11328972A - 半導体装置、その設計方法およびその検査方法 - Google Patents

半導体装置、その設計方法およびその検査方法

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JPH11328972A
JPH11328972A JP10134704A JP13470498A JPH11328972A JP H11328972 A JPH11328972 A JP H11328972A JP 10134704 A JP10134704 A JP 10134704A JP 13470498 A JP13470498 A JP 13470498A JP H11328972 A JPH11328972 A JP H11328972A
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semiconductor device
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delay
sense amplifier
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Yoshiyuki Shimizu
禎之 清水
Kunihiko Kozaru
邦彦 小猿
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 本発明は活性化信号を受信することにより作
動状態となるセンスアンプを備える半導体装置に関し、
センスアンプが活性化するまでの遅延時間を容易に適正
な時間に設定することを目的とする。 【解決手段】 活性化信号を受信することにより信号増
幅が可能な状態となるセンスアンプ４４を設ける。遅延
時間の異なる複数の伝搬経路を形成することができ、そ
れらの伝搬経路のうち選択信号に対応する伝搬経路を介
して活性化信号を伝搬する遅延回路５０を設ける。遅延
回路５０に対して第１乃至第３選択信号を供給する選択
信号生成回路を設ける。無定義モードの１つを選択信号
生成回路を適当に動作させるモードに割り当てたJTAGバ
ウンダリスキャンテスト回路を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、その
設計方法およびその検査方法に係り、特に、活性化信号
を受信することにより作動状態となるセンスアンプを備
える半導体装置、その設計方法およびその検査方法に関
する。
【０００２】
【従来の技術】従来、例えば、メモリICのように、活性
化信号を受信することにより作動状態となるセンスアン
プを備える半導体装置が知られている。図９は、上記従
来の半導体装置が備えるセンスアンプ１０の周辺構造を
表す回路図を示す。センスアンプ１０は、Data端子１
２、および/Data端子１４を備えている。Data端子１２
および/Data端子１４には、それぞれ、図示しないData
線および/Data線が接続されている。Data線および/Data
線は、指定されたアドレスを有するメモリセルからそれ
ぞれData信号および/Data信号の供給を受ける電送線で
ある。
【０００３】センスアンプ１０は、更に、出力端子１６
と活性化端子１８とを備えている。センスアンプ１０
は、活性化端子１８に活性化信号(Read Enable Signal)
が供給されている場合に、Data端子と/Data端子との間
に印加される電圧を差動増幅して、出力端子１６から出
力する。センスアンプ１０の活性化端子１８には、複数
のインバータ回路を直列に接続することにより形成され
る遅延回路２０が接続されている。
【０００４】図１０（Ａ）および（Ｂ）は、遅延回路２
０の動作を説明するためのタイムチャートを示す。図１
０（Ａ）は、半導体装置の内部回路が遅延回路１８に供
給する活性化信号変化を示す。一方、図１０（Ｂ）は、
図９に示すノードＡ、すなわち、センスアンプ１０の活
性化端子１６に現れる電位の変化を示す。
【０００５】遅延回路２０は、図１０（Ａ）および
（Ｂ）に示す如く、半導体装置の内部回路が発生する活
性化信号を所定の遅延時間Ｔの後にセンスアンプ１０の
活性化端子１８に供給する。このため、センスアンプ１
０は、半導体装置の内部回路が活性化信号をロー信号か
らハイ信号に変化させた後、所定の遅延時間Ｔが経過し
た時点で信号の増幅を開始する。
【０００６】半導体装置において、データを出力させる
べきメモリセルのアドレスが指定された後、そのメモリ
セルから発せられたData信号がセンスアンプ１０に到達
するまでにはある程度の時間を要する。従来の半導体装
置において、遅延回路２０の遅延時間Ｔが、Data信号の
伝搬時間と一致する場合、センスアンプ１０の消費電力
を抑制しつつ、Data信号の増幅機能を確実に実現するこ
とができる。このため、遅延回路２０は、上記の条件を
満たすように形成されることが望ましい。
【０００７】従来の半導体装置は、図９に示す如く、上
記の要求を満たすべく回路基板中に予備の遅延回路２２
を備えている。そして、センスアンプ１０が活性化され
るタイミングが所望のタイミングでない場合、すなわ
ち、遅延回路２０による遅延時間Ｔが所望の時間でない
場合は、アルミ配線やスルーホールを形成するためのマ
スクを変更して、活性化信号を伝搬する回路を予備の遅
延回路２２に変更する措置が採られる。従来の半導体装
置においては、上記の方法で試行錯誤的に回路構成を変
更することで、所望の遅延時間Ｔを確保していた。
【０００８】
【発明が解決しようとする課題】しかし、上記従来の方
法によれば、遅延回路の構成を決定するまでに何度もマ
スクを交換して、異なる回路を試作する必要が生ずる。
このため、上記従来の方法は、半導体装置の回路構成の
決定段階で費用と時間を多大に消費するという問題を有
していた。
【０００９】本発明は、上記のような課題を解決するた
めになされたもので、センスアンプが活性化するまでの
遅延時間を容易に適正な時間に設定することのできる半
導体装置およびその製造方法を提供することを第１の目
的とする。
【００１０】また、本発明は、センスアンプが活性化す
るまでの遅延時間を容易に変更し得る構造を有し、か
つ、センスアンプが確実に動作する状態での作動検査を
容易に実行し得る半導体装置およびその検査方法を提供
することを第２の目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、活性化信号を受信することにより信号増
幅が可能な状態となるセンスアンプと、遅延時間の異な
る複数の伝搬経路を形成することができ、前記複数の伝
搬経路のうち選択信号に対応する伝搬経路を介して前記
活性化信号を伝搬する遅延ユニットと、前記選択信号を
複数生成し得る選択信号生成回路と、所定指令に対応し
て前記選択信号生成回路を作動状態とするJTAGバウンダ
リスキャンテスト回路と、を備えることを特徴とするも
のである。
【００１２】本発明の請求項２に係る半導体装置は、前
記センスアンプが、メモリセルから出力される信号を増
幅することを特徴とするものである。
【００１３】本発明の請求項３に係る半導体装置は、前
記選択信号生成回路が、前記JTAGバウンダリスキャンテ
スト回路の信号入力端子に供給される信号を受けて所定
ビット数の前記選択信号を生成するレジスタを備えるこ
とを特徴とするものである。
【００１４】本発明の請求項４に係る半導体装置の設計
方法は、活性化信号を受信することにより信号増幅が可
能な状態となるセンスアンプを備える半導体装置の設計
方法であって、遅延時間の異なる複数の伝搬経路を形成
することができ、前記複数の伝搬経路のうち選択信号に
対応する伝搬経路を介して前記活性化信号を伝搬する遅
延ユニットを形成する遅延ユニット形成ステップと、複
数の選択信号を生成し得る選択信号生成回路を形成する
選択信号生成回路形成ステップと、所定指令に対応して
前記選択信号生成回路を作動状態とするJTAGバウンダリ
スキャンテスト回路を形成するバウンダリスキャンテス
ト回路形成ステップと、前記JTAGバウンダリスキャンテ
スト回路の指令に従って選択された前記伝搬経路を評価
することにより、最適な遅延時間を有する最適伝搬経路
を決定する最適経路決定ステップと、を備えることを特
徴とするものである。
【００１５】本発明の請求項５に係る半導体装置の設計
方法は、前記遅延経路決定ステップにより最適伝搬経路
が決定された後に、前記遅延ユニットが、常時前記最適
伝搬経路を介して前記活性化信号を伝搬するように所望
の回路処理を実行する回路処理ステップを備えることを
特徴とするものである。
【００１６】本発明の請求項６に係る半導体装置の設計
方法は、前記センスアンプが、メモリセルから出力され
る信号を増幅することを特徴とするものである。
【００１７】本発明の請求項７に係る半導体装置の設計
方法は、前記選択信号生成回路が、前記JTAGバウンダリ
スキャンテスト回路の信号入力端子に供給される信号を
受けて所定ビット数の前記選択信号を生成するレジスタ
を備えることを特徴とするものである。
【００１８】本発明の請求項８に係る半導体装置は、活
性化信号を受信することにより信号増幅が可能な状態と
なるセンスアンプと、遅延時間の異なる複数の伝搬経路
を形成することができ、前記複数の伝搬経路のうち指令
信号に対応する伝搬経路を介して前記活性化信号を伝搬
する遅延ユニットと、最大の遅延時間を有する伝搬経路
を前記活性化信号の伝搬経路とするために出力される所
定の最大遅延指令信号と、任意の伝搬経路を前記活性化
信号の伝搬経路とするために出力される任意の選択信号
との論理和を前記指令信号として前記遅延ユニットに供
給する指令信号生成回路と、を備えることを特徴とする
ものである。
【００１９】本発明の請求項９に係る半導体装置は、前
記センスアンプが、メモリセルから出力される信号を増
幅することを特徴とするものである。
【００２０】本発明の請求項１０に係る半導体装置は、
所定の信号を受けて前記最大遅延指令信号を生成する最
大遅延指令信号生成回路を備えることを特徴とするもの
である。
【００２１】本発明の請求項１１に係る半導体装置は、
複数の選択信号を生成し得る選択信号生成回路と、所定
指令に対応して前記選択信号生成回路を作動状態とする
JTAGバウンダリスキャンテスト回路と、を備えることを
特徴とするものである。
【００２２】本発明の請求項１２に係る半導体装置の検
査方法は、請求項８乃至１１の何れか１項記載の半導体
装置の検査方法であって、前記指令信号生成回路に対し
て前記最大遅延指令信号を出力させる最大遅延指令ステ
ップと、前記最大遅延指令信号が出力されている間に前
記センスアンプから出力される出力データを検出するデ
ータ検出ステップと、前記出力データに基づいて前記半
導体装置の良否を判断する良否判断ステップと、を備え
ることを特徴とするものである。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２４】実施の形態１．図１および図２は、本発明
の実施の形態１の半導体装置の要部の回路図を示す。本
実施形態の半導体装置は、BGA（ボールグリッドアレ
イ）パッケージに収納されるメモリICである。図１に示
す如く、本実施形態の半導体装置は、複数のメモリセル
３０を備えている。個々のメモリセルには、２本のワー
ド線３２，３４と、２本のビット線３６，３８とが接続
されている。
【００２５】半導体装置は、Data線４０および/Data線
４２を備えている。Data線４０および/Data線４２に
は、それぞれ、アドレスの指定されたメモリセル３０か
ら、Data信号および/Data信号が供給される。Data線４
０および/Data線４２には、センスアンプ４４の非反転
入力端子４６および反転入力端子４８に接続されてい
る。
【００２６】センスアンプ４４は、出力端子４６および
活性化端子４８を備えている。センスアンプ４４は、活
性化端子４８にハイ信号が供給されることにより活性化
状態、すなわち、作動状態となり、Data端子４６および
/Data端子４８に供給される信号を差動増幅して出力端
子４６から出力する。
【００２７】センスアンプ４４の活性化端子４８には、
遅延回路５０が接続されている。遅延回路５０は、第１
乃至第３遅延ユニット５２〜５６と、２つのインバータ
回路５８，６０とを備えている。これら３つのユニット
５２〜５６および２つのインバータ回路５８，６０は、
直列に接続されている。遅延回路５０の入力側端部に設
けられるインバータ５８には、図示しない活性化信号発
生回路から活性化信号(Read Enable信号)が供給されて
いる。半導体装置において活性化信号は、メモリセルか
らデータを読み出すべき所定時期にロー信号からハイ信
号に切り換えられる。
【００２８】第１遅延ユニット５２は、インバータ回路
６０を備えている。インバータ回路６０には、インバー
タチェーン６２と伝送線６４とが並列に接続されてい
る。インバータチェーン６２は、直列に接続された２ｎ
個のインバータにより構成されている。インバータチェ
ーン６２および伝送線６４は、共にマルチプレクサ６６
に接続されている。
【００２９】第１遅延ユニット５２には、マルチプレク
サ６６の入力端子に通じるインバータ回路６８が接続さ
れている。インバータ回路６８には、後述の如く第１選
択信号が供給されている。マルチプレクサ６６は、第１
選択信号がハイ信号である場合に、インバータチェーン
６２を伝搬する信号を第２遅延ユニットへ出力し、一
方、第１選択信号がロー信号である場合に、伝送線６４
を流れる信号を第２遅延ユニットへ出力する。
【００３０】第２遅延ユニット５４は、インバータ回路
７０、インバータチェーン７２、伝送線７４およびマル
チプレクサ７６を備えている。インバータチェーン７２
は、直列に接続された２ｍ個のインバータにより構成さ
れている。また、第２遅延ユニット５４には、第２選択
信号をマルチプレクサ７６に伝送するインバータ回路７
８が接続されている。第２遅延ユニット５４は、第２選
択信号の状態に応じて動作し、インバータチェーン７２
または伝送線７４を通過する信号を第３遅延ユニットに
供給する。
【００３１】第３遅延ユニット５６は、インバータ回路
８０、インバータチェーン８２、伝送線８４およびマル
チプレクサ８６を備えている。インバータチェーン８２
は、直列に接続された２ｋ個のインバータにより構成さ
れている。また、第２遅延ユニット５６には、第３選択
信号をマルチプレクサ８６に伝送するインバータ回路８
８が接続されている。第３遅延ユニット５６は、第３選
択信号の状態に応じて動作し、インバータチェーン８２
または伝送線８４を通過する信号をインバータチェーン
６０に供給する。
【００３２】本実施形態の半導体装置は、図２に示す第
１乃至第３レジスタ９０〜９４を備えている。第１乃至
第３レジスタ９０〜９４は直列に接続されている。第３
レジスタ９４に入力される信号は、第１乃至第３レジス
タ９０〜９４にクロック信号が入力される毎に、順次、
第３レジスタ９４→第２レジスタ９２→第１レジスタ９
０の順に伝送される。半導体装置において、第１乃至第
３レジスタ９０〜９２の出力信号は、それぞれ、上述し
た第１乃至第３選択信号として、インバータ回路６８，
７８，８８に、すなわち、第１乃至第３遅延ユニット５
２，５４，５６に供給されている。
【００３３】本実施形態の半導体装置は、図２に示す如
く、JTAGバウンダリスキャンテスト回路９６を備えてい
る。JTAGバウンダリスキャンテスト回路９６は、IEEE11
49.1aのサブセットであり、プロセッサボード上に実装
されたときのBGAパッケージの半田不良の検出を主目的
とする回路である。
【００３４】JTAGバウンダリスキャンテスト回路９６に
は、テストデータ入力端子TDI９８、テストクロック端
子TCK１００、テストモードセレクタ端子TMS１０２、テ
ストリセット端子TRST１０４およびテストデータ出力端
子TDO１０６が設けられている。上述した第３レジスタ
９４のクロック入力端子および第１レジスタ９０の出力
端子は、それぞれ、上記のテストクロック端子TCK１０
０またはテストデータ出力端子１０６に導通している。
また、第３レジスタ９４の信号入力端子は、マルチプレ
クサ１０６を介して上記のテストクロック端子TCK１０
０に導通している。
【００３５】JTAGバウンダリスキャンテスト回路９６に
は、インストラクションデコーダ１０８、および、マル
チプレクサ１１０等の機能回路が内蔵されている。第３
レジスタ９４の信号入力端子とテストデータ入力端子TD
I９８との間に介在するマルチプレクサ１０６は、イン
ストラクションデコーダ１０８の指令に応じてTDI９８
に入力されるテストデータを第３レジスタ９４に供給す
る。
【００３６】JTAGバウンダリスキャンテスト回路９６に
は、使用者が内容を自由に定義し得る無定義モードが設
けられている。本実施形態において、JTAGバウンダリス
キャン回路９６の無定義モードの一つは、選択信号設定
モードに割り当てられている。JTAGバウンダリスキャン
テスト回路９６の指令設定において、上記の選択信号設
定モードが選択されると、インストラクションデコーダ
１０８によりマルチプレクサ１０６が動作状態とされ
る。
【００３７】上記の状態が形成されると、テストクロッ
ク端子TCK１０２にクロック信号が入力される毎に、テ
ストデータ入力端子TDI９８から入力されるテストデー
タが、順次第３〜第１レジスタ９４〜９０に向けて伝送
される状態が実現できる。従って、本実施形態の半導体
装置によれば、JTAGバウンダリスキャン回路９６の指令
設定で選択信号設定モードを選択することにより、第１
乃至第３選択信号を任意に変更し得る状態が形成でき
る。
【００３８】次に、図３を参照して、本実施形態の半導
体装置の動作について説明する。図３（Ａ）および
（Ｂ）は、それぞれ、遅延回路５０のインバータ回路５
８に入力される活性化信号の波形と、第１選択信号がハ
イ信号である場合に上記図１に示すノードＢ、すなわ
ち、第１遅延ユニット５２の出力端子に現れる信号の波
形とを示す。また、図３（Ｃ）および（Ｄ）は、それぞ
れ、遅延回路５０のインバータ回路５８に入力される活
性化信号の波形と、第１選択信号がロー信号である場合
に上記図１に示すノードＢに現れる信号の波形とを示
す。
【００３９】上述の如く、第１選択信号がハイ信号であ
る場合、第１遅延ユニット５２の出力端子には、インバ
ータチェーン６２を通過した信号が到達する。この場
合、その出力信号がインバータチェーン６２を通過する
ことに起因して、図３（Ａ），（Ｂ）に示す如く、活性
化信号がローからハイに変化した後、ノードＢの電位が
ローからハイに変化するまでに比較的長い遅延時間Ｔ１
が生ずる。
【００４０】一方、第１選択信号がロー信号である場
合、第１遅延ユニット５２の出力端子には、伝送線６４
を通過した信号が到達する。この場合、その出力信号が
インバータチェーン６２を通過しないため、図３
（Ｃ），（Ｄ）に示す如く、活性化信号がローからハイ
に変化した後、ノードＢの電位がローからハイに変化す
るまでの遅延時間Ｔ２は比較的短時間となる。
【００４１】このように、本実施形態の半導体装置によ
れば、第１遅延ユニット５２が生成する遅延時間を、第
１選択信号の値に応じて２段階に切り換えることができ
る。同様に、本実施形態の半導体装置によれば、第２選
択信号の値、および、第３選択信号の値に応じて、第２
遅延ユニット５４が発生する遅延時間、および、第３遅
延ユニット５６が発生する遅延時間を、それぞれ２段階
に変化させることができる。このため、本実施形態の半
導体装置によれば、第１乃至第３選択信号の値を適当に
変化させることにより、遅延回路５０が発生する遅延時
間を、容易に８段階に切り換えることができる。
【００４２】本実施形態の半導体装置において、遅延回
路５０が発生する遅延時間は、センスアンプ４４が適切
なタイミングで活性化するように設定されることが望ま
しい。より具体的には、半導体装置の動作中に、メモリ
セル３０から出力されるデータ信号がセンスアンプ４４
に到達するタイミングでセンスアンプ４４が活性化する
ように設定されることが望ましい。
【００４３】上記の要求を満たすためには、遅延回路５
０の発生する遅延時間が、容易に他段階に変更し得るこ
とが好ましい。この点、本実施形態の半導体装置は、活
性化信号に与える遅延時間を容易に最適値に調整する上
で有利な構造を有している。以下、上記の利点を利用し
て、半導体装置の回路構成を決定する方法について説明
する。
【００４４】図４は、本実施形態の半導体装置の回路構
成を決定する方法のフローチャートを示す。図４に示す
一連の工程は、半導体装置の回路構成を決定する段階で
実行される。図４に示す一連の工程においては、先ずス
テップ１１２の処理が実行される。
【００４５】ステップ１１２では、JTAGバウンダリスキ
ャン回路９６を利用して第１乃至第３選択信号を任意の
値に設定する処理が実行される。本ステップ１１２の処
理が実行されると、遅延回路５０において、設定された
選択信号の組合せに対応する遅延時間が生成される。
【００４６】ステップ１１４では、上記ステップ１１２
の処理により設定された遅延回路５０の評価が実行され
る。本ステップ１１４において、遅延回路５０は、メモ
リセル３０から出力されるデータをセンスアンプ４４が
確実に読みとることができ、かつ、半導体装置が高速で
データを出力できるほど優れていると判断される。
【００４７】ステップ１１６では、最適な遅延回路が決
定されたか否かが判別される。その結果、未だ最適な遅
延回路が決定されていないと判別される場合は、再び上
記ステップ１１２の処理が実行される。一方、既に最適
な遅延回路が決定されていると判別される場合は、次に
ステップ１１８の処理が実行される。
【００４８】ステップ１１８では、活性化信号が、常に
上記ステップ１１６で決定された最適な遅延回路を流通
するように、必要な回路処理が実行される。上記の処理
により半導体装置の回路構成を決定するための工程が終
了する。以後、半導体装置は、上記の如く決定された回
路構成が実現されるように製造される。上記の処理によ
れば、JTAGバウンダリスキャン回路の機能を利用して、
半導体装置の遅延回路の構成を容易に最適な構造に決定
することができる。このため、本実施形態の方法によれ
ば、高速で動作し、かつ、優れた省電力特性を示す半導
体装置を容易かつ安価に製造することができる。
【００４９】ところで、上記の実施形態においては、遅
延回路５０に、３つの遅延ユニット５２〜５６用いるこ
ととしているが、本発明はこれに限定されるものではな
く、遅延回路５０に用いる遅延ユニットの数は任意に決
定することができる。
【００５０】上記の実施形態においては、第１乃至第３
遅延ユニット５２〜５６が前記請求項１記載の「遅延ユ
ニット」に、第１乃至第３レジスタ９０〜９４が前記請
求項１記載の「選択信号生成回路」に、それぞれ相当し
ている。
【００５１】また、上記の実施形態においては、第１乃
至第３遅延ユニット５２〜５６を形成するステップが前
記請求項４記載の「遅延ユニット形成ステップ」に、第
１乃至第３レジスタ９０〜９４を形成するステップが前
記請求項４記載の「選択信号生成回路形成ステップ」
に、JTAGバウンダリスキャンテスト回路９６を形成する
ステップが前記請求項４記載の「バウンダリスキャンテ
スト回路形成ステップ」に、それぞれ相当している。
【００５２】更に、上記の実施形態においては、上記ス
テップ１１２〜１１６が前記請求項４記載の「最適経路
決定ステップ」に、また、上記ステップ１１８が前記請
求項５記載の「回路処理ステップ」に、それぞれ相当し
ている。
【００５３】実施の形態２．次に、図５乃至図８を参照
して、本発明の実施の形態２の半導体装置について説明
する。図５および図６は、本実施形態の半導体装置の要
部の回路図を示す。尚、図５および図６において、上記
図１または図２に示す構成部分と同一の部分について
は、同一の符号を付してその説明を省略または簡略す
る。
【００５４】図５に示す如く、本実施形態の半導体装置
は、遅延回路１２０を備えている。遅延回路１２０は、
２つのインバータ回路５８，６０と、第１および第２の
遅延ユニット５２，５４とを直列に接続することにより
実現されている。また、第１および第２の遅延ユニット
５２，５４には、それぞれ、インバータ回路６８，７８
が接続されている。
【００５５】遅延回路１２０の入力側端部に配置される
インバータ回路５８には、半導体装置が発生する活性化
信号が供給されている。一方、遅延回路１２０の出力側
端部に配置されるインバータ回路６０は、センスアンプ
４４に接続されている。上記の構成によれば、インバー
タ回路６８，７８を介して第１および第２遅延ユニット
５２，５４に供給する指令信号を変化させることによ
り、活性化信号の遅延時間を４通りに変化させることが
できる。
【００５６】本実施形態の半導体装置において、インバ
ータ回路６８，７８には、それぞれ、OR回路１２２，１
２４が接続されている。OR回路１２２には、最大遅延指
令信号Maxdelayと、第１選択信号とが供給されている。
一方、OR回路１２４には、最大遅延指令信号Maxdelay
と、第２選択信号とが供給されている。
【００５７】図６は、最大遅延指令信号Maxdelayを生成
する信号生成回路１２６を示す。上述した２つのOR回路
１２２，１２４には、図６に示す信号生成回路１２６で
生成された最大遅延指令信号Maxdelayが供給される。信
号生成回路１２６は、第１乃至第４レジスタ１２８〜１
３４を備えている。第１レジスタ１２８には、半導体装
置の入力ピンが接続されている。第１乃至第４レジスタ
１２８〜１３４は、半導体装置のクロック信号に同期し
て、入力ピンから入力される信号を順次伝送する。
【００５８】図７（Ａ）および（Ｂ）は、それぞれ、半
導体装置のクロック信号の波形と、最大遅延指令信号Ma
xdeleyをハイ信号とするために入力ピンに入力される信
号の波形とを示す。図７（Ａ）および（Ｂ）に示す如
く、Maxdelayをハイ信号としようとする場合、入力ピン
には、クロック信号の１周期毎にハイ・ローレベルの反
転する信号が供給される。
【００５９】上記図６に示す第１乃至第４レジスタ１２
８〜１３４は、クロック信号の立ち上がりエッジを検知
して、それぞれ入力ピンまたは前段のレジスタから信号
を取り込む。従って、入力ピンに対して上記図７（Ｂ）
に示す信号が供給されると、第１乃至第４レジスタ１２
８〜１３４には、ハイ信号とロー信号とが交互にラッチ
される。
【００６０】上記図６に示す信号生成回路１２６におい
て、第１および第２レジスタ１２８，１３０の出力信号
はイクスクルーシブOR回路(Ex-OR回路)１３６に供給さ
れている。同様に、第３および第４レジスタ１３２，１
３４の出力信号はEx-OR回路１３８に供給されている。
また、Ex-OR回路１３６，１３８の出力信号は、共にAND
回路１４０に供給されている。
【００６１】第１乃至第４レジスタ１２８〜１３４がハ
イ信号とロー信号とを交互にラッチしている場合、Ex-O
R回路１３６，１３８の出力信号は共にハイ信号とな
る。従って、この場合、AND回路１４０の出力信号、す
なわち、最大遅延指令信号Maxdelayは、ハイ信号とな
る。一方、入力ピンに対する上記図７（Ｂ）に示す信号
の入力が停止されると、隣接する２つのレジスタに同じ
レベルの信号がラッチされる状態が形成される。この場
合、AND回路から出力されるMaxdelay信号はロー信号と
なる。このように、本実施形態の半導体装置によれば、
信号生成回路１２６の入力ピンに上記図７（Ｂ）に示す
信号を供給するか否かに応じて、最大遅延指令信号Maxd
elayをハイ信号またはロー信号に設定することができ
る。
【００６２】本実施形態の半導体装置において、最大遅
延指令信号Maxdelayがハイ信号である場合、第１遅延ユ
ニット５２は、インバータチェーン６２を通過する信号
を次段の回路に供給する。同様に、この場合、第２遅延
ユニット５４は、インバータチェーン７２を通過する信
号を次段の回路に出力する。従って、Maxdelayがハイ信
号である場合、遅延回路１２０は、第１および第２選択
信号の状態に関わらず、常に最大の遅延時間を発生させ
る。
【００６３】本実施形態の半導体装置において、遅延回
路１２０の遅延時間を最大に設定すると、センスアンプ
４４が不当に早期に活性化する事態を確実に回避するこ
とができる。従って、遅延回路１２０の遅延時間を最大
に設定すると、センスアンプ４４が、個々のメモリセル
から供給されるData信号および/Data信号を、確実に増
幅する状態が形成できる。
【００６４】実施の形態１の場合と同様に、半導体装置
の遅延回路１２０が生成する遅延時間は、個々のメモリ
セルから出力される信号をセンスアンプ４４が確実に増
幅することができる範囲で可能な限り短いことが望まし
い。本実施形態の半導体装置によれば、第１選択信号お
よび第２選択信号を適正に設定することで、上記の要求
を容易に満たすことができる。
【００６５】一方、半導体装置において、メモリセルの
状態を正確に検査すためには、センスアンプ４４がメモ
リセルの信号を確実に増幅する状況下でその検査が実行
されることが望ましい。本実施形態の半導体装置によれ
ば、最大遅延指令信号Maxdelayをハイ信号とすること
で、容易に上記の要求を満たすことができる。このた
め、本実施形態の半導体装置によれば、最適な遅延時間
を容易に設定する機能と、メモリセルの検査を正確に実
行する上で好適な状態を容易に形成する機能とを共に実
現することができる。
【００６６】以下、本実施形態の半導体装置が備える利
点を利用して、半導体装置の正否を検査する方法につい
て説明する。図８は、本実施形態の半導体装置の検査工
程において実行される一連の処理のフローチャートを示
す。図８に示す一連の処理は、半導体装置の製造工程に
おいて、メモリセルの状態を検査するために実行され
る。図８に示す一連の処理においては、先ずステップ１
４２の処理が実行される。
【００６７】ステップ１４２では、最大遅延指令信号Ma
xdelayをハイ信号とする処理、具体的には、信号生成回
路１２６の入力ピンに上記図７（Ｂ）に示す信号を入力
する処理が実行される。
【００６８】ステップ１４４では、センスアンプ４４か
ら出力されるデータ信号の読み出し検査が実行される。
【００６９】ステップ１４６では、上記ステップ１４４
で読み出されたデータ信号が適正であるか否かに基づい
て、対応するメモリセルの正否が判定される。上記の処
理により、１つのメモリセルに対する検査が終了する。
以後、上記ステップ１４４，１４６の処理を繰り返し実
行することにより、全てのメモリセルを対象とする検査
を、容易かつ正確に実現することができる。
【００７０】また、本実施形態の半導体装置は、上記の
如く、第１および第２選択信号を適当に変更することで
容易に遅延回路１２０の遅延時間を変更し得る機能を備
えている。従って、本実施形態の半導体装置によれば、
回路構成の決定段階において、安価に、かつ短時間で最
適な回路構成を決定することができる。
【００７１】ところで、上記の実施形態においては、半
導体装置にJTAGバウンダリスキャン回路が内蔵されてい
ないが、本発明は、これに限定されるものではなく、半
導体装置をBGAパッケージに収納する場合には、半導体
装置にJTAGバウンダリスキャン回路を内蔵させることと
してもよい。
【００７２】尚、上記の実施形態においては、第１およ
び第２遅延ユニット５２，５４が前記請求項８記載の
「遅延ユニット」に、OR回路１２２，１２４が前記請求
項８記載の「指令信号生成回路」に、それぞれ相当して
いる。また、上記の実施形態においては、信号生成回路
１２６が前記請求項１０記載の「最大遅延指令信号生成
回路」に相当している。
【００７３】また、上記の実施形態においては、上記ス
テップ１４２が前記請求項１２記載の「最大遅延指令ス
テップ」に、上記ステップ１４４が前記請求項１２記載
の「データ検出ステップ」に、上記ステップ１４６が前
記請求項１２記載の「良否判断ステップ」に、それぞれ
相当している。
【００７４】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項
１、２、４、５および６記載の発明によれば、半導体装
置の回路構成を決定する段階において、JTAGバウンダリ
スキャン回路の機能を利用して、容易に最適な遅延回路
構成を決定することができる。
【００７５】請求項３および７記載の発明によれば、JT
AGバウンダリスキャン回路の入力端子を利用して、所定
ビット数の選択信号を容易に生成すること、すなわち、
遅延回路の構成を容易に変更することができる。
【００７６】請求項８乃至１０記載の発明によれば、最
適な遅延回路構成を容易に決定する機能と共に、メモリ
セルの検査を正確に実行するうえで好適な状態を容易に
形成する機能とを共に実現することができる。
【００７７】請求項１１記載の発明によれば、JTAGバウ
ンダリスキャン回路の機能を利用して、半導体回路の回
路構成決定段階において、最適な遅延回路構成を容易に
決定することができる。
【００７８】請求項１２記載の発明によれば、請求項８
乃至１１記載の半導体装置が備える利点を利用して、セ
ンスアンプの前段の状態を容易に検査することができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の要部の
回路図（その１）である。
【図２】 本発明の実施の形態１の半導体装置の要部の
回路図（その２）である。
【図３】図３（Ａ）および（Ｃ）は図１に示す遅延回路
に供給される活性化信号の波形を示す図である。図３
（Ｂ）は、第１選択信号がハイ信号である場合に図１に
示すノードＢに現れる信号の波形を示す図である。図３
（Ｃ）は、第１選択信号がロー信号である場合に図１に
示すノードＢに現れる信号の波形を示す図である。
【図４】 本発明の実施の形態１の半導体装置の回路構
成を決定する段階で実行される一連の工程のフローチャ
ートである。
【図５】 本発明の実施の形態２の半導体装置の要部の
回路図（その１）である。
【図６】 本発明の実施の形態２の半導体装置の要部の
回路図（その２）である。
【図７】図７（Ａ）は、図６に示す信号生成回路に供給
されるクロック信号の波形を示す図である。図７（Ｂ）
は、最大遅延指令信号をハイ信号とするために図６に示
す信号生成回路の入力ピンに供給される信号の波形を示
す図である。
【図８】 本発明の実施の形態２の半導体装置を対象と
する検査工程で実行される一連の処理のフローチャート
である。
【図９】 従来の半導体装置が備えるセンスアンプ１０
の周辺の回路図である。
【図１０】図１０（Ａ）は、半導体装置の内部回路が遅
延回路に供給する活性化信号の波形を示す図である。図
１０（Ｂ）は、図９に示すノードＡに現れる電位の変化
を示す図である。
【符号の説明】
４４ センスアンプ、 ５０；１２０ 遅延回路、
５２〜５６ 第１乃至第３遅延ユニット、 ６２，
７２，８２ インバータチェーン、 ９６JTAGバウン
ダリスキャン回路、 １２２，１２４ OR回路。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 活性化信号を受信することにより信号増
    幅が可能な状態となるセンスアンプと、 遅延時間の異なる複数の伝搬経路を形成することがで
    き、前記複数の伝搬経路のうち選択信号に対応する伝搬
    経路を介して前記活性化信号を伝搬する遅延ユニット
    と、 前記選択信号を複数生成し得る選択信号生成回路と、 所定指令に対応して前記選択信号生成回路を作動状態と
    するJTAGバウンダリスキャンテスト回路と、 を備えることを特徴とする半導体装置。
  2. 【請求項２】 前記センスアンプは、メモリセルから出
    力される信号を増幅することを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 前記選択信号生成回路は、前記JTAGバウ
    ンダリスキャンテスト回路の信号入力端子に供給される
    信号を受けて所定ビット数の前記選択信号を生成するレ
    ジスタを備えることを特徴とする請求項１または２記載
    の半導体装置。
  4. 【請求項４】 活性化信号を受信することにより信号増
    幅が可能な状態となるセンスアンプを備える半導体装置
    の設計方法であって、 遅延時間の異なる複数の伝搬経路を形成することがで
    き、前記複数の伝搬経路のうち選択信号に対応する伝搬
    経路を介して前記活性化信号を伝搬する遅延ユニットを
    形成する遅延ユニット形成ステップと、 複数の選択信号を生成し得る選択信号生成回路を形成す
    る選択信号生成回路形成ステップと、 所定指令に対応して前記選択信号生成回路を作動状態と
    するJTAGバウンダリスキャンテスト回路を形成するバウ
    ンダリスキャンテスト回路形成ステップと、 前記JTAGバウンダリスキャンテスト回路の指令に従って
    選択された前記伝搬経路を評価することにより、最適な
    遅延時間を有する最適伝搬経路を決定する最適経路決定
    ステップと、 を備えることを特徴とする半導体装置の設計方法。
  5. 【請求項５】 前記遅延経路決定ステップにより最適伝
    搬経路が決定された後に、前記遅延ユニットが、常時前
    記最適伝搬経路を介して前記活性化信号を伝搬するよう
    に所望の回路処理を実行する回路処理ステップを備える
    ことを特徴とする請求項４記載の半導体装置の設計方
    法。
  6. 【請求項６】 前記センスアンプは、メモリセルから出
    力される信号を増幅することを特徴とする請求項４また
    は５記載の半導体装置の設計方法。
  7. 【請求項７】 前記選択信号生成回路は、前記JTAGバウ
    ンダリスキャンテスト回路の信号入力端子に供給される
    信号を受けて所定ビット数の前記選択信号を生成するレ
    ジスタを備えることを特徴とする請求項４乃至６の何れ
    か１項記載の半導体装置の設計方法。
  8. 【請求項８】 活性化信号を受信することにより信号増
    幅が可能な状態となるセンスアンプと、 遅延時間の異なる複数の伝搬経路を形成することがで
    き、前記複数の伝搬経路のうち指令信号に対応する伝搬
    経路を介して前記活性化信号を伝搬する遅延ユニット
    と、 最大の遅延時間を有する伝搬経路を前記活性化信号の伝
    搬経路とするために出力される所定の最大遅延指令信号
    と、任意の伝搬経路を前記活性化信号の伝搬経路とする
    ために出力される任意の選択信号との論理和を前記指令
    信号として前記遅延ユニットに供給する指令信号生成回
    路と、 を備えることを特徴とする半導体装置。
  9. 【請求項９】 前記センスアンプは、メモリセルから出
    力される信号を増幅することを特徴とする請求項８記載
    の半導体装置。
  10. 【請求項１０】 所定の信号を受けて前記最大遅延指令
    信号を生成する最大遅延指令信号生成回路を備えること
    を特徴とする請求項８または９記載の半導体装置。
  11. 【請求項１１】 複数の選択信号を生成し得る選択信号
    生成回路と、 所定指令に対応して前記選択信号生成回路を作動状態と
    するJTAGバウンダリスキャンテスト回路と、 を備えることを特徴とする請求項１０記載の半導体装
    置。
  12. 【請求項１２】 請求項８乃至１１の何れか１項記載の
    半導体装置の検査方法であって、 前記指令信号生成回路に対して前記最大遅延指令信号を
    出力させる最大遅延指令ステップと、 前記最大遅延指令信号が出力されている間に前記センス
    アンプから出力される出力データを検出するデータ検出
    ステップと、 前記出力データに基づいて前記半導体装置の良否を判断
    する良否判断ステップと、 を備えることを特徴とする半導体装置の検査方法。
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