JP5194890B2 - 半導体集積回路 - Google Patents
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- 外部データ入力端子に供給される入力データ信号を受けるデータ入力部と、
前記データ入力部で受けた入力データ信号を保持する記憶部と、
出力要求信号に応答してタイミング信号を生成するタイミング生成部と、
前記記憶部に保持された入力データ信号を前記タイミング信号に同期して出力データ信号として出力するデータ出力部と、
前記データ入力部で受けた入力データ信号を前記タイミング信号に同期して出力するテスト出力制御部と、
通常動作モード中に、前記データ出力部からの出力データ信号を外部データ出力端子に出力し、テストモード中に、前記テスト出力制御部からの入力データ信号を前記外部データ出力端子に出力するデータセレクタと
を備えていることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記外部データ出力端子から出力される出力データ信号を受けて動作し、ユーザ出力信号を生成する出力ユーザロジック回路と、
前記ユーザ出力信号を受ける出力レジスタと、
前記出力レジスタに接続されたスキャンパスと、
前記テストモード中に、前記出力レジスタに保持されたユーザ出力信号をスキャンパスを介して受け、受けた信号を期待値と比較するテスト制御部と
を備えていることを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路において、
前記外部データ入力端子に供給する入力データ信号を保持する入力レジスタと、
前記入力レジスタに接続されたスキャンパスと
を備え、
前記テスト制御部は、テスト用の入力データ信号をスキャンパスを介して前記入力レジスタに設定し、スキャンパスを介して受ける前記出力レジスタからのユーザ出力信号を期待値と比較することを特徴とする半導体集積回路。 - 請求項1ないし請求項3のいずれか1項記載の半導体集積回路において、
前記データ出力部は、前記記憶部からの出力データ信号を増幅し、保持するリードアンプであることを特徴とする半導体集積回路。 - 請求項1ないし請求項3のいずれか1項記載の半導体集積回路において、
前記データ出力部は、前記記憶部からの出力データ信号を出力するデータ出力バッファであることを特徴とする半導体集積回路。 - 請求項1ないし請求項5のいずれか1項記載の半導体集積回路において、
前記データ出力部から前記セレクタまで出力データ信号を伝達する通常信号線と、
前記テスト出力制御部から前記セレクタまで入力データ信号を伝達し、前記通常信号線と負荷が等しいテスト信号線と
を備えていることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
テスト入力信号を保持する入力レジスタと、
前記入力レジスタに接続されたスキャンパスと、
前記入力レジスタからの前記テスト入力信号を受けて動作し、入力データ信号を生成し、生成した入力データ信号を前記外部データ入力端子に出力する入力ユーザロジック回路と、
前記データ入力部に設けられ、前記入力データ信号を保持する保持部と、
前記保持部に接続されたスキャンパスと、
前記外部データ出力端子から出力される出力データ信号を受けて動作し、ユーザ出力信号を生成する出力ユーザロジック回路と、
前記ユーザ出力信号を保持する出力レジスタと、
前記出力レジスタに接続されたスキャンパスと、
前記テストモード中に、テスト入力信号をスキャンパスを介して前記入力レジスタおよび前記保持部に設定し、前記入力ユーザロジック回路、前記記憶部および前記出力ユーザロジック回路を動作し、前記保持部に保持された入力データ信号および前記出力レジスタに保持されたユーザ出力信号をスキャンパスを介して受け、受けた信号を期待値と比較するテスト制御部とを備えていることを特徴とする半導体集積回路。 - 請求項1ないし請求項7のいずれか1項記載の半導体集積回路において、
前記データ入力部は、入力データ信号をクロック信号に同期して受け、
前記記憶部は、前記出力要求信号に応答して動作を開始した後、クロック信号に非同期で出力データ信号をデータ出力部に出力し、
前記タイミング生成部は、前記出力要求信号を遅延させ前記タイミング信号として出力する遅延回路を有することを特徴とする半導体集積回路。 - 外部データ入力端子に供給される入力データ信号を受けるデータ入力部と、前記データ入力部で受けた入力データ信号を保持する記憶部と、出力要求信号に応答してタイミング信号を生成するタイミング生成部と、前記記憶部に保持された入力データ信号を前記タイミング信号に同期して出力データ信号として出力するデータ出力部とを有する機能ブロックと、
外部データ出力端子からの出力データ信号を受けて動作する出力ユーザロジック回路と
を備えた半導体集積回路のテスト方法であって、
前記データ出力部からの出力データ信号をマスクし、
前記データ入力部で受けた入力データ信号を前記タイミング信号に同期して前記外部データ出力端子に出力し、
前記出力ユーザロジック回路から出力されるユーザ出力信号を期待値と比較することで、前記出力ユーザロジック回路の不良を検出することを特徴とする半導体集積回路のテスト方法。 - 請求項9記載の半導体集積回路のテスト方法において、
前記半導体集積回路は、
スキャンパスに接続された入力レジスタからの信号を受けて動作し、生成した入力データ信号を前記外部データ入力端子に出力する入力ユーザロジック回路と、前記データ入力部に設けられ、スキャンパスに接続され、入力データ信号を保持する保持部と、スキャンパスに接続され、前記出力ユーザロジック回路からのユーザ出力信号を保持する出力レジスタとを備え、
テスト入力信号をスキャンパスを介して前記入力レジスタおよび前記保持部に設定し、
前記入力レジスタに設定された前記テスト入力信号に応じて前記入力ユーザロジック回路を動作し、
前記保持部に設定されたテスト入力信号に応じて前記記憶部を動作し、
前記外部データ出力端子から出力される出力データ信号に応じて前記出力ユーザロジック回路を動作し、
前記入力ユーザロジック回路から出力される入力データ信号を前記保持部に保持し、
前記出力ユーザロジック回路から出力されるユーザ出力信号を前記出力レジスタに保持し、
前記保持部に保持された入力データ信号および前記出力レジスタに保持されたユーザ出力信号を期待値と比較することで、前記入力ユーザロジック回路および前記出力ユーザロジック回路の不良を検出することを特徴とする半導体集積回路のテスト方法。
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