KR100890750B1

KR100890750B1 - 메모리 칩과 로직 칩을 탑재하여, 메모리 칩의 시험을가능하게 한 반도체 장치

Info

Publication number: KR100890750B1
Application number: KR1020020016068A
Authority: KR
Inventors: 이시카와가츠야
Original assignee: 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2001-09-05
Filing date: 2002-03-25
Publication date: 2009-03-26
Also published as: US6711042B2; KR20080063452A; TWI259472B; KR20030021113A; KR100890749B1; JP2003077296A; JP4339534B2; CN100375198C; CN1407560A; EP1291882A2; EP1291882A3; US20030043612A1

Abstract

본 발명은 로직 칩과 메모리 칩을 공통의 패키지에 탑재한 MCP의 반도체 장치에 있어서, 메모리 칩의 동작 시험을 유효하게 수행한다.

본 발명은 소정의 기능을 갖는 로직 칩과 데이터를 기억하는 메모리 칩을 공통의 패키지 내에 탑재하는 반도체 장치에 있어서, 로직 칩과 메모리 칩은 제어 신호 단자, 어드레스 단자, 데이터 단자 등의 메모리 액세스용의 단자를 통해 접속되고, 로직 칩은 상기 소정의 기능을 갖는 논리 회로와, 상기 메모리 칩의 동작 시험을 하는 메모리 칩 시험 회로를 갖는 것을 특징으로 한다. 보다 바람직한 실시예에서, 로직 칩은 또한 상기 논리 회로로부터의 메모리 액세스 신호와 상기 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호를 선택하여 상기 메모리 액세스용 단자에 출력하는 셀렉터 출력 회로를 갖는다. 본 발명에 따르면, 통상의 동작시에는 논리 회로로부터의 메모리 액세스 신호가 셀렉터 출력 회로를 통해, 메모리 칩에 공급되어 로직 칩에서 메모리 칩으로의 액세스 동작이 이루어지고, 메모리 칩 시험시에는 로직 칩 내에 설치한 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호가, 셀렉터 출력 회로를 통해 메모리 칩에 공급되어, 로직 칩에서 메모리 칩으로의 액세스 동작의 시험이 이루어진다. 따라서, 로직 칩과 메모리 칩 사이의 접속 수단에 의한 지연 시간도 포함시켜, 액세스 동작 시험을 할 수 있다. 즉, 패키지 탑재후의 번인(burn-in) 후에도, 고속 액세스 동작 시험을 유효하게 수행할 수 있다.

Description

메모리 칩과 로직 칩을 탑재하여, 메모리 칩의 시험을 가능하게 한 반도체 장치{SEMICONDUCTOR DEVICE WHEREON MEMORY CHIP AND LOGIC CHIP ARE MOUNTED, MAKING TESTING OF MEMORY CHIP POSSIBLE}

도 1은 종래의 MCP 또는 MCM의 반도체 장치의 구성을 도시한 도면.

도 2는 본 실시예에 있어서의 반도체 장치의 전체 구성도.

도 3은 셀렉터 입출력 회로의 제1예를 도시하는 도면.

도 4는 셀렉터 입출력 회로의 제2예를 도시하는 도면.

도 5는 메모리 칩 시험 회로의 구성도이다.

도 6은 메모리 칩 시험 회로(4)의 동작 타이밍 차트도.

도 7은 제2 실시예에 있어서의 반도체 장치의 구성도.

도 8은 시험 제어 회로에 의한 시험 모드의 제어를 설명하기 위한 도면.

도 9는 제3 실시예에 있어서의 반도체 장치의 구성도.

도 10은 제4 실시예에 있어서의 반도체 장치의 구성도.

도 11은 제5 실시예에 있어서의 반도체 장치의 구성도.

도 12는 논리 회로 내의 메모리의 시험을 설명하기 위한 도면.

도 13은 제6 실시예에 있어서의 반도체 장치의 구성도.

<도면의 주요부분에 대한 부호의 설명>

1 : 패키지

2 : 로직 칩

3 : 메모리 칩

4 : 메모리 칩 시험 회로

2A : 논리 회로

2C : 셀렉터 입출력 회로

5 : 시험 제어 회로

6 : 논리 회로 내의 메모리 시험 회로

본 발명은 메모리 칩과 로직 칩을 탑재한 멀티 칩 패키지(MCP) 또는 멀티 칩 모듈(MCM)의 반도체 장치에 관한 것으로, 패키지 수납후의 메모리 칩의 시험을 가능하게 한 반도체 장치에 관한 것이다.

대용량의 메모리 칩과 화상 처리 등의 특정한 기능을 갖는 로직 칩을 동일한 패키지에 탑재한, MCP 또는 MCM이라 불리는 반도체 장치가 보급되고 있다. 도 1은 종래의 MCP 또는 MCM의 반도체 장치의 구성을 도시한 도면이다. 공통의 패키지(1) 내에 SDRAM 등의 고속·대용량의 메모리 칩(3)과 특정한 기능을 갖는 로직 칩(2)이 탑재되어 있다. 로직 칩(2) 내에는 논리 회로(2A)와 메모리 칩(3)에 대한 입출력 회로(2B)가 설치되고, 그 주변에 입출력 단자(20 내지 25)가 설치된다. 또, 메모리 칩(3) 내에는 도시하지 않은 셀 어레이가 설치되고, 그 주변에 입출력 단자(32 내지 37)가 설치된다.

패키지(1)에는 외부에 접속되는 외부 단자(10)가 설치되고, 이 외부 단자(10)는 로직 칩(2)의 입출력 단자(20)나 메모리 칩(3)의 전원 단자(36, 37)와 본딩 와이어나 접속 범프를 통해 접속된다. 또, 메모리 칩(3)은 로직 칩(2)으로부터의 액세스 요구에 응답하여, 데이터의 입출력을 한다. 따라서, 메모리 칩(3)의 클록 단자(32), 제어 신호 단자(33), 어드레스 단자(34), 데이터 단자(35)는 각각 로직 칩의 대응하는 단자(22 내지 25)와 접속된다.

이와 같이, 메모리 칩(3)은 로직 칩(2)으로부터 액세스될 뿐으로, 제어 신호 단자(33), 어드레스 단자(34), 데이터 단자(35)는 로직 칩(2)에 접속되고, 패키지(1)의 외부 단자에는 직접 접속되지 않는다. 그리고, 이러한 반도체 장치는 소정의 데이터에 대하여 소정의 처리를 하여, 그 결과를 메모리 칩(3)에 기억하거나 외부에 출력하거나 한다.

상기한 바와 같이, 메모리 칩(3)의 제어 신호 단자(33), 어드레스 단자(34), 데이터 단자(35)가 패키지(1)의 외부에 접속되어 있지 않기 때문에, 메모리 칩(3)의 충분한 테스트를 할 수 없다. 로직 칩(2) 내의 논리 회로(2A)의 기능을 이용하여, 메모리 칩(3)으로의 기본적인 액세스 동작 등의 한정된 테스트는 가능하더라도, 고주파 클록에 동기한 통상의 동작에 관한 테스트를 할 수 없다.

메모리 칩(3)은 웨이퍼 상태에서 한정된 테스트를 할 수 있을지라도, 패키지(1)에 탑재된 후에, 신뢰성 향상을 위해 번인(burn-in)을 수행한 후에는 메모리 칩 단독으로 탑재되었을 때와 같은 여러 가지 테스트를 할 수 없다.

메모리 칩(3) 내에 내장된 자기 테스트 회로(BIST : 내장된 셀프 테스트 회로)를 설치할 수는 있지만, 이러한 BIST 회로는 메모리 칩(3) 내에서의 동작 테스트를 할 뿐이며, 로직 칩(2)으로부터의 액세스에 대하여 정상적으로 동작하는지의 여부를, 로직 칩(2)과 메모리 칩(3)을 접속하는 와이어나 보드 내의 배선 등의 접속 수단에 의한 지연 특성도 포함시켜 동작 테스트 할 수는 없다.

그래서, 본 발명의 목적은 로직 칩과 메모리 칩을 동일한 패키지 내에 탑재하여, 메모리 칩의 동작 시험을 유효하게 수행할 수 있는 반도체 장치를 제공하는 데에 있다.

본 발명의 다른 목적은 로직 칩과 메모리 칩을 동일한 패키지 내에 탑재하여, 메모리 칩으로의 액세스가 로직 칩으로부터만 수행되는 반도체 장치로, 로직 칩에서 메모리 칩으로의 액세스 동작 시험을 유효하게 실행할 수 있는 반도체 장치를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 본 발명의 하나의 측면은, 소정의 기능을 갖는 로직 칩과 데이터를 기억하는 메모리 칩을 공통의 패키지 내에 탑재하는 반도체 장치에 있어서, 로직 칩과 메모리 칩은 제어 신호 단자, 어드레스 단자, 데이터 단자 등의 메모리 액세스용의 단자를 통해 접속되고, 로직 칩은 상기 소정의 기능을 갖는 논리 회로와 상기 메모리 칩의 동작 시험을 하는 메모리 칩 시험 회로를 갖는 것을 특징으로 한다.

보다 바람직한 실시예에서, 로직 칩은 또한 논리 회로로부터의 메모리 액세스 신호와 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호를 선택하여 메모리 액세스용 단자에 출력하는 셀렉터 출력 회로를 갖는다.

본 발명에 따르면, 통상의 동작시에는 논리 회로로부터의 메모리 액세스 신호가, 셀렉터 출력 회로를 통해 메모리 칩에 공급되어 로직 칩에서 메모리 칩으로의 액세스 동작이 이루어지고, 메모리 칩 시험시에는 로직 칩 내에 설치한 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호가, 셀렉터 출력 회로를 통해 메모리 칩에 공급되어, 로직 칩에서 메모리 칩으로의 액세스 동작의 시험이 이루어진다. 따라서, 로직 칩과 메모리 칩 사이의 접속 수단에 의한 지연 시간도 포함시켜, 액세스 동작 시험을 실행할 수 있다. 즉, 패키지 탑재후의 번인(burn-in)후에도, 고속 액세스 동작 시험을 유효하게 수행할 수 있다.

본 발명에 있어서의 바람직한 실시예에서, 로직 칩은 또한 상기 셀렉트·출력 회로에 있어서의 메모리 액세스 신호와 메모리 시험용 액세스 신호 중 어느 것을 선택하는 제1 선택 신호를 외부로부터의 시험 모드 선택 신호에 응답하여 생성하는 시험 제어 회로를 갖는다.

더욱 바람직한 실시예에서, 논리 회로는 소정의 기능을 갖는 복수의 매크로 회로 및 랜덤 로직 회로와, 상기 매크로 회로 또는 랜덤 로직 회로를 선택하여 패키지의 외부 단자에 접속하는 매크로 셀렉터를 지니고, 시험 제어 회로는 매크로 셀렉터에 있어서의 상기 복수의 매크로 회로와 랜덤 로직 회로를 선택하는 제2 선 택 신호를 외부로부터의 시험 모드 선택 신호에 응답하여 생성한다.

더욱 바람직한 실시예에서, 논리 회로는 복수의 논리 회로용 메모리와, 논리 회로용 메모리를 선택하여 패키지의 외부 단자에 접속하는 메모리 셀렉터를 지니고, 시험 제어 회로는 메모리 셀렉터에 있어서의 상기 복수의 논리 회로용 메모리의 신호를 선택하는 제3 선택 신호를 외부로부터의 시험 모드 선택 신호에 응답하여 생성한다.

또, 보다 바람직한 실시예에서, 메모리 칩 시험 회로는 메모리 칩의 동작을 특정하는 제어 신호와, 어드레스 신호와, 기록 데이터를 시험 모드에 따라서 생성하는 메모리 칩 제어 회로와, 이 메모리 칩 제어 회로로부터의 판독 제어 신호에 응답하여 메모리 칩이 출력하는 판독 데이터와 메모리 칩 제어 회로로부터의 기대치 데이터를 비교하여, 일치·불일치를 패키지 외부로 출력하는 테스트 데이터 판정 회로를 갖는다.

메모리 칩 시험 회로는 또한 메모리 칩을 초기화하는 초기화 회로와, 테스트 데이터 판정 회로를 시험하는 셀프 테스트 회로와, 시험 모드를 설정하는 시험 모드 설정 회로를 지니고, 초기화 회로와 셀프 테스트 회로와 시험 모드 설정 회로는 패키지 외부로부터의 제어 데이터에 따라서, 상기 메모리 칩 제어 회로에 각각의 모드 신호를 공급한다. 메모리 칩 제어 회로는 상기 모드 신호에 따라서, 제어 신호와, 어드레스 신호와, 기록 데이터를 생성한다.

본 발명의 보다 바람직한 실시예에서, 메모리 칩은 내부를 번인 동작으로 엔트리하는 번인 엔트리 단자를 갖는다. 또한, 메모리 칩은 논리 회로 시험시에 메모 리 칩이 출력 신호를 출력하지 않는 모드로 엔트리하는 메모리 비동작 엔트리 단자를 갖는다. 번인 엔트리 단자 및 메모리 비동작 엔트리 단자는 패키지의 외부 단자에 함께 접속된다. 이에 따라, 반도체 장치의 시험시에, 메모리 칩 내를 간단하게 번인 동작 모드 또는 비동작 모드로 엔트리시킬 수 있다.

본 발명의 보다 바람직한 실시예에서, 로직 칩은 내부 동작을 정지시키는 금지 단자(inhibiting terminal)를 지니고, 이 금지 단자는 패키지의 외부 단자에 접속된다. 이에 따라, 메모리 칩 시험시에, 로직 칩 내부가 동작하여 전원 노이즈 등이 생성되어, 메모리 칩 시험에 악영향을 주는 것이 방지된다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 본 발명의 보호 범위는 이하의 실시예에 한정되는 것이 아니라, 특허청구범위에 기재된 발명과 그 균등물을 포함한다.

도 2는 본 실시예에 있어서의 반도체 장치의 전체 구성도이다. 도 1과 동일한 곳에는 동일한 참조 부호를 사용하고 있다. 도 2의 반도체 장치에서는 공통의 패키지(1) 내에 로직 칩(2)과 메모리 칩(3)이 탑재되어, 로직 칩(2)의 복수의 입출력 단자(20)는 패키지(1)의 외부 단자(10)에 접속되고, 메모리 칩(3)의 전원 단자(36)와 접지 단자(37)(ground terminal)도 패키지(1)의 외부 단자(10)에 접속되어 있다. 그리고, 메모리 칩(3)으로의 액세스는 로직 칩(2)으로부터 이루어져, 로직 칩(2)의 클록 단자(22), 제어 신호 단자(23), 어드레스 단자(24) 및 데이터 단자(25)가 메모리 칩(3)의 대응하는 단자(32, 33, 34, 35)에 접속되어 있다.

로직 칩(2)은 소정의 기능을 갖는 논리 회로(2A)와, 메모리 칩(3)에 대한 동 작 시험을 하는 메모리 칩 시험 회로(4)와, 논리 회로(2A)로부터의 액세스 신호와 메모리 칩 시험 회로(4)로부터의 테스트용 액세스 신호와의 전환을 하는 셀렉터 입출력 회로(2C)를 갖는다.

통상의 동작시에는, 셀렉터 입출력 회로(2C)는 논리 회로(2A)로부터의 제어 신호(CNT)와, 어드레스 신호(Add)와, 기록 데이터(DATA)를 선택하여 출력하여, 메모리 칩(3)으로부터의 판독 데이터 (DATA)를 논리 회로(2A)에 공급한다. 한편, 메모리 칩 시험시에는 셀렉터 입출력 회로(2C)는 메모리 칩 시험 회로(4)로부터의 제어 신호(CNT)와, 어드레스 신호(Add)와, 기록 데이터(DATA)를 선택하여 출력하여, 메모리 칩(3)으로부터의 판독 데이터 (DATA)를 메모리 칩 시험 회로(4)에 공급한다. 그 때문에, 메모리 칩 시험 회로(4)는 셀렉터 입출력 회로(2C)에 셀렉트 신호(SEL)를 공급한다. 또한, 판독 데이터와 기록 데이터(DATA)는 논리 회로(2A)와 셀렉터 입출력 회로(2C) 사이에서는 별도의 신호선으로 되어 있지만, 셀렉터 입출력 회로(2C)와 메모리 칩(3) 사이는 공통의 양방향 신호선으로 되어 있다.

따라서, 메모리 칩 시험 회로(4)는 통상 동작시의 논리 회로로부터의 메모리 액세스와 동등한 상황하에서, 로직 칩(2) 내의 입출력 회로의 지연 특성이나, 로직 칩(2)과 메모리 칩(3)의 접속 수단의 지연 특성도 포함시켜 메모리 칩(3)의 동작 시험을 할 수 있다. 또, 메모리 칩 시험 회로(4)로의 액세스는 논리 회로(2A)가 갖는 다수의 입출력 단자(12, 13) 등을 이용함으로써, 메모리 칩 시험 회로용의 특별한 외부 단자를 설치할 필요는 없다. 즉, 메모리 칩(3)의 동작 시험시에는 로직 칩(2)의 동작을 정지시키기 때문에, 로직 칩(2)의 입출력 단자(12, 13)를 메모리 칩 시험 회로(4)를 위해 이용할 수 있다. 단, 외부 단자를 이용할 수 있는 경우에는 메모리 칩 시험 회로(4)에 직접 접속되는 외부 단자(14)가 설치되더라도 좋다.

이와 같이, 로직 칩(2) 내에 메모리 칩 시험 회로를 설치함으로써, 패키지의 외부 단자에 액세스 신호 단자가 접속되어 있지 않은 메모리 칩에 대하여, 통상의 동작 상태에 가까운 상태에서 유효하게 동작 시험을 할 수 있다.

또한, 메모리 칩(3)이 SDRAM과 같은 클록 동기형 DRAM인 경우는 제어 신호, 어드레스, 데이터의 입출력이 클록에 동기하여 수행되기 때문에, 로직 칩(2)으로부터 클록(CLK)이 메모리 칩(3)에 공급된다. 또, 메모리 칩(3)이 클록(CLK)을 필요로 하지 않는 경우는 메모리 칩(3)으로부터 로직 칩(2)에 대하여, 판독 데이터를 출력하는 타이밍을 나타내는 스트로브 신호가 공급되는 경우도 있다.

도 3은 셀렉터 입출력 회로의 제1예를 도시하는 도면이다. 이 셀렉터 입출력 회로(2C)는 통상 동작시의 논리 회로(2A)로부터의 메모리 액세스 신호(S1)와, 메모리 칩 시험시의 메모리 칩 시험 회로(4)로부터의 테스트용 액세스 신호(S2) 중 어느 것을 선택하는 셀렉터 회로(51)와, 이들 신호를 일단 유지하는 유지 수단인 플립플롭(52)과, 이 플립플롭(52)이 유지하는 신호를 출력 단자(23, 24, 25)에 출력하는 출력 버퍼 회로(53)를 갖는다. 또, 셀렉터 회로(51)는 상기 액세스 신호(S1)와 테스트용 액세스 신호(S2)에 부가하여, 로직 칩(2)의 웨이퍼 시험시에 내부의 기능 매크로 회로(21)로부터의 신호(S3)도 선택할 수 있도록 구성된다. 셀렉터 회로(51)는 도시하지 않은 셀렉트 신호에 따라서, 어느 한 신호(S1, S2, S3)를 선택한다.

한편, 셀렉터 입출력 회로(2C)는 메모리 칩(3)으로부터의 판독 데이터 (DATA)를 입력하는 입력 버퍼 회로(54)와 그것을 유지하는 플립플롭(55)을 갖는다. 플립플롭(55)의 출력은 각각 논리 회로(2A), 메모리 칩 시험 회로(4), 논리 회로(2A) 내의 매크로 회로(21)에 공급된다.

또한, 논리 회로로부터의 액세스 신호(S1), 메모리 칩 시험 회로로부터의 테스트용 액세스 신호(S2) 및 논리 회로 시험시의 기능 매크로(21)로부터의 신호(S3) 각각의 신호선(56, 57, 58)은 복수 비트로 구성된다.

논리 회로(2A)는 예컨대, 복수의 기능 매크로 회로(21)와, 복수의 메모리(SRAM)(22)와, 이들을 접속하는 내부 버스(24)와, 통상 동작시에 메모리 칩(3)으로의 액세스를 제어하는 메모리 컨트롤러(23)를 갖는다. 메모리 컨트롤러(23)와 도시하지 않은 그 이외의 여러 가지의 회로를 본 명세서에서는 랜덤 로직 회로라 칭한다.

로직 칩(2)에 대하여도, 웨이퍼 단계 및 패키지 탑재후의 소정의 시험이 요구된다. 그 때문에, 도 3의 셀렉터 입출력 회로(2C)는 복수의 기능 매크로 회로(21)와 로직 칩이 외부와 접속을 가능하게 하도록, 셀렉터 회로(51)를 구성한다. 이러한 구성에 의해, 로직 칩(2)은 웨이퍼 단계에서, 기능 매크로 회로(21)에 대한 소정의 동작 테스트를 한다.

도 4는 셀렉터 입출력 회로의 제2예를 도시하는 도면이다. 이 셀렉터 입출력 회로(2C)에서는 셀렉터가, 메모리 칩 시험시의 메모리 칩 시험 회로로부터의 테스트용 액세스 신호(S2)와 논리 회로 시험시의 신호(S3) 중 어느 것을 선택하는 셀렉 터(51B)와, 그 셀렉터(51B)에 의해 선택된 신호와 통상 동작시의 논리 회로(2A)로부터의 액세스 신호(S1) 중 어느 것을 선택하는 셀렉터(51A)로 나누어져 있다. 그리고, 셀렉터(51A)의 출력이 직접 출력 버퍼(53)에 입력된다. 또, 통상 동작시의 액세스 신호(S1)를 일단 유지하는 플립플롭(52)과, 메모리 칩 시험 회로로부터의 테스트용 액세스 신호(S2)를 일단 유지하는 플립플롭(55)과, 웨이퍼 상태에서의 논리 회로 시험시의 신호(S3)를 일단 유지하는 플립플롭(56)이, 각각 셀렉터(51A, 51B)의 전단에 설치된다. 입력 회로 구성은 입력 버퍼(54)의 출력이, 각각의 플립플롭(52, 55, 56)에 공급되도록 되어 있다.

도 4의 셀렉터 입출력 회로의 제2예에서는, 통상 동작시에 논리 회로(2A)로부터 공급되는 액세스 신호(S1)에 대한 지연을 최소한으로 억제할 수 있다. 단, 각 신호(S1, S2, S3)마다 플립플롭을 설치할 필요가 있어, 그 만큼 지연량의 조정이 곤란하게 된다. 한편, 도 3의 셀렉터 입출력 회로에서는 출력 버퍼 회로마다 플롭플롭을 설치하고 있기 때문에, 타이밍 조정이 용이하게 된다.

도 5는 메모리 칩 시험 회로의 구성도이다. 메모리 칩 시험 회로(4)는 로직 칩(2) 내에 설치되어, 메모리 칩 시험을 위한 테스트용 액세스 신호를 생성한다. 즉, 로직 칩(2)과 메모리 칩(3)을 공통의 패키지(1)에 탑재하여, 예컨대 번인 모드로 메모리 칩(3)에 스트레스를 건 후, 로직 칩(2)에서 메모리 칩(3)으로의 액세스 동작이 정상인지의 여부를 시험할 때에, 이 메모리 칩 시험 회로(4)가 이용된다. 단, 번인후의 시험에 한정되지 않고, 본 메모리 칩 시험 회로(4)를 이용할 수 있다.

메모리 칩 시험 회로(4)는 메모리 칩에의 제어 신호(CNT)와, 어드레스(Add)와, 기록 데이터(W-DATA)를 생성하는 메모리 칩 제어 회로(41)와, 판독 데이터(R-DATA)와 기대치(EXV)가 일치하는지의 여부를 판정하는 판정 회로(42)와, 일치하지 않을 때의 판정 결과를 유지하는 플립플롭(44) 및 OR 게이트(43)를 갖는다. 판정 회로(42)와 OR 게이트(43)와 플립플롭(44)으로, 테스트 데이터 판정 회로(45)가 구성된다.

메모리 칩 시험 회로(4)는 또한 메모리 칩의 초기화를 수행하는 초기화 회로(46)와, 메모리 칩 제어 회로(41)나 테스트 데이터 판정 회로(45)의 기능 체크를 하는 셀프 테스트 회로(47)와, 시험 모드의 설정을 하는 시험 모드 설정 회로(48)를 갖는다.

도 6은 메모리 칩 시험 회로(4)의 동작 타이밍 차트도이다. 외부로부터의 스타트 신호(START1)에 응답하여, 맨 처음에 초기화 회로(46)가 초기화 설정 신호(S46)를 수신하여, 설정된 초기화에 필요한 제어 신호를 메모리 칩 제어 회로(41)에 공급한다. 다음에, 셀프 테스트 회로(47)가 스타트 신호(START2)에 응답하여, 셀프 테스트 설정 신호(S47)를 수신하여, 설정된 셀프 테스트에 필요한 제어 신호를 메모리 칩 제어 회로(41)에 공급하고, 마지막으로, 시험 모드 설정 회로(48)가 스타트 신호(START3)에 응답하여, 시험 모드 설정값(S48)을 받아들여, 설정된 시험 모드에 대응하는 제어 신호를 메모리 칩 제어 회로(41)에 공급한다.

초기화 회로(46)는 초기화 동작이 종료되면 엔드 신호(END1)를 출력하여, 그것이 셀프 테스트 회로(47)의 스타트 신호(START2)로서 입력된다. 셀프 테스트 회 로(47)도 셀프 테스트가 종료되면 엔드 신호(END2)를 출력하여, 그것이 시험 모드 설정 회로(48)의 스타트 신호(START3)로서 입력된다.

SDRAM 등의 대용량의 고속 DRAM은 메모리 칩(3)에 전원을 투입하여, 초기화, 셀프 테스트, 동작 시험을 순서대로 실행하기 위해서는, 예컨대 수십 M(메가) 패턴의 데이터를 메모리 칩(3)에 입력할 필요가 있다. 그 때문에, 외부의 시험 장치가 이 수십 M 패턴을 메모리 칩(3)에 입력하기 위해서는 대용량의 메모리를 내장할 필요가 있어, 사용 가능한 시험 장치가 한정되어 버린다. 그리고, 시험 장치의 동작 사이클마다 클록과 데이터를 변경하는 통상의 시험 사이클로 시험을 하면, 상기 수십 M 패턴을 실행하는 데 방대한 시간을 필요로 한다.

그 때문에, 최근의 시험 장치는 시험 사이클마다 1 회의 데이터 변경밖에 할 수 없지만, 복수의 클록을 피시험 장치에 공급할 수 있는 더블 클록 모드 혹은 트리플 클록 모드를 갖는다. 그러나, 이 모드에서는 단순히 고속 클록을 공급할 수 있을 뿐이며, 수십 M 패턴의 데이터를 공급하는 시간을 단축할 수는 없다.

그래서, 본 실시예에 있어서의 메모리 칩 시험 회로에서는 클록에 동기하여 시험 제어 데이터를 다이나믹하게 변경하는 것이 아니고, 초기화 설정값(S46), 셀프 테스트 설정값(S47), 시험 모드 설정값(S48)을 고정하여 공급하여, 스타트 신호(START)를 수신했을 때에, 각각의 설정값(S46, S47, S48)을 받아들여, 그 설정값에 따라서, 메모리 칩 제어 회로(41)가 메모리 칩으로의 제어 신호(CNT)와, 어드레스(Add)와, 기록 데이터(W-DATA)를 자동적으로 생성한다.

도 6의 타이밍 차트에 나타내는 바와 같이, 시험 장치(테스터)는 설정값(S46, S47, S48)을 입력하는 외부 단자에 대한 데이터를 맨 처음에 설정한 후, 스타트 신호(START)를 공급하면, 후에는 클록(CLK)을 공급할 뿐이며, 클록에 동기하여 설정 데이터를 변경할 필요는 없다. 따라서, 시험 장치의 더블 클록 모드나 트리플 클록 모드를 이용하여, 시험 시간을 단축할 수 있는 동시에, 수십 M 패턴의 데이터를 유지하는 메모리 용량을 필요로 하는 일도 없다.

전원 투입후의 초기화 동작은 메모리 칩 내의 각 노드의 리셋 동작과, 버스트 길이, 버스트 종류, CAS 레이턴시(latency)를 포함하는 동작 모드 설정 동작 등이다. 초기화 설정값(S46)은 주로 상기 동작 모드 설정 데이터를 포함한다. 그리고, SDRAM의 경우는 초기화 동작에 필요한 노 오퍼레이션(NOP), 프리차지(PRE), 리프레시(REF), 모드 세트(MODSET) 등의 제어 신호(CNT)의 조합이, 메모리 칩 제어 회로(41)에 의해 생성된다.

셀프 테스트 동작에서는 소정의 어드레스에 데이터(W-DATA)를 기록하고, 그 데이터(R-DATA)를 판독하여, 기록 데이터와는 상이한 기대치(EXV)와의 비교 판정을 테스트 데이터 판정 회로(45)가 정상적으로 에러를 검출하여 출력할 수 있는지 여부의 시험을 한다. 즉, 셀프 테스트 동작이란 메모리 칩 시험 회로(4)의 테스트이다. 이 셀프 테스트 동작을 위해서, 메모리 칩 제어 회로(41)는 기록 동작과 판독 동작에 필요한 제어 신호(CNT), 예컨대 액티브(ACT), 라이트(WR), 프리차지(PRE), 리프레시(REF) 등을 조합하여 생성하여, 그것에 따른 어드레스(Add), 기록 데이터(W-DATA)를 생성한다.

시험 모드에는 종래부터 알려져 있는 여러 가지 모드가 있다. 예컨대, (1) 어드레스를 인크리먼트하면서 데이터 「1」을 기록하고, 그 후 어드레스를 디크리먼트하면서 그 데이터를 판독하여, 데이터「1」이 정상적으로 판독되는지의 여부를 체크하는 모드, (2) 상기와 동일한 모드이며 데이터 「0」을 기록하고, 판독하는 모드, (3) 어드레스를 인크리먼트하면서 데이터를 판독하고, 동시에 그 셀에 반전 데이터를 기록하고, 그 후 어드레스를 디크리먼트하면서 그 데이터를 판독하여, 데이터가 정상적으로 판독되는지의 여부를 체크하는 모드 등이다.

상기 시험 모드는 어드레스의 인크리먼트, 디크리먼트와, 기록 동작 및 판독 동작의 반복이다. 따라서, 메모리 칩 제어 회로(41)는 제어 신호(CNT)로서, 액티브(ACT), 라이트(WR), 프리차지(PRE), 리프레시(REF) 등의 조합을 생성한다.

테스트 데이터 판정 회로(45)는 1 회의 메모리 칩 시험 중에 1 비트의 에러라도 검출했다면, 그것을 플립플롭(44)에 유지한다. 따라서, 시험 장치는 메모리 칩 테스트 중에 혹은 그 종료시에 플립플롭(44)이 유지하는 데이터를 판독함으로써, 불량 비트가 존재하는지의 여부를 검출할 수 있다. 따라서, 이 테스트 데이터 판정 회로(45)는 최저한의 판정 결과를 출력한다.

테스트 데이터 판정 회로는 상기한 예에 한정되지 않고, 더욱 많은 에러 정보를 유지할 수 있도록 구성하더라도 좋다. 예컨대, 에러 발생시의 어드레스를 유지하거나, 에러 발생 횟수를 유지하거나 할 수 있다.

시험 장치는 도 6에 도시한 초기화, 셀프 테스트, 메모리 칩 테스트의 일련의 시험 동작이 종료되면, 각 설정값(S46, S47, S48)을 변경하여, 재차 스타트 신호(START)를 공급하여, 다른 시험 모드를 메모리 칩 시험 회로(4)에 실행시킨다. 따라서, 시험 장치는 근소한 용량의 설정값 데이터를 유지하여, 메모리 칩의 시험을 위해 고속 클록을 공급할 뿐이다.

메모리 칩 시험 중에는 논리 회로(2A)의 동작을 정지하여 전원에 노이즈가 발생하여 메모리 칩의 동작에 악영향을 주지 않도록 하는 것이 바람직하다. 그 때문에, 시험 장치는 로직 칩(2)의 입출력 단자를 통해 내부 프로세서 등의 기능 매크로에 대하여 동작 정지 프로그램을 실행시키는 시험 패턴을 공급한다. 이러한 동작 정지 프로그램의 시험 패턴을 입력한 후에, 시험 장치는 메모리 칩 시험용의 설정값(S46, S47, S48)으로 이루어지는 시험 패턴을 공급한다.

도 7은 제2 실시예에 있어서의 반도체 장치의 구성도이다. 로직 칩(2)과 메모리 칩(3)을 갖는 반도체 장치의 경우, 로직 칩(2)은 패키지(1)의 외부와의 사이에서 데이터의 입출력을 수행하고, 메모리 칩(3)은 로직 칩(2)과의 사이에서 데이터의 입출력을 수행한다. 그래서, 도 2에 도시한 메모리 칩 시험 회로에 부가하여, 로직 칩 내의 논리 회로(2A)에 대한 시험도 고려해야 한다.

도 7의 실시예에서는 시험 제어 회로(5)를 설치하여, 메모리 칩의 시험과 로직 칩 시험의 양쪽을 제어 가능하게 하고 있다. 시험 제어 회로(5)에는 패키지 외부 단자에 시험 모드 선택 단자(S5)를 설치하여, (1) 논리 회로(2A) 내의 기능 매크로의 웨이퍼 단계에서의 시험 모드, (2) 논리 회로(2A) 내의 기능 매크로나 랜덤 로직의 동작 시험 모드, (3) 논리 회로(2A) 내의 복수 메모리의 시험 모드 및 (4) 메모리 칩(3)의 시험 모드를 각각 제어할 수 있도록 한다. 메모리 칩의 시험 모드의 선택 코드에, 로직 칩의 시험에서 사용하지 않는 코드를 할당함으로써, 메모리 칩 시험 모드를 위한 외부 단자를 증가할 필요는 없다.

도 8은 시험 제어 회로에 의한 시험 모드의 제어를 설명하기 위한 도면이다. 도 8에는 메모리 칩(3)을 제외하고, 로직 칩(2)의 구성이 도시된다. 논리 회로(2A) 내에는 DSP(Digital Signal Processor) 등의 소정의 기능을 갖는 기능 매크로와, SRAM 등의 복수의 논리 회로용 메모리와, 그 이외에 랜덤 로직 회로가 설치된다. 이 중, 웨이퍼 단계에서의 기능 매크로의 동작 테스트는 기능 매크로로부터의 신호 배선(MAC#1, MAC#K)을 셀렉터 입출력 회로(2C)를 통해, 칩 외부의 시험 장치와 접속함으로써 이루어진다. 따라서, 시험 제어 회로(5)로부터의 제1 셀렉트 신호(SEL1)에 응답하여, 셀렉터 입출력 회로(2C)가 기능 매크로로부터의 신호 배선(MAC#1, MAC#K)을 선택하여, 칩의 입출력 단자(23, 24, 25) 등에 지속된다.

또, 패키지에 탑재된 후의 번인 시험에서의 메모리 칩(3)의 시험 모드에서는 전술한 바와 같이, 메모리 칩 시험 회로(4)로부터의 제어 신호(CNT), 어드레스(Add), 데이터(DATA) 등이 셀렉터 입출력 회로(2C)에서 선택된다. 이 선택은 시험 제어 회로(5)로부터의 제1 셀렉트 신호(SEL1)에 의해 이루어진다.

더욱이, 논리 회로(2A) 내의 기능 매크로로부터의 신호 배선(MAC#1, MAC#K)이나 랜덤 로직 회로로부터의 신호 배선(RL)은 셀렉터 회로(52)에 의해 선택되어, 로직 칩의 입출력 단자에 접속된다. 이 선택은 시험 제어 회로(5)로부터의 제2 셀렉트 신호(SEL2)에 의해 이루어진다. 더욱이, 논리 회로(2A) 내의 복수의 메모리로부터의 신호 배선(SRAM#1, SRAM#N)은 셀렉터 회로(54)에 의해 선택되어, 로직 칩의 입출력 단자에 접속된다. 이 선택은 시험 제어 회로로부터의 제3 셀렉트 신호(SEL3)에 의해 이루어진다.

이상 설명한 바와 같이, 시험 제어 회로(5)는 외부에서 공급되는 시험 모드 선택 신호(S5)를 디코드하여, 설정된 시험 모드에 대응하는 셀렉트 신호를 생성한다. 또, 각 셀렉터 회로(2C, 52, 54)에는 선택하여야 할 배선에 부가하여, H 레벨과 L 레벨도 선택 가능하게 구성된다. 또, 메모리 칩 시험 모드에 대응하는 셀렉트 신호는 메모리 칩 시험 회로(4)로부터 생성하더라도 좋다. 그 경우는 시험 제어 회로(5)로부터 시험 모드 선택 신호가 메모리 칩 시험 회로(4)에 공급된다.

도 7 및 도 8의 실시예에 따르면, 시험 제어 회로(5)에 대하여 시험 모드 선택 신호를 부여하는 것만으로, 로직 칩 내의 동작 시험과 메모리 칩의 동작 시험을 일원적으로 설정·관리할 수 있다.

도 9는 제3 실시예에 있어서의 반도체 장치의 구성도이다. 이 예는 도 7의 제2 실시예에서의 반도체 장치에 있어서, 메모리 칩(3)에, 번인 엔트리 단자(BME)와 메모리 비동작 엔트리 단자(DSE)를 설치하여, 패키지(1)의 외부 단자(16, 15)에 접속한 것이다. 번인 엔트리 단자(BME)는 외부 단자(16)로부터의 번인 엔트리 신호를 직접 공급받고, 그것에 응답하여 메모리 칩(3)은 자체적으로 번인시의 동작을 수행한다. 번인시의 동작 모드는 메모리에 대하여 통상시보다도 강한 스트레스를 부여하면서 동작하는 모드이며, SDRAM의 경우는 어드레스를 변경하면서 워드선을 구동하는 액티브(ACT)와 비트선 쌍을 프리차지하는 프리차지(PRE)를 반복하는 동작이다. MCP의 반도체 장치는 메모리 칩(3)의 신호 단자가 패키지(1)의 외부 단자에 접속되어 있지 않기 때문에, 번인시에 메모리 칩(3)을 직접 제어하여 번인시의 동 작 모드를 실행시킬 수는 없다. 그래서, 상기한 바와 같이, 외부로부터의 번인 엔트리 단자를 설치하여, 그 엔트리 신호에 응답하여, 메모리 칩(3)이 자체적으로 번인 동작 모드를 실행하도록 한다.

또, 패키지에 탑재한 후에, 로직 칩(2)의 동작 시험, 예컨대 스캔인·스캔아웃 시험을 하는 경우, 메모리 비동작 엔트리 단자(DSE)에 제어 신호를 공급함으로써, 메모리 칩의 동작을 정지시켜, 메모리 칩(3)에서 로직 칩(2)으로의 예기치 않은 신호 출력과, 메모리 칩(3)의 동작에 의한 전원, 접지로의 노이즈의 발생을 방지할 수 있다. 이에 따라, 로직 칩(2)의 동작을 안정시켜, 로직 칩(2)의 동작 시험을 안정적으로 실행할 수 있다.

도 10은 제4 실시예에 있어서의 반도체 장치의 구성도이다. 전술한 바와 같이, 패키지의 외부 단자의 제한으로부터, 메모리 칩 시험 회로(4)로의 동작 설정 신호의 공급 외부 단자는 전용의 외부 단자가 아니라, 로직 칩에 접속되는 외부 단자(10)를 공용한다. 따라서, 메모리 칩의 동작 시험 중에 로직 칩의 예기치 않은 동작으로 전원이나 접지에 노이즈가 발생하여, 메모리 칩의 시험시의 동작을 불안정하게 할 우려가 있다.

그래서, 제4 실시예에서는 로직 칩(2)에 금지 신호 단자(INH)를 설치하여, 패키지의 외부 단자(17)로부터의 제어 신호에 의해 로직 칩(2)의 동작에 의해 메모리 칩(3)에 미치는 악영향을 제거할 수 있도록 한다. 이 금지 신호(INH)는 예컨대 리셋 신호나, 클록 정지 신호에 의해 실현된다. 또, 금지 신호는 패키지의 외부 단자(17)로부터 직접 공급하지 않고서, 시험 제어 회로(5)로부터 공급하더라도 좋다.

도 11은 제5 실시예에 있어서의 반도체 장치의 구성도이다. 이 반도체 장치에서는 제4 실시예의 금지 신호(INH)에 부가하여, 논리 회로(2A)로부터 논리 회로내의 메모리 시험 회로(6)를 분리한 구성으로 되어 있다. 논리 회로(2A) 내에는 복수의 메모리가 설치된다. 따라서, 이 메모리의 동작 시험을 할 필요가 있다. 도 11의 예에서는 논리 회로 내의 메모리 시험 회로(6)가, 이 논리 회로 내의 메모리의 동작 시험을 제어한다. 그 때문에, 로직 칩(2)은 논리 회로 내의 메모리의 동작 시험의 제어 단자(CONT)와, 입력(RI), 출력(RO)을 지니어, 패키지(1)의 외부 단자(18)에 접속된다. 이들 외부 단자(18)를 통해, 논리 회로 내의 메모리의 동작 시험이 이루어진다.

도 12는 논리 회로 내의 메모리의 시험을 설명하기 위한 도면이다. 도 12에는 논리 회로(2A)의 일례가 나타나 있다. 이 예는 외부로부터의 화상 입력(IN)에 대하여, MPEG 인코드한 화상 출력(OUT)을 출력하는 논리 회로이다. 즉, 논리 회로(2A)에서는 화상 입력(IN)이 메모리로 이루어지는 FIFO 버퍼(60)에 입력되고, 화상 필터(61)를 경유하여, MPEG 인코더(62)가 MPEG 방식에 인코드하여, 메모리로 이루어지는 FIFO 버퍼(63)로부터 인코드된 화상 출력(OUT)이 출력된다. 그에 따라, 내부 버스(66)를 통해, MPEG 인코더(62)와, 기능 매크로인 DSP와, 메모리 칩(3)에 대한 메모리 컨트롤러(68)와, 외부 인터페이스(69)가 접속된다. 그리고, 화상 필터(61), MPEG 인코더(62), DSP(67)에 전용의 메모리(64, 65, 70)가 설치된다. 메모리 컨트롤러(68)는 랜덤 로직 회로의 하나이다.

상기 논리 회로의 경우, 논리 회로 내의 복수의 메모리(60, 63, 64, 65, 70) 에 대하여 동작 테스트를 할 필요가 있다. 그 때문에, 이들 메모리로의 제어 신호와 어드레스, 입출력 데이터 등의 신호선이 논리 회로 내의 메모리 시험 회로(6)에 의해 적절하게 선택된다. 즉, 논리 회로 내의 메모리 시험 회로(6)는 셀렉터 입출력 회로의 기능을 갖는다. 즉, 도 8에 도시한 셀렉터(54)의 기능을 갖는다. 그리고, 시험 제어 회로(5)로부터 공급되는 제3 셀렉터 신호(SEL3)에 따라서, 논리 회로(2A) 내의 어느 한 SRAM이 선택되어, 동작 시험이 이루어진다.

논리 회로 내의 메모리 시험 회로(6)를 논리 회로(2A)로부터 분리하여 설치함으로써, 금지 신호(INH)에 의해 논리 회로(2A) 내의 동작을 정지한 상태라도, 논리 회로 내의 메모리 시험 회로(6)를 이용하여 내부의 메모리의 동작을 시험할 수 있다. 따라서, 메모리 칩(3)의 동작 시험과 병행하여, 논리 회로 내의 메모리의 동작 시험을 할 수 있다. 이에 따라, 논리 회로(2A) 내에 다수의 메모리가 존재하는 경우에, 이들 메모리에 대한 동작 시험 시간을 절약할 수 있다.

도 13은 제6 실시예에 있어서의 반도체 장치의 구성도이다. 이 예는 패키지(1)에 논리 회로(2A)와 2 개의 동일한 메모리 칩(3A, 3B)을 탑재한다. 2 개의 메모리 칩(3A, 3B)이 동일한 구성이기 때문에, 이들 동작 시험을 하는 공통의 메모리 칩 시험 회로(4)와, 각각의 메모리 칩에 대응하는 셀렉터 입출력 회로(2C-A, 2C-B)가 설치된다. 시험 제어 회로(5)는 전술한 바와 같이, 메모리 칩의 동작 시험 이외에, 논리 회로(2A) 내의 메모리나 기능 매크로의 동작 시험도 제어한다.

메모리 칩(3A, 3B)의 동작 시험은 메모리 칩 시험 회로(4)로부터의 제어 신호(CNT), 어드레스(Add), 데이터(DATA)를 셀렉터 입출력 회로(2C-A, 2C-B)로부터, 대응하는 메모리 칩(3A, 3B)에 공급함으로써 동시에 이루어진다. 따라서, 시험 시간을 반으로 단축할 수 있다. 또, 각 메모리 칩에는 메모리 비동작 엔트리 단자(DES)가 설치되기 때문에, 불량 해석 등 필요에 따라서, 한쪽의 메모리 칩(3A, 3B)을 비동작 상태로 하고, 다른 쪽의 메모리 칩만을 동작 시험하는 것도 가능하다.

상기 예에서, 메모리 칩 시험 회로(4)에는 2 개의 메모리 칩에 대응하여, 테스트 데이터 판정 회로(45)가 2조 설치되고, 시험 결과 신호 단자도 2개 설치된다. 도 5에 나타낸 그 이외의 내부 회로(41, 46, 47, 48)는 공통의 회로로 족하다.

마지막으로, 도 8을 참조하여 양 칩을 패키지(1)에 탑재한 후의 반도체 장치의 시험 공정의 일례에 관해서 설명한다. 패키지(1)를 시험 장치에 장착한 후, 맨 처음에 반도체 장치 전체의 DC 시험을 한다. 이 DC 시험에서는 시험 장치와 반도체 장치와의 접속 시험, 패키지(1)의 본딩 패드의 접속 시험 등이 포함된다. 그 후, 논리 회로 내의 랜덤 로직의 동작 시험이 이루어진다. 그 경우, 시험 제어 회로(5)로부터의 제2 셀렉트 신호(SEL2)에 의해, 셀렉터(52)가 랜덤 로직 회로로부터의 신호 배선(RL)을 선택하여, 외부에 접속함으로써 이루어진다. 다음에, 논리 회로 내의 메모리의 동작 시험이 이루어진다. 이 경우는 시험 제어 회로(5)로부터의 제3 셀렉트 신호(SEL3)에 의해, 셀렉터(54)가 적절하게 메모리로부터의 신호 배선(SRAM#1, SRAM#N)을 선택하여, 외부에 접속함으로써 이루어진다. 그리고, 그 후, 논리 회로 내의 기능 매크로의 동작 시험이 이루어진다. 이 경우는 시험 제어 회로(5)로부터의 제2 셀렉트 신호(SEL2)에 의해, 셀렉터(52)가 기능 매크로로부터 의 신호 배선(MAC#1, MAC#K)을 선택하여, 외부에 접속함으로써 이루어진다. 상기한 일련의 논리 회로 내의 동작 시험 동안, 메모리 칩의 비동작 엔트리 단자에 비동작으로 하는 제어 신호를 공급하여, 메모리 칩으로부터의 노이즈가 악영향을 주는 것을 방지하는 것이 바람직하다.

마지막으로, 메모리 칩의 동작 시험이 이루어진다. 이 경우는 시험 제어 회로(5)로부터의 제1 셀렉트 신호(SEL1)에 의해, 셀렉터 입출력 회로(3C)에서 메모리 칩 시험 회로의 신호가 선택되어, 메모리 칩(3)에 공급된다. 메모리 칩의 동작 시험 중에는 논리 회로(2A)에 금지 신호(INH)를 공급하여, 논리 회로의 동작이 메모리 칩의 동작에 악영향을 주는 것이 방지된다.

또, 상기한 전체의 시험 공정에서, 논리 회로(2A) 내의 메모리의 동작 시험과, 메모리 칩의 동작 시험을 병렬로 수행하더라도 좋다.

이상, 실시예를 정리하면 다음의 부기와 같다.

(부기 1) 복수의 칩을 공통의 패키지 내에 탑재하는 반도체 장치에 있어서,

소정의 기능을 갖는 로직 칩과,

상기 로직 칩과 메모리 액세스용 단자를 통해 접속되어, 데이터를 기억하는 메모리 칩을 지니고,

상기 로직 칩은 상기 소정의 기능을 갖는 논리 회로와, 상기 메모리 칩의 동작 시험을 하는 메모리 칩 시험 회로를 갖는 것을 특징으로 하는 반도체 장치.

(부기 2) 부기 1에 있어서,

또한, 상기 로직 칩은 상기 논리 회로로부터의 메모리 액세스 신호와 상기 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호 중 어느 것을 선택하여 상기 메모리 액세스용 단자에 출력하는 셀렉터 출력 회로를 갖는 것을 특징으로 하는 반도체 장치.

(부기 3) 부기 2에 있어서,

통상의 동작시에는 상기 논리 회로로부터의 메모리 액세스 신호가, 상기 셀렉터 출력 회로를 통해 상기 메모리 칩에 공급되어, 로직 칩에서 메모리 칩으로의 액세스 동작이 이루어지고,

메모리 칩 시험시에는 상기 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호가, 셀렉터 출력 회로를 통해 상기 메모리 칩에 공급되어, 로직 칩에서 메모리 칩으로의 액세스 동작의 시험이 수행되는 것을 특징으로 하는 반도체 장치.

(부기 4) 부기 2에 있어서,

상기 메모리 액세스 신호 및 메모리 시험용 액세스 신호는 메모리 칩 내의 동작 모드를 지정하는 제어 신호와, 어드레스 신호와, 데이터 신호를 갖는 것을 특징으로 하는 반도체 장치.

(부기 5) 부기 2에 있어서,

상기 셀렉터 출력 회로는 상기 메모리 액세스 신호와 상기 메모리 시험용 액세스 신호 중 어느 것을 선택하는 셀렉터 회로와, 상기 셀렉터 회로의 출력을 유지하는 유지 회로와, 상기 유지 회로의 유지 신호를 출력하는 출력 버퍼를 갖는 것을 특징으로 하는 반도체 장치.

(부기 6) 부기 2에 있어서,

상기 셀렉터 출력 회로는 상기 메모리 액세스 신호와 상기 메모리 시험용 액세스 신호를 각각 유지하는 유지 회로와, 상기 유지 회로의 출력 중 어느 것을 선택하는 셀렉터 회로와, 상기 셀렉터 회로의 출력을 출력하는 출력 버퍼를 갖는 것을 특징으로 하는 반도체 장치.

(부기 7) 부기 2에 있어서,

상기 로직 칩은 또한 상기 셀렉트·출력 회로에 있어서의 상기 메모리 액세스 신호와 메모리 시험용 액세스 신호 중 어느 것을 선택하는 제1 선택 신호를, 외부로부터의 시험 모드 선택 신호에 응답하여 생성하는 시험 제어 회로를 갖는 것을 특징으로 하는 반도체 장치.

(부기 8) 부기 1에 있어서,

상기 논리 회로는 소정의 기능을 갖는 복수의 매크로 회로 및 랜덤 로직 회로와, 상기 매크로 회로 또는 랜덤 로직 회로를 선택하여 패키지의 외부 단자에 접속하는 매크로 셀렉터를 지니고,

상기 로직 칩은 또한 매크로 셀렉터에 있어서의 상기 복수의 매크로 회로와 랜덤 로직 회로를 선택하는 제2 선택 신호를, 외부로부터의 시험 모드 선택 신호에 응답하여 생성하는 시험 제어 회로를 갖는 것을 특징으로 하는 반도체 장치.

(부기 9) 부기 1에 있어서,

상기 논리 회로는 복수의 논리 회로용 메모리와, 상기 논리 회로용 메모리를 선택하여 패키지의 외부 단자에 접속하는 메모리 셀렉터를 지니고,

상기 로직 칩은 상기 메모리 셀렉터에 있어서의 상기 복수의 논리 회로용 메모리의 신호를 선택하는 제3 선택 신호를, 외부로부터의 시험 모드 선택 신호에 응답하여 생성하는 시험 제어 회로를 갖는 것을 특징으로 하는 반도체 장치.

(부기 10) 부기 1에 있어서,

상기 논리 회로는 복수의 논리 회로용 메모리를 지니고,

상기 로직 칩은,

상기 논리 회로용 메모리를 선택하여 패키지의 외부 단자에 접속하는 메모리 셀렉터를 갖는 논리 회로용 메모리 시험 회로와,

상기 메모리 셀렉터에 있어서의 상기 복수의 논리 회로용 메모리의 신호를 선택하는 제3 선택 신호를, 외부로부터의 시험 모드 선택 신호에 응답하여 생성하는 시험 제어 회로를 갖는 것을 특징으로 하는 반도체 장치.

(부기 11) 부기 10에 있어서,

상기 로직 칩은 논리 회로의 내부 동작을 정지시키는 금지 단자를 지니고, 상기 금지 단자는 패키지의 외부 단자에 접속되는 것을 특징으로 하는 반도체 장치.

(부기 12) 부기 1에 있어서,

상기 메모리 칩 시험 회로는,

메모리 칩의 동작을 특정하는 제어 신호와, 어드레스 신호와, 기록 데이터를 시험 모드에 따라서 생성하는 메모리 칩 제어 회로와,

메모리 칩 제어 회로로부터의 판독 제어 신호에 응답하여 메모리 칩이 출력하는 판독 데이터와 메모리 칩 제어 회로로부터의 기대치 데이터를 비교하여, 일치·불일치를 패키지 외부로 출력하는 테스트 데이터 판정 회로를 갖는 것을 특징으로 하는 반도체 장치.

(부기 13) 부기 12에 있어서,

상기 메모리 칩 시험 회로는 또한,

메모리 칩을 초기화하는 초기화 회로와,

테스트 데이터 판정 회로를 시험하는 셀프 테스트 회로와,

시험 모드를 설정하는 시험 모드 설정 회로를 지니고,

상기 초기화 회로와 셀프 테스트 회로와 시험 모드 설정 회로는 패키지 외부로부터의 제어 데이터에 따라서, 상기 메모리 칩 제어 회로에 각각의 모드 신호를 공급하고, 상기 메모리 칩 제어 회로는 상기 모드 신호에 따라서 상기 제어 신호와, 어드레스 신호와, 기록 데이터를 생성하는 것을 특징으로 하는 반도체 장치.

(부기 14) 부기 1에 있어서,

상기 메모리 칩은 내부가 번인 동작으로 엔트리하는 번인 엔트리 단자를 지니고, 상기 번인 엔트리 단자는 패키지의 외부 단자에 접속되는 것을 특징으로 하는 반도체 장치.

(부기 15) 부기 1에 있어서,

상기 메모리 칩은 로직 칩에 출력 신호를 출력하지 않는 비동작 모드로 엔트리하는 메모리 비동작 엔트리 단자를 지니고, 상기 메모리 비동작 엔트리 단자는 패키지의 외부 단자에 접속되는 것을 특징으로 하는 반도체 장치.

(부기 16) 부기 1에 있어서,

이상, 본 발명에 따르면, 메모리 칩과 로직칩을 탑재한 멀티칩 패키지(MCP)또는 멀티칩 모듈(MCM)의 반도체 장치를 사용하여 패키지 수납후의 메모리 칩의 시험을 가능하게 할 수 있다.

Claims

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복수의 칩을 공통의 패키지 내에 탑재하는 반도체 장치에 있어서,

소정의 기능을 갖는 로직 칩과;

메모리 액세스 단자를 통해 상기 로직 칩과 접속되어, 데이터를 기억하는 메모리 칩을 포함하고,

상기 로직 칩은, 상기 소정의 기능을 갖는 논리 회로와, 상기 메모리 칩의 동작 시험을 실행하는 메모리 칩 시험 회로와, 상기 논리 회로로부터의 메모리 액세스 신호 또는 상기 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호 중 어느 하나를 선택하여, 선택된 액세스 신호를 상기 메모리 액세스 단자에 출력하는 셀렉터 출력 회로를 포함하고,

통상의 동작시에는, 상기 논리 회로로부터의 메모리 액세스 신호가 상기 셀렉터 출력 회로를 통해 상기 메모리 칩에 공급되어, 상기 로직 칩으로부터 상기 메모리 칩으로의 액세스 동작이 수행되고, 상기 메모리 칩 시험시에는, 상기 메모리 칩 시험 회로로부터의 메모리 시험용 액세스 신호가 상기 셀렉터 출력 회로를 통해 상기 메모리 칩에 공급되어, 상기 로직 칩으로부터 상기 메모리 칩으로의 액세스 동작의 시험이 수행되며,

상기 논리 회로는,

소정의 기능을 갖는 복수의 매크로 회로 및 랜덤 로직 회로와, 상기 매크로 회로 또는 상기 랜덤 로직 회로를 선택하여 그 선택된 회로를 상기 패키지의 외부 단자에 접속하는 매크로 셀렉터와,

복수의 논리 회로용 메모리와, 상기 논리 회로용 메모리를 선택하여 패키지의 외부 단자에 접속하는 메모리 셀렉터

를 포함하고,

상기 로직 칩은, 상기 매크로 셀렉터에서의 상기 복수의 매크로 회로 및 랜덤 로직 회로를 선택하는 제2 선택 신호와 상기 메모리 셀렉터에서의 상기 복수의 논리 회로용 메모리를 선택하는 제3 선택 신호를, 외부로부터의 시험 모드 선택 신호에 응답하여, 생성하는 시험 제어 회로를 포함하는 것인, 반도체 장치.
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