CN100375198C - 装有存储器和逻辑芯片的可测试存储器芯片的半导体器件 - Google Patents

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Abstract

本发明是一种将含规定功能的逻辑芯片和储存数据的存储器芯片安装在共同封装内的半导件器件，其中该逻辑芯片和存储器芯片通过控制信号终端，地址终端和数据终端等这类存储器存取终端相连接，该逻辑芯片具有规定功能的逻辑电路和对该存储器芯片进行操作测试的存储器芯片测试电路。该逻辑芯片还具有选择器-输出电路，该电路用于从该逻辑电路选择存储器存取信号和从该存储器芯片测试电路选择存储器测试存取信号，该存储器芯片测试电路将所选的信号输出给该存储器存取终端。

Description

装有存储器和逻辑芯片的可测试存储器芯片的半导体器件
技术领域
本发明涉及于其中装有存储器芯片和逻辑芯片的多芯片封装(MCP)或多芯片模块(MCM)半导体器件，并涉及在该封装内的调节完成之后可以借此测试该存储器芯片的半导体器件。
背景技术
被称为MCP和MCM的半导体器件正得到广泛使用，其中大容量存储器芯片和含如图像处理等特殊功能的逻辑芯片被装在同一封装内。图1是一种传统的MCP或MCM半导体器件配置图。在公共封装1内安装一种如SDRAM的高速、大容量存储器芯片3和一种具有特殊功能的逻辑芯片2。在该逻辑芯片2内有逻辑电路2A和该存储器芯片3的输入/输出电路2B，围绕该电路还有输入/输出终端20至25。在该存储器芯片3内配置有一单元阵列(未示出)，而在它的周围配设输入/输出终端32至37。
在该封装1中，提供有连接外部的外部终端10。该外部终端10经连接线或连接块连接到该逻辑电路2的输入/输出终端和该存储器芯片3的电源终端36和37等。该存储器芯片3根据来自该逻辑芯片2的存取请求输入和输出数据。因此该存储器芯片3的时钟终端32，控制信号端点33，地址终端34和数据终端35连接到该逻辑芯片的相应终端22至25。
所以，该存储器芯片3只从该逻辑电路芯片2存取，因此控制信号终端33、地址端点34和数据终点35被连接到该逻辑芯片2而不直接连接到封装1的外部终端。这种半导体器件对规定的数据进行规定的处理，将它们的结果储存在存储器芯片3内，并将这些结果向外输出。
因为存储器芯片3的控制信号终端33，地址终端34和数据终端35如上面所述那样不和封装1的外部连接，则不可能对该存储器芯片3进行适当的测试。即使是利用该逻辑芯片2中的逻辑电路2A的功能可以实施诸如对该存储器芯片3基本存取操作的有限测试，但这种测试也不可能对与高频时钟同步的普通操作进行。
即使在晶片条件下可以对存储器芯片3进行有限的测试，但在将它装到封装1之后，并且在已经完成增强可靠性的老化之后，各种测试都不可能进行，因为存储器芯片被它本身固定。
在该存储器芯片3内可以提供一种内置自检电路(BIST)，但是这样一种BIST电路只在该存储器芯片3内进行操作测试，而且不可能进行包括在延迟性能情况下，确定该存储器芯片是否在正常进行从该逻辑芯片2的存取的操作测试，这种延迟特性是由连接该逻辑芯片2和该存储器芯片3的线或板上的相互连接的这种连接装置引起的。
US-A-5 617 531公开了一种拥有一单测试控制器的数据处理器。该测试控制器具有一测试图样发生器和一存储器验证单元。所述测试图样发生器产生多个测试图样并将这些测试图样经由第二存储装置传送给多个存储器。采用一第一存储装置来将从上述多个存储器中读出的数据进行存储。存储器验证单元从第一存储装置中有选择性地进行存取。采用一位或者更多的位告知处理器的外部装置：该存储是否以无差错方式进行工作。
US-A-4 481 627公开了一种对安装在电子设备内的存储器阵列进行测试的方法。所述电子设备还拥有其它与其输入相连接的组合逻辑单元。按照上述的设计规则，所安装的存储器可以与组合逻辑单元分离开并利用存储器测试子系统在组合逻辑单元之前或者在组合逻辑单元之后进行测试。逻辑测试和存储器测试都通过需要对电子设备单处理地过程来进行。
发明内容
本发明的第一方面在于提供一种在公共封装内装有多个芯片的半导体器件，该半导体器件包括：含规定功能的逻辑芯片；和通过存储器存取终端连接到所说的逻辑芯片用于储存数据的存储器芯片；其中所说的逻辑芯片具有含所说规定功能的逻辑电路和用于对所说的存储器芯片进行操作测试的存储器芯片测试电路，其特征在于：所说的逻辑芯片具有选择器-输出电路，该电路从该逻辑电路选择存储器存取信号或从所说的存储器芯片测试电路选择存储器测试存取信号并将所选定的存取信号输出给所说的存储器存取终端；所说的选择器输出电路具有选择所说的存储器存取信号或所说的存储器测试存取信号的选择器电路；保持该选择器电路输出的保持电路；和输出由所说的保持电路所保持的信号的输出缓冲器。
本发明的第二方面在于一种在公共封装内装有多个芯片的半导体器件，该半导体器件包括：含规定功能的逻辑芯片；和通过存储器存取终端连接到所说的逻辑芯片用于储存数据的存储器芯片；其中所说的逻辑芯片具有含所说规定功能的逻辑电路和用于对所说的存储器芯片进行操作测试的存储器芯片测试电路，其特征在于：所说的逻辑芯片具有选择器-输出电路，该电路从该逻辑电路选择存储器存取信号或从所说的存储器芯片测试电路选择存储器测试存取信号并将所选定的存取信号输出给所说的存储器存取终端；所说的选择器-输出电路具有分别保持所说的存储器存取信号和所说的存储器测试存取信号的保持电路，选择该保持电路输出之一的选择器电路，和输出该选择器输出的输出缓冲器。
因此，本发明的一个实施例是提供一种半导体器件，其中逻辑芯片和存储器芯片装在同一封装内并以此可以有效地进行存储器芯片操作测试。
本发明的另一个实施例是提供一种逻辑芯片和存储器芯片装在同一封装内的半导体器件，该存储器芯片只从该逻辑芯片存取，并且从该逻辑芯片到该存储芯片的存取操作可以有效地进行。
根据本发明，将有规定功能的逻辑芯片和用于储存数据的存储器芯片装在公共封装内，其中该逻辑芯片和存储器芯片通过控制信号终端，地址终端和数据终端等这种存储器存取终端相连接，该逻辑芯片具有含规定功能的逻辑电路和对该存储器芯片进行操作测试的存储器芯片测试电路。
在一种更为优选的实施方案中，该逻辑芯片还具有一种选择器-输出电路，用于从该逻辑电路选择存储器存取信号和从输出该所选信号至该存储器存取终端的存储器测试电路选择存储器测试存取信号。
基于前面描述的本发明，在平常操作期间，来自该逻辑电路的存储器存取信号经由选择器-输出电路被送至该存储器芯片并进行从该逻辑芯片到该存储器芯片的存取操作，而在存储器芯片测试期间，来自该逻辑芯片内的存储器芯片测试电路的存储器测试存取信号经由选择器-输出电路被送至该存储器芯片并对从该逻辑芯片至该存储器芯片的存取操作进行测试。因此，包括由于该逻辑芯片和该存储器芯片间连接装置而引起的时间延迟的存取操作也可加以测试。换言之，即使是在封装固定和老化之后，仍可以有效地进行高速存取操作测试。
在前面描述的本发明的一种优选实施方案中，该逻辑芯片还具有一种测试控制电路，用于根据来自外部的测试方式选择信号发生第1选择信号供在选择器-输出电路内选择一个或其它的存储器存取信号和存储器测试存取信号。
在一种更为优选实施方案中，该逻辑电路具有多个含规定功能的宏电路和随机逻辑电路，以及用于选择这种宏电路或随机逻辑电路并将该所选电路连接到该封装的一外部终端的宏选择器，而测试控制电路发生第2选择信号用于根据来自外部的测试方式选择信号从该宏选择器内的多个宏电路和随机逻辑电路当中进行选择。
在一种更为优选实施方案中，该逻辑电路具有逻辑电路存储器和用于选择这些逻辑电路存储器并将该所选的存储器连接到该封装的一个外部终端的存储器选择器，而该测试控制电路发生第3选择信号用于根据来自外部的测试方式选择信号从该存储器选择器内的多个逻辑电路存储器当中进行选择。
而且，在一种更为优选实施方案中，该存储器芯片测试电路具有存储器芯片控制电路和测试数据判断电路，该存储器芯片控制电路用于发生规定存储器芯片操作的控制信号，地址信号和依据测试方式的写数据；而测试数据判断电路用于将根据来自该存储器芯片控制电路的读出控制信号由该存储器芯片输出的读数据和来自该存储器芯片控制电路的预期值数据进行比较以输出匹配或不匹配信号给该封装外部。
上面提到的这种存储器芯片测试电路还具有用于将该存储器芯片初始化的初始化电路，用于测试该测试数据判断电路的自检电路和用于设定其测试方式的测试方式设定电路。该初始化电路，自检电路和测试方式设定电路根据来自该封装外部的控制数据将相应的方式信号送给该存储器芯片控制电路。该存储器芯片控制电路根据这些方式信号发生控制信号，地址信号和写信号。
在一种比前面描述的更为优选的本发明的实施方案中，该存储器芯片具有老化入口终端，用于使它的内部进入老化操作。该存储器芯片还具有存储器非-操作入口终端，用于使它在逻辑电路测试期间进入该存储器芯片不输出输出信号的模式。该老化入口终端和存储器非-操作入口终端都连接到该封装的外部终端。因此，当该半导体器件被测试时，可以容易地使该存储器芯片的内部进入老化操作方式或非-操作方式。
在一种比前面所述更为优的本发明实施方案中，该逻辑芯片具有用于停止该逻辑芯片内部操作的禁止终端，该禁止终端被连接到该封装的一外部终端。因此，当该存储器芯片被测试时，可以防止发生该逻辑芯片内部的操作、电源噪声等，使该存储器芯片的测试不受噪声的有害影响。
附图说明
图1是一种传统的MCP或MCM半导体器件的配置图；
图2是这种实施方案情况中的一种半导体器件的总配置图；
图3是一种选择器输入/输出电路的第1实例图；
图4是一种选择器输入/输出电路的第2实例图；
图5是一种存储器芯片测试电路的配置图；
图6是存储器芯片测试电路4操作的定时图；
图7是在第2实施方案情况下的半导体器件的配置图；
图8是用测试控制电路描述测试方式控制的图；
图9是在第3实施方案情况下的半导体器件配置图；
图10是在第4实施方案情况下的半导体器件配置图；
图11是在第5实施方案情况下的半导体器件配置图；
图12是描述逻辑电路内存储器测试的图；
图13是在第6实施方案情况下的半导体器件配置图。
具体实施方案
参照附图对本发明的实施方案情况加以描述。但是，本发明的保护范围不局限于如下实施方案情况，而且可以将它扩大到在权利要求中所描述的本发明和与之等效的情况。
图2是在这种实施方案情况下的一种半导体器件总配置图。在与图1中相同的地方都使用同样的参考号码。在图2中示出的该半导体器件内，逻辑芯片2和存储器芯片3被装在一公共的封装1内，该逻辑芯片2的多个输入/输出终端20被连接到该封装1的外部终端10，该存储器芯片3的电源终端36和接地终端37连接到该封装包1的外部终端10。该存储器芯片3从该逻辑芯片2存取，该逻辑芯片2的时钟终端22，控制信号终端23，地址终端24和数据终端25分别连接到该存储器芯片的相应终端32，33，34和35。
该逻辑芯片2具有含规定功能的逻辑电路2A，用于对存储器芯片3进行操作测试的存储器芯片测试电路4和选择器输入/输出电路2C，该选择器输入/输出电路2C用于在来自该逻辑电路2A的存取信号和来自该存储器芯片测试电路4的测试存取信号之间进行切换。
在平常的操作期间，该选择器输入/输出电路2C从该逻辑电路2A选择性地输出一控制信号CNT，地址信号Add和写数据DATA，并将来自该存储器芯片的读数据DATA送至该逻辑电路2A。另一方面，在存储器芯片测试期间，该选择器输入/输出电路2C从该存储器芯片测试电路4选择性地输出一控制信号CNT，地址信号Add和写数据DATA，并将来自该存储器芯片3的读数据DATA送至该存储器芯片测试电路4。为此，该存储器芯片测试电路4将选择信号SEL送至选择器输入/输出电路2C。而且，该读数据和写数据DATA处于逻辑电路2A和选择器输入/输出电路2C间的分开的信号线上，而不是在选择器输入/输出电路2C和存储器芯片3之间的一条公共双向信号线上。
因此，该存储器芯片测试电路4可以对该存储器芯片3进行操作测试，这种测试在与平常操作期间从该逻辑电路进行存储器存取时其影响相当的条件下，充分综合该逻辑电路2内部输入/输出电路中的延迟特性以及该逻辑芯片2和存储器芯片3之间连接装置的延迟特性。而且，因为对存储器芯片测试电路4的这种存取可以利用该逻辑电路2A具有的多个输入/输出终端12和13等，所以对于存储器芯片测试电路无需提供特殊的外部终端。换言之，在对存储器芯片3测试期间，逻辑芯片2的操作被停止，因此该逻辑芯片2的输入/输出终端12和13可以用于该存储器芯片测试电路4。但是，在可以使用外部终端的情况下，可以提供外部终端14用于至该存储器芯片测试电路4的直接连接。
因此，通过在该逻辑芯片2中配置该存储器芯片测试电路，可以在与正常操作条件相近的条件下有效地完成对没有存取信号终端与该封装外部终端相连接的存储器芯片的操作测试。
而且，当该存储器芯片3是一种诸如SDRAM的时钟同步DRAM时，该控制信号，地址和数据的输入/输出和时钟信号同步，因而时钟信号CLK是从该逻辑芯片2送至该存储器芯片3。当该存储器芯片3不需要该时钟信号CLK时，存在着从该存储器芯片3向该逻辑电路2发送读取脉冲信号以给输出读数据标记定时的情况。
图3是一种选择器输入/输出电路的第1实例图。这种选择器输入/输出电路2C具有选择器电路51，触发器52和输出缓冲器电路53，该选择器电路51在平常操作期间从该逻辑电路2A选择一个或其它存储器存取信号S1并且在存储器芯片测试期间从该存储器芯片测试电路4选择一测试信号S2；该触发器52构成保持装置，临时保持这些信号；输出缓冲器53将触发器52保持的信号输出给输出终端23，24和25。该选择器电路51还被这样配置，使之除上面提到的存储器信号S1和测试存取信号S2之外，在逻辑芯片2的晶片测试期间它能从内部功能宏电路21选择信号S3。根据选择信号(未示出)，该选择器电路51从信号S1、S2和S3中选择1个或其它信号。
另一方面，该选择器输入/输出电路2C具有从该存储器芯片3输入读数据DATA的输入缓冲器电路54和用于保持这些数据的触发器55来自该触发器55的输出被送至相应的逻辑电路2A，存储器芯片测试电路4和逻辑电路2A中的功能宏电路21。
而且，信号线56，57和58用多个位进行配置，该信号线56，57和58分别用于来自该逻辑电路的存储器存取信号S1，来自该存储器芯片测试电路的测试存取信号S2和逻辑电路测试期间来自该功能宏电路21的信号S3。
例如，该逻辑电路2A具有多个功能宏电路21，多个存储器(SRAM)22，连接它们的内部总线24和在平常操作期间控制对该存储器芯片3存取的存储器控制器23。该存储器控制器23和各种其他的电路(未示出)此处都被称为随机逻辑电路。
对该逻辑芯片2，在晶片级和封装固定之后都要求规定的测试。因此，在图3中画出的选择器输入/输出电路2C配置有一选择器电路51，所以可以使多个功能宏电路21和该逻辑芯片同外部连接。由于这种配置，该逻辑芯片2具有对晶片级的该功能宏电路21进行规定的操作测试。
图4是代表选择器输入/输出电路第2实例的图。在这种选择器输入/输出电路2C中，该选择器被分成选择器51B和选择器51A，该选择器51B在存储器芯片测试期间从该存储器芯片测试电路选择一个或其它测试存取信号S2和在逻辑电路测试期间选择信号S3；该选择器51A在平常操作期间选择一个或其它由选择器51B选择的信号和从该逻辑电路2A选择存取信号S1。来自该选择器51A的输出被直接输入给输出缓冲器53。在选择器51A和51B之前提供触发器52，触发器55和触发器56，触发器52在平常操作期间暂时保持存取信号S1；触发器55暂时保存来自该存储器芯片测试电路的测试存取信号S2；触发器56暂时保持在晶片状态下逻辑电路测试期间的信号S3。该输入电路的配置是该输入缓冲器电路54的输出分别被送至触发器52，55和56。
用图4中所示的选择器输入/输出电路的第2实例，可以使平常操作期间影响从该逻辑电路2A发送的存取信号S1的延迟保持最小。但是，必须对信号S1，S2和S3中的每一个提供一触发器，而这样做又变成难以调节该延迟的大小。另一方面，用图3中所示的选择器输入/输出电路，只需对每个输出缓冲器电路提供一触发器，因而使调节定时变得容易。
图5是一种存储器芯片测试电路的配置图。该存储器芯片测试电路4被安置在逻辑芯片2内并对存储器芯片测试发生测试存取信号。换言之，该逻辑芯片2和该存储器芯片3被装在一公共封装1内，而该存储器芯片测试电路4用于确定例如在该存储器芯片3已经承受老化方式中的应力之后从逻辑芯片2至存储器芯片3的存取操作是否正常。但是，该存储器芯片测试电路4的使用并不限于老化后的测试。
该存储器芯片测试电路4具有存储器芯片控制电路41，判断电路42和触发器44，该存储器芯片控制电路41产生对该存储器芯片的控制信号CNT，地址Add和写数据W-DATA，该判断电路42判断该读数据R-DATA和预期值EXV是否匹配，或门43，而该触发器44用于当不匹配时保持该判断结果。通过该判断电路42、或门43、和触发器44形成测试数据判断电路45。
该存储器芯片测试电路4还具有初始化电路46，自检电路47、测试数据判断电路45和测试方式设定电路48，该初始化电路46将该存储器芯片初始化；该自检电路47对该存储器芯片控制电路41和测试数据判断电路45进行功能检查；该测试方式设定电路48设定测试方式。
图6是该存储器芯片测试电路4的操作定时图。根据来自外部的起始信号START1，首先该初始化电路46取出一初始化设定信号S46，并将对该设定初始化所必需的控制信号送至该存储器芯片控制电路41。随后，该自检电路47根据起始信号START2取出一自检设定信号S47，并将对该设定自检所必需的控制信号送至该存储器芯片控制电路41，最后该测试方式设定电路48根据起始信号START3取出测试方式设定值S48，并将与该设定测试方式相对应的控制信号送至该存储器芯片控制电路41。
该初始化电路46在初始化操作结束时输出一结束信号END1，该信号是作为自检电路47的起始信号START2的输入。反过来，该自检电路47在自检结束时输出一结束信号END2，该信号是作为该自检方式设定电路48的起始信号START3的输入。
对于如SDRAM的大容量高速DRAM，例如必须给该存储器芯片3提供数十兆(Mega)形式的输入数据，以便给该存储器芯片3提供功率，按照初始化、自检和操作测试的顺序进行。因此，为了使外部测试器给该存储器芯片3输入这些数十兆形式的数据，大容量存储器必须是内置的，因而又限制了可以使用的测试器。并且，当测试是按照平常测试周期进行时，因为这种平常测试周期对该测试器的每个操作周期的时钟信号和数据做了修改，因此要求大量的时间以执行上述数十兆的数据。
因此，近年来的测试器虽然对每测试周期只能做一次数据修改，但有着能够给被测试的器件提供多时钟信号的双时钟模式或三时钟模式。但是，在这种模式中，仅可能只供给高速时钟信号，而不能缩短供给数十兆形式数据所要求的时间。
因此，采用在本实施方案情况中的该存储器芯片测试电路，不改变对与该时钟信号同步定时的测试控制数据，而是固定地供给初始化设定值S46，自检测试值S47和测试方式设定值S48，并且在该起始信号START被接收后，分别取出这些设定值S46，S47和S48，并且根据这些设定值该存储器芯片41自动发生控制信号CNT，地址Add和将数据W-DATA写入该存储器芯片。
如图6定时图所示，在首先对外部终端输入设定值S46，S47和S48设定数据之后，只要供应起动信号START，然后仅供给该时钟信号CLK，并且不需要修改和该时钟信号同步的该设定数据。因此，利用该测试器的双时钟模式或三时钟模式，不仅可以缩短测试时间，而且还无需在该测试器内有着用于保持数十兆形式数据的存储器。
在接通电源后的初始化操作包括该存储器芯片内结点的复位操作和包括脉冲长度，脉冲类型和CAS等待时间的操作方式复位的操作。该初始化设定值主要包括在前面描述过的该操作方式设定数据。并且在SDRAM情况下，通过该存储器芯片控制电路41发生该初始化操作所需要的控制信号CNT组合。这些控制信号诸如不操作NOP，预充电PRE，刷新REF以及方式设定MODSET。
用自检操作，通过将数据W-DATA写到规定地址，读出这些数据R-DATA并将预期值EXV同该写数据相比较，进行测试以确定该测试数据判断电路45是否可以正常地探测差错并输出该测试结果。换言之，自检操作方法就是该存储器芯片测试电路4的一种测试。为了实现这种自检操作，该存储器芯片控制电路41，例如，将如有效ACT，写WR，预充电PRE和刷新REF信号加以组合，产生写操作和读操作必需的控制信号CNT，并发生与之相关的地址Add和写数据W-DATA。
测试方式包括已经被认识有相当时间的几种方式。这些方式的实例包括如下几种，例如，(1)在地址递增的同时数据“1”被写入，然后在地址递减的同时这些数据被读出，并且检查是否该数据“1”被正常读出，(2)同上面描述的方式相同，只是其中数据“0”被写入和读出，(3)地址递增的同时数据被读出，反数据被同时写入这个单元，然后地址递减的同时这些数据被读出，并检查是否该数据被正常读出。
上面描述的测试方式涉及到重复递增和递减地址的操作以及写和读的操作。因此，该存储器芯片控制电路41发生用诸如有效ACT，写WR，预充电PRE和刷新REF组合的控制信号CNT。
该测试数据判断电路45，那怕是在一个存储器芯片测试中探测到1个比特的差错，也将它保持在触发器44内。因此，在该存储器芯片测试期间或该测试结束时，通过读出由该触发器44保持的数据可以探测是否存在无效比特。结果，这种测试数据判断电路45输出最小的判断结果。
测试数据判断电路并不限于在上面描述的实例，而且可以配置成保持许多差错信息。例如，它也可以保持该差错发生时的地址，或该差错发生的频率。
在初始化，自检以及一系列在图6中所示的存储器芯片测试中的测试操作完成后，该测试器修改该设定值S46，S47和S48，再次送出起始信号START，并使该存储器芯片测试电路4执行另一测试方式。因此，该测试器保持很少量的设定值数据，并且只提供高速时钟信号用于测试该存储器芯片。
在存储器芯片测试期间，希望该逻辑电路2A的操作被停止，使之在电源内没有噪声发生而该存储器芯片操作不受不良影响。为此，该测试器通过该逻辑芯片2的输入/输出终端给内部处理器等的功能宏电路发送测试方式信号并使操作停止程序加以执行。在对这种操作停止程序输入该测试方式信号之后，该测试器供给由该设定值S46，S47和S48组成的一种测试方式信号用于上述存储器芯片测试。
图7是第2实施方案情况中的半导体器件配置图。在具有逻辑芯片2和存储器芯片3的半导体器件内，该逻辑芯片2进行到和从该封装1外部的数据输入/输出，该存储器芯片3进行到和从该逻辑芯片2的数据输入/输出。为此，必需考虑对该逻辑芯片内的逻辑电路2A的测试以及图2中所示该存储器芯片测试电路的测试。
在图7中所示的该实施方案情况中，提供一种测试控制电路5，使之可以控制存储器芯片测试和逻辑芯片测试。在该测试控制电路5内，在该封装外部终端内提供测试方式选择终端S5，使之可以分别控制(1)在该逻辑电路2A中处于晶片级的功能宏电路的测试方式，(2)在该逻辑电路2A中的随机逻辑和/或功能宏电路的操作测试方式，(3)在该逻辑电路2A中的多个存储器的测试方式和(4)该存储器芯片3的测试方式。通过将在该逻辑芯片测试中未被使用的代码指定给该存储器芯片测试方式的选择代码，就无需增加用于该存储器芯片测试方式的外部终端的数目。
图8是通过一种测试控制电路描述测试方式控制的图。图8中，画示了该逻辑芯片2的配置，但不包括该存储器芯片3。在该逻辑电路2A中提供含如DPS(数字信号处理器)的规定功能的功能宏电路，如SRAM的多个逻辑电路存储器和其他随机逻辑电路。其中，对该功能宏电路在晶片级的操作测试是通过将来自该功能宏电路的信号线MAC#1和MAC#K经由该选择器输入/输出电路2C连接到该芯片外部的测试器进行的。因此，根据来自该测试控制电路5的第1选择信号SEL1，该选择器输入/输出电路2C从该功能宏电路选择该信号线MAC#1，MAC#2并将它们连接到该芯片的输入/输出终端23，24和25。
如上所述，在对该存储器芯片3在安装到该封装上之后的老化测试期间的测试方式中，由该选择器输入/输出电路2C从该存储器芯片测试电路4选择控制信号CNT，地址Add和数据DATA等。这种选择是由来自该测试控制电路5的第1选择信号SEL1完成的。
同时，来自该逻辑电路2A中的该功能宏电路的信号线MAC#1和MAC#K和/或来自该随机逻辑电路的信号线RL是由该选择器电路52选择的，并被连接到该逻辑芯片2的输入/输出终端20。这种选择是由来自该测试控制电路5的第2选择信号SEL2完成的。并且，来自该逻辑电路2A中多个存储器的信号线SRAM#1，SRAM#N是由该选择器电路54选择的，并被连接到该逻辑芯片的输入/输出终端。这种选择是由来自该测试控制电路的第3选择信号SEL3完成的。
如前面所描述的那样，该测试控制电路5将从外部供给的该测试方式选择信号S5解码并发生与该设定测试方式相对应的一选择信号。而且，对于该选择器电路2C，52和54，实现了一种可以选择H和L电平以及所要选择的线的配置。对应于该存储器芯片测试方式的该选择信号也可以从该存储器芯片测试电路4发生。在这种情况下，来自测试控制电路5的该测试方式选择信号被送至该存储器芯片测试电路4。
根据图7和图8所示的该实施方案情况，只要对该测试控制电路5提供一测试方式选择信号，就可以用统一的方式对该逻辑芯片内的操作测试和存储器芯片操作的测试加以设置和管理。
图9是第3实施方案情况中半导体器件的配置图。在这种实例中，是在图7中所示的第2实施方案情况中的该半导体器件的存储器芯片3内，提供老化入口终端BME和存储器非-操作入口终端DSE，并将该终端BME，DSE连接到该封装1的外部终端15和16。该老化入口终端BME从外部终端直接供给该老化入口信号，因此，该存储器芯片3对它本身进行老化操作。老化期间的该操作方式是在该存储器承受比通常更强的应力的同时完成操作的一种方式；在SDRAM的情形下，这是在改变该地址的同时其中驱动字线的有效ACT和给比特线重新充电的重新充电PRE被重复地执行的一种操作。用MCP半导体器件，存储器芯片3的信号终端不和该封装1的外部终端连接，因此不可能在老化期间直接控制该存储器芯片3以执行该老化操作方式。为此，如上所述，从它的外部提供1老化入口终端BME，并且规定，根据这种入口信号该存储器芯片3完成对它自身的老化操作方式。
同时，装入封装之后，例如在进行诸如扫进扫出测试的逻辑芯片2的操作测试时，通过将控制信号经由非-操作入口终端DSE供给该存储器，以使存储器芯片操作停止，并且可以防止从该存储器芯片3向该逻辑芯片2的非预期信号输出，以及防止由于该存储器芯片3的操作对该电源发生噪声或接地。因此，可以使该逻辑芯片2的这种操作稳定，也可以使该逻辑芯片2的操作测试稳定地进行。
图10是在第4实施方案情况中半导体器件的配置图。如早先所述，由于对该封装外部终端的限制，对于给该存储器芯片测试电路4提供操作设定信号的外部终端不使用专用外部终端，因此，连接到该逻辑芯片2的外部终端10构成公用。因此，存在着在存储器芯片测试期间由于该逻辑芯片的非预期操作而在电源内发生噪声或接地的危险，而使存储器芯片测试期间的操作不稳定。
因此，在第4实施方案情况中，在该逻辑芯片2内提供一种禁止终端INH，使之可以从该封装的外部终端17提供一种禁止控制信号，从而借助该逻辑芯片2的操作可以消除对该存储器芯片3的有害影响。这种禁止信号INH，例如，是由复原信号或时钟停止信号实现的。作为选择，该禁止信号可以从该测试控制电路5提供，而不是从该封装的外部终端17直接供给。
图11是在第5实施方案情况中半导体器件的配置图。在这种半导体器件内其配置是除了在第4实施方案情况中的禁止信号INH外，一种逻辑电路内部存储器测试电路6同该逻辑电路2A分开。在该逻辑电路2A中，有多个在内部设置的存储器。因此，有必要让这些存储器经受操作测试。在图11所示的实例中，该逻辑电路内部存储器测试电路6控制在逻辑电路2A中的存储器操作测试。为此，该逻辑芯片2具有连接到该封装1外部终端18的逻辑电路内部存储器操作测试控制终端CONT，输入终端RI和输出终端。该逻辑电路中的内部存储器的操作通过这些外部终端18加以测试。
图12是用于描述逻辑电路内内部存储器测试的图。图12展示出逻辑电路2A的一个实例。该实例是这样一种逻辑电路，当从外部给予一图像输入IN时它输出MPEG编码的图像输出OUT。具体而言，在该逻辑电路2A中，图像输入IN被输入至包括存储器的FIFO缓冲器60，然后通过图像滤波器61，随后MPEG编码器62以MPEG格式编码，最后从包含存储器的FIFO缓冲器63输出被编码的图像输出OUT。与此相联系，MPEG编码器62，功能宏电路DSP 67，存储器芯片3的存储器控制器68和外部接口69由内部总线66连接在一起。专用存储器64、65和70分别提供给图像滤波器61，MPEG编码器62和DSP 67。该存储器控制器68是随机逻辑电路的一个实例。
在前面描述的该逻辑电路的情况中，需要对该逻辑电路内的多个存储器60，63，64，65和70进行操作测试。为此目的，对于这些存储器的控制信号，地址和输入/输出数据等的信号线由该逻辑电路内部存储器测试电路6合适地加以选择。因此，该逻辑电路内部存储器测试电路6具有选择器输入/输出功能。换言之，它具有图8中所示的选择器54的功能。因此根据从测试电路5送出的第3选择器信号SEL3，逻辑电路2A中的一个或另一个SRAM被选定并接受操作测试。
通过提供同逻辑电路2A分开的逻辑电路内部存储器测试电路6，可以利用该逻辑电路内部存储器测试电路6对内部存储器进行操作测试，即使是在该逻辑电路2A内部的操作已经被禁止信号INH停止也不例外。因此，对该逻辑电路内的内部存储器的操作测试可以同对存储器芯片3的操作测试同时进行。于此相联系，当逻辑电路2A中存在多个存储器时，在对这些存储器进行操作测试时可以节约时间。
图13是在第6实施方案情况中半导体器件的配置图。这是逻辑电路2A和二只相同的存储器芯片3A和3B装在封装1内的一种实例。这二只存储器芯片2A和2B具有相同的配置，因此在逻辑芯片2内提供对二只存储器芯片进行操作测试的公用存储器芯片测试电路4和与这些存储器芯片分别对应的选择器输入/输出电路2C-A和2C-B。如早先所述，测试控制电路5除了对该存储器芯片的操作测试之外，还控制对功能宏电路的操作测试和/或该逻辑电路2A中的存储器的操作测试。
对存储器芯片3A和3B的操作测试是通过将来自存储器测试电路4的控制信号CNT，地址Add和数据DATA经由选择器输入/输出电路2C-A和2C-B送至相应的存储器芯片2A和2B而同时进行的。因此，可以使测试时间缩短一半。并且，因为缺陷分析等的需要每只存储器芯片装有存储器非-操作入口终端DES，所以也可以将该存储器3A或3B的一只置于非-操作态，而仅对另一只芯片进行操作测试。
上述的例子中，在存储器芯片测试电路4中提供两套与二只存储器芯片相对应的测试数据判断电路45，同时提供了两测试结果信号终端。在图5中所示的其他内部电路41，46，47和48可以是公用的电路。
最后参照图8，对二只芯片安装在封装1之后的半导体器件的一种测试过程实例进行描述。在将该封装1装载到测试器之后，首先对整个半导体器件进行DC测试。这些DC测试包括测试该测试器和该半导体器件之间的连接，和测试该封装1焊脚的连接等。之后对该逻辑电路2A内的逻辑电路进行操作测试。这是通过选择器52用来自测试控制电路5的第2选择信号SEL 2从随机逻辑电路选择一信号线RL并将它连接到外部完成的。下一步对该逻辑电路内的内部存储器进行测试。这是通过选择器52用来自测试控制电路5的第3选择信号SEL 3从该存储器适当选择一信号线SRAM#1或SRAM#2并把它连接到外部完成的。在此之后，对该逻辑电路内的功能宏电路进行操作测试。这是通过选择器52用来自测试控制电路5的第2选择信号SEL 2从该功能宏电路选择一信号线MAC#1或MAC#K并把它连接到外部完成的。在上面描述的一系列逻辑电路内部操作测试期间，希望在该存储器芯片的非-操作入口终端上提供一控制信号使之该存储器芯片为非-操作，因此防止该存储器芯片噪声的不利影响。
最后，对该存储器芯片进行操作测试。在进行这种测试时，由选择器输入/输出电路3c用来自该测试控制电路5的第1选择信号SEL 1选择一存储器芯片测试电路信号并将它送到该存储器芯片3。在对该存储器芯片测试期间，禁止信号INH被送至逻辑电路2A并且防止对存储器芯片操作有不良影响的该逻辑电路的操作。
而且，在前面所描述的全部测试过程中，对逻辑电路2A中内部存储器的操作测试和对存储器芯片的操作测试是同时进行的。

Claims (16)

1.一种在公共封装(1)内装有多个芯片的半导体器件，该半导体器件包括：
含规定功能的逻辑芯片(2)；和
通过存储器存取终端连接到所说的逻辑芯片用于储存数据的存储器芯片(3)；
其中所说的逻辑芯片(2)具有含所说规定功能的逻辑电路(2A)和用于对所说的存储器芯片(3)进行操作测试的存储器芯片测试电路(4)，
其特征在于：
所说的逻辑芯片(2)具有选择器输出电路(2C)，该电路从该逻辑电路选择存储器存取信号或从所说的存储器芯片测试电路选择存储器测试存取信号并将所选定的存取信号输出给所说的存储器存取终端；
所说的选择器输出电路(2C)具有选择所说的存储器存取信号或所说的存储器测试存取信号的选择器电路(51)；保持该选择器电路输出的保持电路(52)；和输出由所说的保持电路所保持的信号的输出缓冲器。
2.一种在公共封装(1)内装有多个芯片的半导体器件，该半导体器件包括：
含规定功能的逻辑芯片(2)；和
通过存储器存取终端连接到所说的逻辑芯片用于储存数据的存储器芯片(3)；
其中所说的逻辑芯片(2)具有含所说规定功能的逻辑电路(2A)和用于对所说的存储器芯片进行操作测试的存储器芯片测试电路(4)，
其特征在于：
所说的逻辑芯片具有选择器输出电路(2C)，该电路从该逻辑电路选择存储器存取信号或从所说的存储器芯片测试电路选择存储器测试存取信号并将所选定的存取信号输出给所说的存储器存取终端；
所说的选择器输出电路(2C)具有分别保持所说的存储器存取信号和所说的存储器测试存取信号的保持电路(55，56)，选择该保持电路输出之一的选择器电路(51A，51B)，和输出该选择器输出的输出缓冲器。
3.根据权利要求1或者2所述的半导体器件，其中，在平常操作期间，来自所说的逻辑电路的该存储器存取信号经由所说的选择器输出电路被供给所说的存储器芯片，使之进行从该逻辑芯片到该存储器芯片的存取操作，而在存储器芯片测试期间，来自该存储器芯片测试电路的该存储器测试存取信号经由所说的选择器-输出电路被供给该存储器芯片，使之进行从该逻辑芯片到该存储器芯片的存取操作测试。
4.根据权利要求1-3之一所述的半导体器件，其中所说的存储器存取信号和所说的存储器测试存取信号包括在所说的存储器芯片内指定操作方式的控制信号，地址信号和数据信号。
5.根据权利要求1-4之一所述的半导体器件，其中所说的逻辑芯片还具有根据来自外部的测试方式选择信号发生第1选择信号的测试控制电路，该第1选择信号在所说的选择器-输出电路中选择所说的存储器存取信号或所说的存储器测试存取信号。
6.根据权利要求1-5之一所述的半导体器件，其中所说的逻辑电路具有含规定功能的多个宏电路和随机逻辑电路，用于选择该宏电路或随机逻辑电路并将所选择的电路连接到所说封装的外部终端的宏选择器；而所说的逻辑芯片还具有测试控制电路，该测试控制电路用于根据来自外部的测试方式选择信号发生在所说的宏选择器中选择多个宏电路和随机逻辑电路的第2选择信号。
7.根据权利要求1-6之一所述的半导体器件，其中所说的逻辑电路具有多个逻辑电路存储器，和选择该逻辑电路存储器并将所选定的逻辑电路存储器连接到所说的封装的一外部终端的存储器选择器；而所说逻辑芯片具有测试控制电路，该测试控制电路根据来自外部的测试方式选择信号发生第3选择信号，用于在该存储器选择器内选择多个逻辑电路存储器。
8.根据权利要求1-5之一所述的半导体器件，其中所说的逻辑电路具有多个逻辑电路存储器；所说的逻辑芯片具有逻辑电路存储器测试电路，该电路具有存储器选择器和测试控制电路，该存储器选择器选择所说的逻辑电路存储器并将所选定的逻辑电路存储器连接到所说封装的一外部终端，该测试控制电路根据来自外部的测试方式选择信号发生第3选择信号，用于在该存储器选择器内选择所说的多个逻辑电路存储器。
9.根据权利要求8的半导体器件，其中所说的逻辑芯片具有停止所说的逻辑电路内部操作的禁止终端，该禁止终端被连接到所说封装的一外部终端。
10.根据上述权利要求之一所述的半导体器件，其中所说的存储器芯片测试电路具有存储器芯片控制电路和测试数据判断电路，该存储器芯片控制电路根据测试方式发生规定存储器芯片操作的控制信号、地址信号和写数据；该测试数据判断电路根据来自所说的存储器芯片控制电路的读出控制信号将所说的存储器芯片输出的读数据同来自所说的存储器芯片控制电路的预期值数据相比较，并将匹配和不匹配输出给该封装的外部。
11.根据权利要求10的半导体器件，其中所说的存储器芯片测试电路进一步包括：
将所说的存储器芯片进行初始化的初始化电路；
测试所说的测试数据判断电路的自检电路；和
设定测试方式的测试方式设定电路；以及
其中所说的初始化电路、自检电路和测试方式设定电路根据来自所说的封装外部的控制数据向所说的存储器芯片控制电路提供相应的方式信号，而所说的存储器芯片控制电路根据所说的方式信号发生所说的控制信号、地址信号和写数据。
12.根据上述权利要求之一所述的半导体器件，其中所说的存储器芯片具有使该存储器芯片内部进入老化操作的老化入口终端，该老化入口终端被连接到所说封装的一外部终端。
13.根据上述权利要求之一所述的半导体器件，其中所说的存储器芯片具有使之进入没有输出信号被输出到所说的逻辑芯片的非-操作方式的存储器非-操作入口终端，该存储器非-操作入口终端被连接到所说封装的一外部终端。
14.根据上述权利要求之一所述的半导体器件，其中所说的逻辑芯片具有停止所说的逻辑电路内部操作的禁止终端，该禁止终端被连接到所说封装的一外部终端。
15.根据权利要求1或者2所述的半导体器件，其中所说的逻辑芯片除了电源终端或者操作设定终端之外没有其它终端被连接到公共封装。
16.根据权利要求1或者2所述的半导体器件，其中所说的逻辑芯片具有多个连接到所述公共封装的终端中的至少一个终端，所述多个终端包括时钟终端、控制信号终端、地址终端和数据终端。
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