JP2006038678A - バーインテストシステム、バーインテスト方法 - Google Patents

Abstract

【課題】ＣＰＵを内蔵した集積回路装置について回路規模の増大を招くことなくより少ないピンでバーインを行うこと。
【解決手段】ＣＰＵ１１０内蔵の集積回路装置１００と、テスタ２０を含むバーインテストシステムである。集積回路装置（ＩＣ）１００は、ＲＡＭ１２０、シリアルインターフェース１５０を含み、前記シリアルインターフェース１５０でバーインテストプログラムを集積回路装置の前記ＲＡＭ１２０にダウンロードする手段と、前記ＲＡＭ１２０からダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵ１１０に実行させる手段とを含む。
【選択図】 図２

Description

本発明は、バーインテストシステム、バーインテスト方法に関する。

０．１８ｎｍ移行の微細プロセスでは、ＩＣの長期信頼性を満たすために、出荷テスト時にバーインを行うことが多くなっている。

バーインテストとは半導体集積回路装置等の集積回路装置における信頼性試験の一つであり、ストレス（温度や電圧等）を印化して内部回路を動作させる加速度試験である。例えば通常の半導体装置の温度条件の上限は８５度、電圧は３．６Ｖであるが、例えば温度１５０度で５Ｖの電圧を与えて、バーインテストを行う。これにより例えば１０年後におこる不良を検出することができる。

かかるバーインにはスタティックバーインとダイナミックバーインがあるが、テスタ使用のコストを考えると、量産品では短時間で行えるダイナミックバーインが必須である。

ダイナミックバーインでは、内部のＦＦや組み合わせ回路、メモリ等を１／０とトグルするようにＩＣを動作させる手法をとる。
特開２００１−１６６００３号 特開２００１−３３７１３９号

バーイン用のテスタは高額であるため、１つのテスタで同時にバーイン可能なＩＣ数が少ないとＩＣのコストが増加するという問題点がある。

本発明は以上のような問題点に鑑みてなされたものであり、ＣＰＵを内蔵した集積回路装置について回路規模の増大を招くことなくより少ないピンでバーインを行うことが可能なバーインテストシステム及びバーインテスト方法を提供することであることを目的とする。

（１）本発明は、
ＣＰＵ内蔵の集積回路装置と、テスタを含むバーインテストシステムであって、
集積回路装置（ＩＣ）は、ＲＡＭ、シリアルインターフェースを含み、
前記シリアルインターフェースでバーインテストプログラムを集積回路装置の前記ＲＡＭにダウンロードする手段と、
前記ＲＡＭからダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵに実行させる手段とを
含むことを特徴とする。

バーインテストとは半導体集積回路装置等の集積回路装置における信頼性試験の一つであり、ストレス（温度や電圧等）を印化して内部回路を動作させる加速度試験である。

ここにおいて集積回路装置とは例えば半導体集積回路装置等である。テスタは、集積回路装置に対しバーインテストに必要な信号を送信するためのものである。

本発明によれば、シリアルインターフェースでバーインプログラムをダウンロードして当該プログラムをＣＰＵに実行させることで、ＣＰＵ内蔵の集積回路装置（ＩＣ）について、少ないピンで回路増加なしに、バーインを行うことができる。従って同時バーインの集積回路装置（ＩＣ）数を多くとれるので、バーインコストを低く抑えることができる。

（２）本発明のバーインシステムは、
前記バーインテストプログラムは、ＣＰＵをトグルさせるためのルーチンを含み、当該ルーチンをループさせて所定の回数繰り返し実行させることを特徴とする。

ＣＰＵをトグルさせるためのルーチン（プログラム）は、例えば各種命令を各種オペランドで実行させるプログラム等である。

（３）本発明のバーインシステムは、
前記バーインテストプログラムは、集積回路装置の内蔵メモリ、周辺ロジック、アナログ回路の少なくとも１つをトグルさせるためのルーチンを含み、当該ルーテンをループさせて所定の回数繰り返し実行させることを特徴とする。

内蔵メモリ（ＲＡＭ）をトグルさせるプログラムは、例えば内蔵メモリ（ＲＡＭ）の各エリアに０（’００００’）を書き込む命令、Ｆ（’１１１１’）を書き込む命令、５（’０１０１’）を書き込む命令、Ａ（’０１０１’）を書き込む命令等で構成するようにしてもよい。

周辺回路、アナログ回路をトグルさせるプログラムは、例えばＤＭＡ、タイマを初期化して動かし続ける命令を含むようにしてもよい。もしくは、RAM同様、周辺回路のレジスタに対して、０、F、５、Aを書き込む命令を含むようにしてもよい。またＤ／Ａコンバータに対して’００’、’ＦＦ’を交互に入力するための命令を含むようにしてもよい。またＡ／Ｄコンバータに対してアナログ電圧０／１を切り替えて入力するための命令を含むようにしてもよい。

（４）本発明のバーインシステムは、
集積回路装置は、スキャン対応ロジックと、
バーイン時にＣＰＵのバーイン部とスキャン対応ロジックのバーイン部の入出力信号を所定の値に固定するカバーモジュールを含むことを特徴とする。

スキャン対応ロジックは、スキャン回路が組み込まれたロジックであり、スキャン入力に従い全ＦＦをトグルさせながらバーインテストを行うことができる。

カバーモジュールを設けることで、お互いに影響を与えることなくＣＰＵのバーインテストとスキャン対応ロジックによるバーインテストを平行して行うことができる。

（５）本発明のバーインシステムは、
集積回路装置は、ＢＩＳＴ回路を含み、
バーイン時にＣＰＵのバーイン部とＢＩＳＴ回路のバーイン部の入出力信号を所定の値に固定するカバーモジュールを含むことを特徴とする。

ＢＩＳＴ（Built in Self Test）回路は、集積回路装置内のＢＩＳＴ対応ＲＡＭの中身をトグルさせる処理を行う。

カバーモジュールは、バーイン時にＣＰＵのバーイン部とＢＩＳＴ回路、ＢＩＳＴ対応ＲＡＭのバーイン部の入出力信号を所定の値に固定する処理を行う。

カバーモジュールを設けることで、お互いに影響を与えることなくＣＰＵのバーインテストとＢＩＳＴ回路によるバーインテストを平行して行うことができる。

（６）本発明のバーインシステムは、
バーインテストプログラムはバーインテスト実行プログラムと実行結果検証プログラムとを含み、実行結果検証プログラムはバーインテストの実行結果を検証し、検証結果を所定のタイミングで外部端子に出力することを特徴とする。

実行結果検証プログラムは、バーインテスト実行プログラムの実行後に、例えばレジスタ値等を読み出して、バーインテスト実行プログラムの実行結果が正しいかいなかのチェックを行い、結果（ＯＫ／ＮＧ）を外部端子に出力するセルフチェックプログラムや、ＲＡＭの値を読み出して、ＲＡＭへのライト命令が実行結果が正しいかいなかのチェックを行い、結果（ＯＫ／ＮＧ）を外部端子に出力するセルフチェックプログラム等である。

例えば所定期間毎に検証結果を出力するようにしておくと、バーインテスト時間と不良検出率の統計がとれるので、不良発生率が収束するのに必要十分なバーインテスト時間を求めることができる。

例えばテスト開始時に必要十分なバーインテスト時間をもとめ、次回以降は求めた必要十分なバーインテスト時間だけバーインテストを行うようにしてもよい。

なおバーインテスト結果は、ＯＫの時にＯＫ信号を定期的に出力するように構成するようにしてもよい。このようにすると、ＯＫ出力がないＩＣについては不良がでたと判断することができるからである。例えばＮＧの時にＮＧ信号を出す構成にすると、ＮＧ出力がないＩＣについては、ＯＫだからＮＧ信号がでないのか、ＩＣに発生した不良が原因でＮＧ信号事態が出力できない場合を区別できない場合がある。

（７）本発明のバーインシステムは、
集積回路装置は、ＩＣＥ機能モジュールを含み、
前記ＩＣＥ機能モジュールが使用するシリアルインターフェース端子から前記バーインテストプログラムを入力することを特徴とする。

ＩＣＥ機能モジュールはＣＰＵとセットで集積回路装置（ＩＣ）に内蔵されている場合が多い。かかるＩＣＥ機能モジュールはＲＡＭにデータを書き込む機能や、ＲＡＭからプログラムを読み出してＣＰＵに実行させる機能を有している場合がるので、かかる場合にはこの機能を利用してバーインテストプログラムをＲＡＭにダウンロードさせたり、ＲＡＭからバーインテストプログラムを実行することでハードウエアを増大させることなくＣＰＵ内蔵の集積回路装置（ＩＣ）のバーインテストシステムを実現することができる。

（８）本発明は上記のいずれかに記載されていることを特徴とする集積回路装置である。

（９）本発明は、上記記載の集積回路装置を含むことを特徴とするマイクロコンピュータである。

（１０）本発明は、
上記のいずれかに記載の集積回路装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記集積回路装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器である。

（１１）本発明は、
ＣＰＵ内蔵の集積回路装置のバーインテスト方法であって、
前記集積回路装置は、ＲＡＭ、シリアルインターフェースを含み、
前記シリアルインターフェースでバーインテストプログラムを集積回路装置の前記ＲＡＭにダウンロードするステップと、
前記ＲＡＭからダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵで実行するステップとを
含むことを特徴とする。

（１２）本発明は、
テスタに複数の前記集積回路装置を接続し、シリアルインターフェースでバーインテストプログラムを受信し、
前記集積回路装置の各ＣＰＵで前記バーインテストプログラムを同時並行して実行させて、テスタに接続された前記複数の集積回路装置に対しダイナミックバーインテストを行うことを特徴する。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。

１．バーインシステム、集積回路装置
図１は、本実施の形態のバーインシステム１０の構成について説明するための図である。

本実施の形態のバーインシステム１０は、ＣＰＵ内蔵の集積回路装置（ＩＣ）１００−１と、テスタ（ＩＣＥテストシステム）２０を含む。

テスタ２０はＰＣ３０と接続され、バーインテストに必要な情報がＰＣ３０とテスタ２０間でやり取りされる。

テスタ２０にたいし前記複数の集積回路装置１００−１、１００−２、・・・、１００−ｎを接続する。

そして前記複数の集積回路装置１００−１、１００−２、・・・、１００−ｎに内蔵されたＲＡＭにシリアルインターフェースで前記バーインテストプログラムをダウンロードして、記複数の集積回路装置１００−１、１００−２、・・・、１００−ｎのＣＰＵが、前記バーインテストプログラムを実行することで前記複数の集積回路装置に対し所定時間ダイナミックバーインテストを行う。

図２は、本実施の形態の集積回路装置（ＩＣ）の構成について説明するための図である。

本実施の形態の集積回路装置（ＩＣ）１００は、ＣＰＵ（広義には、処理回路）１１０，ＲＡＭ（Random Access Memory）１２０、シリアルＩ／Ｆ、モジュール１５０、テスト用入力ダウンロードモジュール１６０周辺回路１３０、シリアルＩ／Ｆアナログ回路１４０、バス１７０等を含む。

ここでＣＰＵ１１０，ＲＡＭ１２０、シリアルＩ／Ｆモジュール１５０、テスト用入力ダウンロードモジュール１６０以外の構成要素（各部）を省略した構成としてもよい。

シリアルＩ／Ｆモジュール１５０、テスト用入力ダウンロードモジュール１６０は、前記シリアルインターフェースでバーインテストプログラムを集積回路装置（ＩＣ）の前記ＲＡＭにダウンロードする手段と、前記ＲＡＭからダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵに実行させる手段として機能する。

なお集積回路装置（ＩＣ）１００は、これ以外にもＢＣＵ（バスコントロールユニット）、ＭＭＵ（Memory Management Unit）、ＤＭＡＣ（Direct Access Memory Controller）、ＬＣＤ（Liquid Crystal Display）ドライバ或いはＳＩＯ（Serial Input Output）等の各種周辺回路を含むことができる。

ＳＩＯ１７０、クロック１７２、検証結果１７６、リセット信号１７４、アナログテスト信号１７８は、集積回路装置（ＩＣ）１００がテスタとやり取りする信号である。

ＳＩＯ１７０は、シリアルインターフェースで入力されるバーインテスト用の信号で、バーインテストプログラム等が含まれる。

クロック１７２は、システムの基準クロックで、ＣＰＵ（広義には、処理回路）１１０，ＲＡＭ（Random Access Memory）１２０、シリアルＩ／Ｆ、モジュール１５０、テスト用入力ダウンロードモジュール１６０、周辺回路１３０、シリアルＩ／Ｆアナログ回路１４０等に入力される。

リセット信号１７４は、テスタが集積回路装置（ＩＣ）１００に対しリセットを指示する信号である。リセット信号は例えばテスト終了時や、テスト開示時にテスタから集積回路装置（ＩＣ）１００に送信される。

検証結果１７６は、バーインテストを行う際にテスト結果が正しいか（ロジックが正しいか）否かの検証結果を出力する信号である。

アナログテスト信号１７８はバーインテスト用のアナログ入力テスト信号である。

本実施の形態では、テスタがＳＩＯ１７０として送信したバーインテストプログラムを、シリアルインターフェースモジュール１５０で受信して、テスト用ダウンロードモジュール１６０が集積回路装置（ＩＣ）の内蔵ＲＡＭ１２０にダウンロードする。

そしてＣＰＵ１１０がダウンロードされたバーインテストプログラムを実行することでバーインテストを行う。

ここでシリアルインターフェースモジュール１５０、テスト用ダウンロードモジュール１６０は、ＣＰＵとセットで内蔵されているシリアルＩＣＥ機能に搭載されるシリアルインターフェースで兼用することもできる。

このようにすると回路増加なしに本システムを実現することができる。

またバーインテストプログラムはバーインテスト実行プログラムと実行結果検証プログラムとを含み、実行結果検証プログラムはバーインテスト実行の結果を検証し、検証結果を所定のタイミングで外部端子に出力するようにしてもよい。

バーインテストプログラムから出力ポートを制御し、検証結果（ＯＫ、ＮＧのソフトウエア判断）を例えば所定期間毎に出力するようにしても良い。

所定期間毎にその結果を出力するようにしておくと、バーインテスト時間と不良検出率の統計がとれるので、不良発生率が収束するのに必要十分なバーインテスト時間を求めることができる。例えばテスト開始時に必要十分なバーインテスト時間をもとめ、次回以降は求めた必要十分なバーインテスト時間だけバーインテストを行うようにしてもよい。

なおバーインテスト結果は、ＯＫの時にＯＫ信号を定期的に出力するように構成するようにしてもよい。このようにすると、ＯＫ出力がないＩＣについては不良がでたと判断することができるからである。例えばＮＧの時にＮＧ信号を出す構成にすると、ＮＧ出力がないＩＣについては、ＯＫだからＮＧ信号がでないのか、ＩＣに発生した不良が原因でＮＧ信号事態が出力できない場合を区別できないからである。

なお集積回路装置（ＩＣ）が、ＩＣＥ機能モジュール１９０を含むようにしてもよい。

このようにするとＩＣＥ機能モジュール１９０を、前記シリアルインターフェースでバーインテストプログラムを集積回路装置（ＩＣ）の前記ＲＡＭにダウンロードする手段と、前記ＲＡＭからダウンロードされたバーインテストプログラム読み出して前記ＣＰＵに実行させる手段として機能させることができる。

このようにするとハードウエアを増大させることなくＣＰＵ内蔵の集積回路装置（ＩＣ）のバーインテストシステムを実現することができる。

図３は、本実施の形態の集積回路装置（ＩＣ）の他の構成について説明するための図である。

本実施の形態の集積回路装置（ＩＣ）２００は、図２の集積回路装置の構成に加えて、スキャン対応ロジック２１０、スキャン分配ロジック２２０、ＢＩＳＴ（Built in Self Test）回路２３０，ＢＩＳＴ対応ＲＡＭ２４０、バーイン制御ロジック２５０、カバーモジュール２６０，２７０等を含む。

ここでスキャン対応ロジック２１０は、スキャン回路が組み込まれたロジックであり、スキャン入力に従い全ＦＦをトグルさせながらバーインテストを行うことができる。

スキャン分配ロジック２２０は、スキャン対応ロジック２１０内のＦＦにスキ
ャン入力を分配する。

ＢＩＳＴ回路２３０は，ＢＩＳＴ対応ＲＡＭ２４０の中身をトグルさせる処理を行う。

ＢＩＳＴ対応ＲＡＭ２４０は、ＢＩＳＴ回路２３０に接続されセルフテスト可能なＲＡＭである。

バーイン制御ロジック２５０は外部からのバーイン指示信号１８４に基づきスキャン分配ロジック２２０、ＢＩＳＴ回路２３０、カバーモジュール２６０，２７０にバーイン開始タイミングを通知する処理を行う。

カバーモジュール２６０は、バーイン時にＣＰＵのバーイン部とスキャン対応ロジックのバーイン部の入出力信号を所定の値に固定する処理を行う。バーイン指示信号２５４を受け取ると、バス２６０を介してスキャン対応ロジック１２０に入出力する信号を所定の値に固定する処理を行う。

カバーモジュール２７０は、バーイン時にＣＰＵのバーイン部とＢＩＳＴ回路２３０、ＢＩＳＴ対応ＲＡＭ２４０のバーイン部の入出力信号を所定の値に固定する処理を行う。バーイン指示信号２５８を受け取ると、バス２６０を介してＢＩＳＴ回路２３０、ＢＩＳＴ対応ＲＡＭ２４０に入出力する信号を所定の値に固定する処理を行う。

スキャンイン１８２、バーイン指示信号１８４は集積回路装置（ＩＣ）１００がテスタとやり取りする信号である。

スキャンイン１８２はスキャン分配ロジック２２０が分配するスキャン入力の内容情報である。

バーイン指示信号１８４は、バーイン開始を通知する信号である。

本実施の形態ではバーイン時にカバーモジュール２６０，２７０によりＣＰＵでのバーイン部とスキャン対応ロジックやＢＩＳＴ回路でのバーイン部の間の入出力信号を固定することにより、異なるバーイン手法を併用することができる。

図４は、本実施の形態のバーインテストプログラムの内容について説明するための図である。

本実施の形態のバーインテストプログラム４００は、ＣＰＵをトグルさせるプログラム４１０含む。ＣＰＵをトグルさせるプログラム４１０は、例えば各種命令を各種オペランドで実行させるプログラム４１２等である。その後レジスタ値等を読み出して、プログラム４１２の実行結果が正しいかいなかのチェックを行い、結果（ＯＫ／ＮＧ）を検証結果端子１７６に出力するセルフチェックプログラム４１４を実行させるようにしてもよい。

本実施の形態のバーインテストプログラム４００は、ＲＡＭをトグルさせるプログラム４２０含むようにしてもよい。ＲＡＭをトグルさせるプログラム４２０は、例えばＲＡＭの各エリアに０（’００００’）を書き込む命令４２１、Ｆ（’１１１１’）を書き込む命令４２２、５（’０１０１’）を書き込む命令４２３、Ａ（’０１０１’）を書き込む命令４２４等で構成するようにしてもよい。その後ＲＡＭの値を読み出して、ＲＡＭへのライト命令が実行結果が正しいかいなかのチェックを行い、結果（ＯＫ／ＮＧ）を検証結果端子１７６に出力するセルフチェックプログラム４２５を実行させるようにしてもよい。

本実施の形態のバーインテストプログラム４００は、周辺回路、アナログ回路をトグルさせるプログラム４３０含むようにしてもよい。周辺回路、アナログ回路をトグルさせるプログラム４３０は、例えばＤＭＡ、タイマを初期化して動かし続ける命令４３２を含むようにしてもよい。またＤ／Ａコンバータに対して’００’、’ＦＦ’を交互に入力するための命令４３４を含むようにしてもよい。またＡ／Ｄコンバータに対してアナログ電圧０／１を切り替えて入力するための命令４３６を含むようにしてもよい。また周辺回路のレジスタに対して、０、F、５、Aを書き込む命令４３８を含むようにしてもよい。

そしてＣＰＵやＲＡＭや周辺回路やアナログ回路をトグルさせるために無限ループ又は有限ループを行うための命令を４４０を含むようにしてもよい。

このようにすることで、ＣＰＵや内蔵メモリ（ＲＡＭ）や周辺ロジック（回路）、アナログ回路を所定時間（ダイナミックバーインテストに必要な時間）実行させることができる。

図５（Ａ）（Ｂ）は、本実施のバーインプログラムのコマンド送信形式の一例について説明するための図である。

図５（Ａ）は、ＲＡＭにプログラムをダウンロードするときに使用するコマンドである。

本コマンドは１４バイトで構成され、先頭２バイトがデータ種別３１０である。ＲＡＭにプログラムをダウンロードするときには、データ種別３１には指定アドレスに８バイトのデータを書き込むことを示すコマンドであることを示す’００’がセットされ、次の４バイトにＲＡＭの書き込み先アドレスがセットされ、次の８バイトには書き込むデータがセットされている。本コマンドによりプログラムは８バイト単位で送信される。

図５（Ｂ）は、ＲＡＭにダウンロードしたプログラムを実行するときに使用するコマンドである。

本コマンドは１４バイトで構成され、先頭２バイトがデータ種別３１０である。ＲＡＭにダウンロードしたプログラムを実行するときに使用するときには、データ種別３１にはコマンド欄で指定されたコマンドの実行を指示する事を示す’０１’がセットされ、次の４バイトのコマンドにＲＡＭの先頭から命令を読み出してＣＰＵで実行することを指示するコマンド’ＧＯ’がセットされ、次の８バイトにはダミーデータがセットされている。

なお、集積回路装置（ＩＣ）がＩＣＥ機能モジュールを含んでいる場合には、ＩＣＥ機能モジュールで使用するコマンド（例えばデータをＲＡＭに書き込むコマンドや、ＲＡＭのプログラムを読み出してＣＰＵに実行させるコマンド）を使用して、バーインテストプログラムをＲＡＭにダウンロードさせたり、バーインテストプログラムをＲＡＭから読み出してＣＰＵで実行させるようにしてもよい。

図６は本実施の形態のバーインテスト処理について説明するための図である。

まずテスタにテスト対象となる複数のＩＣ（集積回路装置）の端子を接続する（ステップＳ２０）。例えば図２のような構成のＩＣ（集積回路装置）のバーインテストを行う場合には、１つのＩＣ（集積回路装置）に付き、ＳＩＯ、クロック、リセット、検証結果、アナログテスト信号の５本の信号線をテスタに接続する。ここで１つのＩＣ当たりテスタと接続する信号線が少ないほど１度の多くのＩＣのバーインテストを行うことができるのでテストのコストを押さえることができる。本実施の形態では、ＳＩＯからシリアルインターフェースでバーインテストプログラムをダウンロードするので、バーインテスト時に使用する信号線の数が減り、ローコストでバーインテストを行うことができる。

次にテスタは、接続された複数のＩＣ（集積回路装置）をＩＣＥ動作モードに設定する信号を送信して、ＩＣ（集積回路装置）をＩＣＥ動作モードに設定する（ステップＳ２０）。コマンドはＩＣＥの規格に従って発行する。例えばＳＩＯにＬ、リセットをＬにセットし、クロックを入力したあと、リセットをＨにするような信号を入力することでＩＣＥ動作モードに設定するようにしてもよい。

次にテスタはシリアルインターフェースでＲＡＭにプログラムをダウンロードするためのコマンドを送信し、ＩＣ（集積回路装置）のＩＣＥ機能モジュールが受信したプログラムをＲＡＭに書き込む（ステップＳ３０）。例えば図５（Ａ）に示したようなコマンドを発行し、プログラムを８バイト単位で送信する。

次にテスタはシリアルインターフェースでＲＡＭのプログラムを実行するためのコマンドを送信し、ＩＣ（集積回路装置）のＩＣＥ機能モジュールはＲＡＭのプログラムの実行をＣＰＵに指示する（ステップＳ４０）。例えば図５（Ｂ）に示したようなコマンドを発行し、ＣＰＵにバーインプログラムを実行させる。

バーインテストプログラムは所定のタイミングで検証結果を出力し、テスタに送信する（ステップＳ４０）。なお検証結果の出力は初回テスト時等の不良検出収束時の行うようにしてもよい。通常時は、バーインテストによる不良検出を単独で行うのではなく、後に行うロジックテストでバーインテストで生じた不良品を含む不良品を検出して排除するようにしてもよい。

次に所定の時間に達したらテスタはリセット信号を送信し、ＩＣ（集積回路装置）はバーインテストプログラムの実行を終了する（ステップＳ５０）。

２．マイクロコンピュータ
図７は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。

本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＲＡＭ７１０，ＲＯＭ７２０、ＭＭＵ７３０ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ５７０、割り込みコントローラ５８０、通信制御装置（シリアルインターフェース）５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０及びそれらを接続する汎用バス６８０、専用バス７５０等、各種ピン６９０等を含む。

３．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。

ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。 音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。

図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。

図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。

図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。

本実施の形態のマイクロコンピュータを図９（Ａ）〜図９（Ｃ）の電子機器に組みむことにより、低価格で画像処理速度の速いコストパフォーマンスの高い電子機器を提供することができる。

なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

本実施の形態のバーインシステム１０の構成について説明するための図である。 本実施の形態の集積回路装置（ＩＣ）の構成について説明するための図である。 本実施の形態の集積回路装置（ＩＣ）の他の構成について説明するための図である。 本実施の形態のバーインテストプログラムの内容について説明するための図である。 図５（Ａ）（Ｂ）は、本実施のバーインプログラムのコマンド送信形式の一例について説明するための図である。 本実施の形態のバーインテスト処理について説明するための図である。 本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。 マイクロコンピュータを含む電子機器のブロック図の一例を示す。 図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。

符号の説明

１ バーインテストシステム、２０ テスタ、３０ ＰＣ、１００ 集積回路装置、１１０ ＣＰＵ、１２０ ＲＡＭ、１３０ 周辺回路、１４０ アナログ回路、１５０ シリアルインターフェースモジュール、１６０ テスト用入力ダウンロードモジュール、１７０ バス、１７０ ＳＩＯ、１７２，クロック、１７４ リセット、１７６ 検証結果端子、１７８ アナログ入力信号、１８２ スキャンイン、１８４ バーイン指示信号、２１０ スキャン対応ロジック、２２０ スキャン分配ロジック、２３０ ＢＩＳＴ回路、２４０ ＢＩＳＴ対応ＲＡＭ、２５０ バーイン制御ロジック、２６０ カバーモジュール、２７０ カバーモジュール １９０ ＩＣＥ機能モジュール、ＣＰＵ、５２０キャッシュメモリ５３０ ＬＣＤコントローラ、５４０ リセット回路、５５０ プログラマブルタイマ、５６０ リアルタイムクロック（ＲＴＣ）、５７０ DMAコントローラ兼バスＩ／Ｆ、５８０ 割り込みコントローラ、５９０ 通信制御回路（シリアルインターフェース）、６００ バスコントローラ、６１０ Ａ／Ｄ変換器、６２０ Ｄ／Ａ変換器、６３０ 入力ポート、６４０ 出力ポート、６５０ Ｉ／Ｏポート、６６０ クロック発生装置（ＰＬＬ）、６７０ プリスケーラ、６８０ 汎用バス、６９０ 各種ピン、７００ マイクロコンピュータ、７１０ ＲＯＭ、７２０ ＲＡＭ、７３０ ＭＭＵ、７４０ ＩＣＥ機能モジュール、７５０ 専用バス、８００ 電子機器、８１０ マイクロコンピュータ（ＡＳＩＣ）、８２０ 入力部、８３０ メモリ、８４０ 電源生成部８５０ ＬＣＤ、８６０ 音出力部、９５０ 携帯電話、９５２ ダイヤルボタン、９５４ ＬＣＤ、９５６ スピーカ、９６０ 携帯型ゲーム装置、９６２ 操作ボタン、９６４ 十字キー、９６６ ＬＣＤ、９６８ スピーカ、９７０ パーソナルコンピュータ、９７２ キーボード、９７４ ＬＣＤ、９７６ 音出力部

Claims (12)

1. ＣＰＵ内蔵の集積回路装置と、テスタを含むバーインテストシステムであって、
   集積回路装置は、ＲＡＭ、シリアルインターフェースを含み、
   前記シリアルインターフェースでバーインテストプログラムを集積回路装置の前記ＲＡＭにダウンロードする手段と、
   前記ＲＡＭからダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵに実行させる手段とを
   含むことを特徴とするバーインテストシステム。
2. 請求項１において、
   前記バーインテストプログラムは、ＣＰＵをトグルさせるためのルーチンを含み、当該ルーチンをループさせて所定の回数繰り返し実行させることを特徴とするバーインテストシステム。
3. 請求項１乃至２のいずれかにおいて、
   前記バーインテストプログラムは、集積回路装置の内蔵メモリ、周辺ロジック、アナログ回路の少なくとも１つをトグルさせるためのルーチンを含み、当該ルーテンをループさせて所定の回数繰り返し実行させることを特徴とするバーインテストシステム。
4. 請求項１乃至３のいずれかにおいて、
   集積回路装置は、スキャン対応ロジックと、
   バーイン時にＣＰＵのバーイン部とスキャン対応ロジックのバーイン部の入出力信号を所定の値に固定するカバーモジュールを含むことを特徴とするバーインテストシステム。
5. 請求項１乃至４のいずれかにおいて、
   集積回路装置は、ＢＩＳＴ回路を含み、
   バーイン時にＣＰＵのバーイン部とＢＩＳＴ回路のバーイン部の入出力信号を所定の値に固定するカバーモジュールを含むことを特徴とするバーインテストシステム。
6. 請求項１乃至５のいずれかにおいて、
   バーインテストプログラムはバーインテスト実行プログラムと実行結果検証プログラムとを含み、実行結果検証プログラムはバーインテストの実行結果を検証し、検証結果を所定のタイミングで外部端子に出力することを特徴とするバーインテストシステム。
7. 請求項１乃至６のいずれかにおいて、
   集積回路装置は、ＩＣＥ機能モジュールを含み、
   前記ＩＣＥ機能モジュールが使用するシリアルインターフェース端子から前記バーインテストプログラムを入力することを特徴とするバーインテストシステム。
8. 請求項１乃至７のいずれかに記載されていることを特徴とする集積回路装置。
9. 請求項８に記載の集積回路装置を含むことを特徴とするマイクロコンピュータ。
10. 請求項１乃至７のいずれかに記載の集積回路装置と、
    入力情報を受け付ける手段と、
    入力情報に基づき前記集積回路装置により処理された結果を出力するため手段と、
    を含むことを特徴とする電子機器。
11. ＣＰＵ内蔵の集積回路装置のバーインテスト方法であって、
    前記集積回路装置は、ＲＡＭ、シリアルインターフェースを含み、
    前記シリアルインターフェースでバーインテストプログラムを集積回路装置の前記ＲＡＭにダウンロードするステップと、
    前記ＲＡＭからダウンロードされたバーインテストプログラム読み出して、前記ＣＰＵで実行するステップとを
    含むことを特徴とするバーインテスト方法。
12. 請求項１１において、
    テスタに複数の前記集積回路装置を接続し、シリアルインターフェースでバーインテストプログラムを受信し、
    前記集積回路装置の各ＣＰＵで前記バーインテストプログラムを同時並行して実行させて、テスタに接続された前記複数の集積回路装置に対しダイナミックバーインテストを行うことを特徴するバーインテスト方法。

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