JP2003121509A - 半導体集積回路のバーンイン回路 - Google Patents
半導体集積回路のバーンイン回路Info
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
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Abstract
(57)【要約】
【課題】 ＢＩＳＴ回路を有するハードマクロを搭載す
る半導体集積回路において、効率的なバーンインテスト
を行うことを目的とする。また、ＢＩＳＴ回路の故障検
出率の向上も目的とする。 【解決手段】 スキャンテストを用いたロジック回路４
０３のバーンインテストと同時にハードマクロ４０２の
バーンインテストをＢＩＳＴ回路４０１を用いて行い、
また、ロジック回路４０３およびハードマクロ４０２の
バーンインテストの結果を自動判定することにより、効
率的にバーンインテストを行うことができる。さらに、
ＢＩＳＴ回路４０１にバーンイン・スキャン制御回路４
０７を設けることによりＢＩＳＴ回路４０１をスキャン
テストすることが可能となり、ＢＩＳＴ回路４０１の故
障検出率を向上させることもできる。
る半導体集積回路において、効率的なバーンインテスト
を行うことを目的とする。また、ＢＩＳＴ回路の故障検
出率の向上も目的とする。 【解決手段】 スキャンテストを用いたロジック回路４
０３のバーンインテストと同時にハードマクロ４０２の
バーンインテストをＢＩＳＴ回路４０１を用いて行い、
また、ロジック回路４０３およびハードマクロ４０２の
バーンインテストの結果を自動判定することにより、効
率的にバーンインテストを行うことができる。さらに、
ＢＩＳＴ回路４０１にバーンイン・スキャン制御回路４
０７を設けることによりＢＩＳＴ回路４０１をスキャン
テストすることが可能となり、ＢＩＳＴ回路４０１の故
障検出率を向上させることもできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
バーンインテストにおける制御回路に関するものであ
る。
バーンインテストにおける制御回路に関するものであ
る。
【０００２】
【従来の技術】従来、半導体集積回路をバーンインする
回路としては、特開２０００-２２７４５８号公報に記
載されている技術がある。
回路としては、特開２０００-２２７４５８号公報に記
載されている技術がある。
【０００３】図６は従来の半導体集積回路におけるバー
ンイン回路の構成図である。図６において擬似乱数発生
器６０１から擬似乱数信号を各スキャンチェーン６０
２、６０３、６０４に入力し、スキャンテストのシフト
動作を行うことで内部ロジックを動作させてバーンイン
テストを行っている。さらに、判定回路６０５にて出力
期待値と出力値を比較し、内部ロジックが正常動作され
ているかを確認している。
ンイン回路の構成図である。図６において擬似乱数発生
器６０１から擬似乱数信号を各スキャンチェーン６０
２、６０３、６０４に入力し、スキャンテストのシフト
動作を行うことで内部ロジックを動作させてバーンイン
テストを行っている。さらに、判定回路６０５にて出力
期待値と出力値を比較し、内部ロジックが正常動作され
ているかを確認している。
【０００４】しかしながら、上記従来のバーンイン回路
の構成では、スキャン設計をされている回路とスキャン
設計がなされていないメモリ等のハードマクロは、テス
トモードを切り替えて別々にバーンインテストを行って
おり、バーインテストの効率が悪くなるという問題を有
していた。
の構成では、スキャン設計をされている回路とスキャン
設計がなされていないメモリ等のハードマクロは、テス
トモードを切り替えて別々にバーンインテストを行って
おり、バーインテストの効率が悪くなるという問題を有
していた。
【０００５】
【発明が解決しようとする課題】上記問題点を解決する
ために、本発明の半導体集積回路のバーンイン回路は、
ビルトインセルフテスト回路（以下ＢＩＳＴ回路と称
す）を有するハードマクロを搭載する半導体集積回路に
おいて、効率的なバーンインテストを行うことを目的と
する。また、ＢＩＳＴ回路の故障検出率の向上も目的と
する。
ために、本発明の半導体集積回路のバーンイン回路は、
ビルトインセルフテスト回路（以下ＢＩＳＴ回路と称
す）を有するハードマクロを搭載する半導体集積回路に
おいて、効率的なバーンインテストを行うことを目的と
する。また、ＢＩＳＴ回路の故障検出率の向上も目的と
する。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１記載の半導体集積回路のバーンイ
ン回路は、内部の回路にスキャンチェーンを施された論
理回路と、１または２以上の機能マクロと、前記機能マ
クロ毎に備えられた前記機能マクロの試験を自律的に実
施するビルトインセルフテスト回路とを有し、バーンイ
ン試験時に前記論理回路は前記スキャンチェーンを用い
てバーンイン試験を行い、同時に、前期機能マクロは前
記ビルトインセルフテスト回路の試験動作によりバーン
イン試験を行うことを特徴とする。
に、本発明の請求項１記載の半導体集積回路のバーンイ
ン回路は、内部の回路にスキャンチェーンを施された論
理回路と、１または２以上の機能マクロと、前記機能マ
クロ毎に備えられた前記機能マクロの試験を自律的に実
施するビルトインセルフテスト回路とを有し、バーンイ
ン試験時に前記論理回路は前記スキャンチェーンを用い
てバーンイン試験を行い、同時に、前期機能マクロは前
記ビルトインセルフテスト回路の試験動作によりバーン
イン試験を行うことを特徴とする。
【０００７】請求項２記載の半導体集積回路のバーンイ
ン回路は、内部の回路にスキャンチェーンを施された論
理回路と、１または２以上の機能マクロと、内部の回路
にスキャンチェーンを施されており前記機能マクロ毎に
備えられた前記機能マクロの試験を自律的に実施するビ
ルトインセルフテスト回路と、前記ビルトインセルフテ
スト回路のバーンイン試験動作とスキャン試験動作を制
御するバーンイン・スキャン制御回路とを有し、バーン
イン試験時に前記論理回路は前記スキャンチェーンを用
いてバーンイン試験を行い、同時に、前期機能マクロは
前記ビルトインセルフテスト回路の試験動作によりバー
ンイン試験を行い、スキャン試験時には論理回路および
ビルトインセルフテスト回路のスキャン試験を行うこと
を特徴とする。
ン回路は、内部の回路にスキャンチェーンを施された論
理回路と、１または２以上の機能マクロと、内部の回路
にスキャンチェーンを施されており前記機能マクロ毎に
備えられた前記機能マクロの試験を自律的に実施するビ
ルトインセルフテスト回路と、前記ビルトインセルフテ
スト回路のバーンイン試験動作とスキャン試験動作を制
御するバーンイン・スキャン制御回路とを有し、バーン
イン試験時に前記論理回路は前記スキャンチェーンを用
いてバーンイン試験を行い、同時に、前期機能マクロは
前記ビルトインセルフテスト回路の試験動作によりバー
ンイン試験を行い、スキャン試験時には論理回路および
ビルトインセルフテスト回路のスキャン試験を行うこと
を特徴とする。
【０００８】請求項３記載の半導体集積回路のバーンイ
ン回路は、請求項１または請求項２記載の半導体集積回
路のバーンイン回路において、前記論理回路のスキャン
出力値を期待値と比較して各スキャンチェーン毎に判定
信号を出力する出力期待値比較回路と、前記各ＢＩＳＴ
回路から出力する各機能マクロのバーンイン試験結果と
前記各スキャンチェーン毎の判定信号より半導体集積回
路全体のバーンインテストの良否を判定する判定回路と
を有する。
ン回路は、請求項１または請求項２記載の半導体集積回
路のバーンイン回路において、前記論理回路のスキャン
出力値を期待値と比較して各スキャンチェーン毎に判定
信号を出力する出力期待値比較回路と、前記各ＢＩＳＴ
回路から出力する各機能マクロのバーンイン試験結果と
前記各スキャンチェーン毎の判定信号より半導体集積回
路全体のバーンインテストの良否を判定する判定回路と
を有する。
【０００９】以上の構成により、効率的なバーンインテ
ストを行うことができる。また、ＢＩＳＴ回路の故障検
出率を向上することもできる。
ストを行うことができる。また、ＢＩＳＴ回路の故障検
出率を向上することもできる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
る半導体集積回路のバーンイン実施時の構成図である。
て、図面を参照して詳細に説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
る半導体集積回路のバーンイン実施時の構成図である。
【００１１】図１において、１０１はＢＩＳＴ回路であ
り、試験動作時にハードマクロ１０２のテスト入力信号
の入力を制御し、テスト出力信号を受信することによ
り、ハードマクロ１０２の試験を自動的に制御してい
る。１０３はロジック回路であり、内部回路はスキャン
チェーンを構成したスキャン設計が施されており、スキ
ャンイン１０４，１０５，１０６より入力データを入力
してスキャン試験を実施することができる。
り、試験動作時にハードマクロ１０２のテスト入力信号
の入力を制御し、テスト出力信号を受信することによ
り、ハードマクロ１０２の試験を自動的に制御してい
る。１０３はロジック回路であり、内部回路はスキャン
チェーンを構成したスキャン設計が施されており、スキ
ャンイン１０４，１０５，１０６より入力データを入力
してスキャン試験を実施することができる。
【００１２】上記構成を有する半導体集積回路のバーン
インテストの動作について図１を用いて説明する。バー
ンインテスト時、ＢＩＳＴ回路１０１は通常のハードマ
クロ１０２を試験する動作を行い、ＢＩＳＴ回路１０１
の制御によりハードマクロ１０２の内部回路は自動的に
動作してバーンインテストを実施している。同時に、ロ
ジック回路１０３は、スキャンイン１０４，１０５，１
０６より乱数を入力してシフト動作することによりロジ
ック回路１０３の内部回路を動作してバーンインテスト
を実施している。
インテストの動作について図１を用いて説明する。バー
ンインテスト時、ＢＩＳＴ回路１０１は通常のハードマ
クロ１０２を試験する動作を行い、ＢＩＳＴ回路１０１
の制御によりハードマクロ１０２の内部回路は自動的に
動作してバーンインテストを実施している。同時に、ロ
ジック回路１０３は、スキャンイン１０４，１０５，１
０６より乱数を入力してシフト動作することによりロジ
ック回路１０３の内部回路を動作してバーンインテスト
を実施している。
【００１３】ここでは、スキャンイン１０４，１０５，
１０６に乱数を入力してバーンインテストを実施する形
態について説明したが、ロジック回路１０３の内部回路
が動作するような入力パターンを設計して入力すること
も可能である。
１０６に乱数を入力してバーンインテストを実施する形
態について説明したが、ロジック回路１０３の内部回路
が動作するような入力パターンを設計して入力すること
も可能である。
【００１４】このように、本実施の形態の半導体集積回
路のバーンイン回路によれば、ハードマクロとロジック
回路を同時にバーンインテストを行うことができ、効率
的にバーンインテストを行うことができる。 （実施の形態２）図２は、本発明の実施の形態２におけ
る半導体集積回路のバーンイン実施時の構成図である。
路のバーンイン回路によれば、ハードマクロとロジック
回路を同時にバーンインテストを行うことができ、効率
的にバーンインテストを行うことができる。 （実施の形態２）図２は、本発明の実施の形態２におけ
る半導体集積回路のバーンイン実施時の構成図である。
【００１５】図２において、２０１はＢＩＳＴ回路であ
り、試験動作時にハードマクロ２０２のテスト入力信号
の入力を制御し、テスト出力信号を受信することによ
り、ハードマクロ２０２の試験を自動的に制御してい
る。ここで、２０７はバーンイン・スキャン制御回路で
あり、ＢＩＳＴ回路のバーンインテスト動作とスキャン
動作を制御する。２０３はロジック回路であり、内部回
路はスキャンチェーンを構成したスキャン設計が施され
ており、スキャンイン２０４，２０５，２０６より入力
データを入力してスキャン試験を実施することができ
る。
り、試験動作時にハードマクロ２０２のテスト入力信号
の入力を制御し、テスト出力信号を受信することによ
り、ハードマクロ２０２の試験を自動的に制御してい
る。ここで、２０７はバーンイン・スキャン制御回路で
あり、ＢＩＳＴ回路のバーンインテスト動作とスキャン
動作を制御する。２０３はロジック回路であり、内部回
路はスキャンチェーンを構成したスキャン設計が施され
ており、スキャンイン２０４，２０５，２０６より入力
データを入力してスキャン試験を実施することができ
る。
【００１６】上記構成を有する半導体集積回路のバーン
インテストの動作について図２を用いて説明する。バー
ンインテスト時、ＢＩＳＴ回路２０１は通常のハードマ
クロ２０２を試験する動作を行い、ＢＩＳＴ回路２０１
の制御によりハードマクロ２０２の内部回路は自動的に
動作してバーンインテストを実施している。同時に、ロ
ジック回路２０３は、スキャンイン２０４，２０５，２
０６より乱数を入力してシフト動作することによりロジ
ック回路２０３の内部回路を動作してバーンインテスト
を実施している。
インテストの動作について図２を用いて説明する。バー
ンインテスト時、ＢＩＳＴ回路２０１は通常のハードマ
クロ２０２を試験する動作を行い、ＢＩＳＴ回路２０１
の制御によりハードマクロ２０２の内部回路は自動的に
動作してバーンインテストを実施している。同時に、ロ
ジック回路２０３は、スキャンイン２０４，２０５，２
０６より乱数を入力してシフト動作することによりロジ
ック回路２０３の内部回路を動作してバーンインテスト
を実施している。
【００１７】ここで、バーンイン・スキャン制御回路に
ついて図を用いて説明する。図３は、本発明の実施の形
態２におけるバーンイン・スキャン制御回路の構成図で
ある。
ついて図を用いて説明する。図３は、本発明の実施の形
態２におけるバーンイン・スキャン制御回路の構成図で
ある。
【００１８】３０１はバーンイン・スキャン制御回路を
示し、バーンインテストを行う時はバーンインセレクト
信号（ＢＩ）３０３はＢＩ＝１となりＢＩＳＴ回路用シ
フト・キャプチャセレクト信号（ＮＴ＿Ｂ）３０４は常
にＮＴ＿Ｂ＝０となり、ＢＩＳＴ回路は通常の試験動作
をする。しかし、スキャンテストを行うときはバーンイ
ンセレクト信号（ＢＩ）３０３はＢＩ＝０となり、ＢＩ
ＳＴ回路用シフト・キャプチャセレクト信号（ＮＴ＿
Ｂ）３０４はＮＴ＿Ｂ＝ＮＴとなり、ＢＩＳＴ回路はシ
フト・キャプチャセレクト信号（ＮＴ）３０２の値によ
りシフトとキャプチャ動作を切り替えてスキャンテスト
を実施することができる。
示し、バーンインテストを行う時はバーンインセレクト
信号（ＢＩ）３０３はＢＩ＝１となりＢＩＳＴ回路用シ
フト・キャプチャセレクト信号（ＮＴ＿Ｂ）３０４は常
にＮＴ＿Ｂ＝０となり、ＢＩＳＴ回路は通常の試験動作
をする。しかし、スキャンテストを行うときはバーンイ
ンセレクト信号（ＢＩ）３０３はＢＩ＝０となり、ＢＩ
ＳＴ回路用シフト・キャプチャセレクト信号（ＮＴ＿
Ｂ）３０４はＮＴ＿Ｂ＝ＮＴとなり、ＢＩＳＴ回路はシ
フト・キャプチャセレクト信号（ＮＴ）３０２の値によ
りシフトとキャプチャ動作を切り替えてスキャンテスト
を実施することができる。
【００１９】ここでは、スキャンイン２０４，２０５，
２０６に乱数を入力してバーンインテストを実施する形
態について説明したが、ロジック回路２０３の内部回路
が動作するような入力パターンを設計して入力すること
も可能である。
２０６に乱数を入力してバーンインテストを実施する形
態について説明したが、ロジック回路２０３の内部回路
が動作するような入力パターンを設計して入力すること
も可能である。
【００２０】このように、本実施の形態の半導体集積回
路のバーンイン回路によれば、ハードマクロとロジック
回路を同時にバーンインテストを行うことができ、効率
的にバーンインテストを行うことができる。また、ＢＩ
ＳＴ回路の故障検出率を向上させることもできる。 （実施の形態３）図４は、本発明の実施の形態３におけ
る半導体集積回路のバーンイン実施時の構成図である。
路のバーンイン回路によれば、ハードマクロとロジック
回路を同時にバーンインテストを行うことができ、効率
的にバーンインテストを行うことができる。また、ＢＩ
ＳＴ回路の故障検出率を向上させることもできる。 （実施の形態３）図４は、本発明の実施の形態３におけ
る半導体集積回路のバーンイン実施時の構成図である。
【００２１】図４において、４０１はＢＩＳＴ回路であ
り、試験動作時にハードマクロ４０２のテスト入力信号
の入力を制御し、テスト出力信号を受信することによ
り、ハードマクロ４０２の試験を自動的に制御してい
る。ここで、４０７はバーンイン・スキャン制御回路で
あり、ＢＩＳＴ回路４０１のバーンインテスト動作とス
キャン動作を制御する。４０３はロジック回路であり、
内部回路はスキャンチェーンを構成したスキャン設計が
施されており、スキャンイン４０４，４０５，４０６よ
り入力データを入力してスキャン試験を実施することが
できる。また、４０８は出力期待値比較回路であり、ロ
ジック回路のスキャンチェーンの最終段の出力値と出力
期待値を比較して一致している場合にはそれぞれのスキ
ャンチェーンに対して”１”を出力し、一致しない場合
には”０”を出力する。４０９は判定回路であり、出力
期待値比較回路４０８の出力値とＢＩＳＴ回路４０１の
ＢＩＳＴ判定信号を比較して全ての値が期待値どうりの
場合に”１”を出力する。
り、試験動作時にハードマクロ４０２のテスト入力信号
の入力を制御し、テスト出力信号を受信することによ
り、ハードマクロ４０２の試験を自動的に制御してい
る。ここで、４０７はバーンイン・スキャン制御回路で
あり、ＢＩＳＴ回路４０１のバーンインテスト動作とス
キャン動作を制御する。４０３はロジック回路であり、
内部回路はスキャンチェーンを構成したスキャン設計が
施されており、スキャンイン４０４，４０５，４０６よ
り入力データを入力してスキャン試験を実施することが
できる。また、４０８は出力期待値比較回路であり、ロ
ジック回路のスキャンチェーンの最終段の出力値と出力
期待値を比較して一致している場合にはそれぞれのスキ
ャンチェーンに対して”１”を出力し、一致しない場合
には”０”を出力する。４０９は判定回路であり、出力
期待値比較回路４０８の出力値とＢＩＳＴ回路４０１の
ＢＩＳＴ判定信号を比較して全ての値が期待値どうりの
場合に”１”を出力する。
【００２２】上記構成を有する半導体集積回路のバーン
インテストの動作について図４を用いて説明する。バー
ンインテスト時、ＢＩＳＴ回路４０１は通常のハードマ
クロ４０２を試験する動作を行い、ＢＩＳＴ回路４０１
の制御によりハードマクロ４０２の内部回路は自動的に
動作してバーンインテストを実施している。ここで、ハ
ードマクロ４０２が正常に動作していた場合、ＢＩＳＴ
回路４０１のＢＩＳＴ判定回路から”１”が出力し、正
常に動作していなかった場合は”０”を出力する。同時
に、ロジック回路４０３は、スキャンイン４０４，４０
５，４０６より乱数を入力してシフト動作することによ
りロジック回路４０３の内部回路を動作してバーンイン
テストを実施している。ここで、ロジック回路から出力
したスキャン信号はそれぞれ出力期待値比較回路４０８
に入力されて出力期待値と比較される。それぞれのスキ
ャンチェーンに対して期待値と一致する場合はスキャン
判定信号として”１”を出力し、一致しない場合はスキ
ャン判定信号として”０”を出力する。
インテストの動作について図４を用いて説明する。バー
ンインテスト時、ＢＩＳＴ回路４０１は通常のハードマ
クロ４０２を試験する動作を行い、ＢＩＳＴ回路４０１
の制御によりハードマクロ４０２の内部回路は自動的に
動作してバーンインテストを実施している。ここで、ハ
ードマクロ４０２が正常に動作していた場合、ＢＩＳＴ
回路４０１のＢＩＳＴ判定回路から”１”が出力し、正
常に動作していなかった場合は”０”を出力する。同時
に、ロジック回路４０３は、スキャンイン４０４，４０
５，４０６より乱数を入力してシフト動作することによ
りロジック回路４０３の内部回路を動作してバーンイン
テストを実施している。ここで、ロジック回路から出力
したスキャン信号はそれぞれ出力期待値比較回路４０８
に入力されて出力期待値と比較される。それぞれのスキ
ャンチェーンに対して期待値と一致する場合はスキャン
判定信号として”１”を出力し、一致しない場合はスキ
ャン判定信号として”０”を出力する。
【００２３】図５は、本発明の実施の形態３における判
定回路の構成図である。判定回路５０１はＢＩＳＴ回路
から出力されるＢＩＳＴ判定信号５０２と出力期待値比
較回路から出力されるスキャン判定信号５０３，５０
４，５０５などの全てのスキャン判定信号が"１"となっ
て正常な動作が確認されたとき出力判定信号５０６か
ら"１"を出力し、１つでも動作不良があり”０”が入力
されると動作の不具合を知らせる”０”を出力する。
定回路の構成図である。判定回路５０１はＢＩＳＴ回路
から出力されるＢＩＳＴ判定信号５０２と出力期待値比
較回路から出力されるスキャン判定信号５０３，５０
４，５０５などの全てのスキャン判定信号が"１"となっ
て正常な動作が確認されたとき出力判定信号５０６か
ら"１"を出力し、１つでも動作不良があり”０”が入力
されると動作の不具合を知らせる”０”を出力する。
【００２４】また、実施の形態２と同様に、バーンイン
・スキャン制御回路を用いてＢＩＳＴ回路のバーンイン
テスト時およびスキャン動作時の制御を行う。このよう
に、本実施の形態の半導体集積回路のバーンイン回路に
よれば、ハードマクロとロジック回路を同時にバーンイ
ンテストを行うことができ、また、テストの結果を判定
信号により確認することができるので、効率的にバーン
インテストを行うことができる。また、ＢＩＳＴ回路の
故障検出率を向上させることもできる。
・スキャン制御回路を用いてＢＩＳＴ回路のバーンイン
テスト時およびスキャン動作時の制御を行う。このよう
に、本実施の形態の半導体集積回路のバーンイン回路に
よれば、ハードマクロとロジック回路を同時にバーンイ
ンテストを行うことができ、また、テストの結果を判定
信号により確認することができるので、効率的にバーン
インテストを行うことができる。また、ＢＩＳＴ回路の
故障検出率を向上させることもできる。
【００２５】
【発明の効果】以上、説明したように本発明の半導体集
積回路のバーンイン回路によると、スキャンテストを用
いたロジック回路のバーンインテストと同時にハードマ
クロのバーンインテストをＢＩＳＴ回路を用いて行い、
また、ロジック回路およびハードマクロのバーンインテ
ストの結果を自動判定することにより、効率的にバーン
インテストを行うことができる。さらに、ＢＩＳＴ回路
にバーンイン・スキャン制御回路を設けることによりＢ
ＩＳＴ回路をスキャンテストすることが可能となり、Ｂ
ＩＳＴ回路の故障検出率を向上させることもできる。
積回路のバーンイン回路によると、スキャンテストを用
いたロジック回路のバーンインテストと同時にハードマ
クロのバーンインテストをＢＩＳＴ回路を用いて行い、
また、ロジック回路およびハードマクロのバーンインテ
ストの結果を自動判定することにより、効率的にバーン
インテストを行うことができる。さらに、ＢＩＳＴ回路
にバーンイン・スキャン制御回路を設けることによりＢ
ＩＳＴ回路をスキャンテストすることが可能となり、Ｂ
ＩＳＴ回路の故障検出率を向上させることもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路
のバーンイン実施時の構成図
のバーンイン実施時の構成図
【図２】本発明の実施の形態２における半導体集積回路
のバーンイン実施時の構成図
のバーンイン実施時の構成図
【図３】本発明の実施の形態２におけるバーンイン・ス
キャン制御回路の構成図
キャン制御回路の構成図
【図４】本発明の実施の形態３における半導体集積回路
のバーンイン実施時の構成図
のバーンイン実施時の構成図
【図５】本発明の実施の形態３における判定回路の構成
図
図
【図６】従来の半導体集積回路におけるバーンイン回路
の構成図
の構成図
１０１ ＢＩＳＴ回路
１０２ ハードマクロ
１０３ ロジック回路
１０４ スキャンイン
１０５ スキャンイン
１０６ スキャンイン
２０１ ＢＩＳＴ回路
２０２ ハードマクロ
２０３ ロジック回路
２０４ スキャンイン
２０５ スキャンイン
２０６ スキャンイン
２０７ バーンイン・スキャン制御回路
３０１ バーンイン・スキャン制御回路
３０２ シフト・キャプチャセレクト信号
３０３ バーンインセレクト信号
３０４ ＢＩＳＴ回路用シフト・キャプチャセレクト
信号 ４０１ ＢＩＳＴ回路 ４０２ ハードマクロ ４０３ ロジック回路 ４０４ スキャンイン ４０５ スキャンイン ４０６ スキャンイン ４０７ バーンイン・スキャン制御回路 ４０８ 出力期待値比較回路 ４０９ 判定回路 ５０１ 判定回路 ５０２ ＢＩＳＴ判定信号 ５０３ スキャン判定信号 ５０４ スキャン判定信号 ５０５ スキャン判定信号 ５０６ 判定信号 ６０１ 擬似乱数発生器 ６０２ スキャンチェーン ６０３ スキャンチェーン ６０４ スキャンチェーン ６０５ 判定回路
信号 ４０１ ＢＩＳＴ回路 ４０２ ハードマクロ ４０３ ロジック回路 ４０４ スキャンイン ４０５ スキャンイン ４０６ スキャンイン ４０７ バーンイン・スキャン制御回路 ４０８ 出力期待値比較回路 ４０９ 判定回路 ５０１ 判定回路 ５０２ ＢＩＳＴ判定信号 ５０３ スキャン判定信号 ５０４ スキャン判定信号 ５０５ スキャン判定信号 ５０６ 判定信号 ６０１ 擬似乱数発生器 ６０２ スキャンチェーン ６０３ スキャンチェーン ６０４ スキャンチェーン ６０５ 判定回路
Claims (3)
- 【請求項１】内部の回路にスキャンチェーンを施された
論理回路と、 １または２以上の機能マクロと、 前記機能マクロ毎に備えられた前記機能マクロの試験を
自律的に実施するビルトインセルフテスト回路とを有
し、バーンイン試験時に前記論理回路は前記スキャンチ
ェーンを用いてバーンイン試験を行い、同時に、前期機
能マクロは前記ビルトインセルフテスト回路の試験動作
によりバーンイン試験を行うことを特徴とする半導体集
積回路のバーンイン回路。 - 【請求項２】内部の回路にスキャンチェーンを施された
論理回路と、 １または２以上の機能マクロと、 内部の回路にスキャンチェーンを施されており前記機能
マクロ毎に備えられた前記機能マクロの試験を自律的に
実施するビルトインセルフテスト回路と、 前記ビルトインセルフテスト回路のバーンイン試験動作
とスキャン試験動作を制御するバーンイン・スキャン制
御回路と、を有し、バーンイン試験時に前記論理回路は
前記スキャンチェーンを用いてバーンイン試験を行い、
同時に、前期機能マクロは前記ビルトインセルフテスト
回路の試験動作によりバーンイン試験を行い、スキャン
試験時には論理回路およびビルトインセルフテスト回路
のスキャン試験を行うことを特徴とする半導体集積回路
のバーンイン回路。 - 【請求項３】前記論理回路のスキャン出力値を期待値と
比較して各スキャンチェーン毎に判定信号を出力する出
力期待値比較回路と、 前記各ＢＩＳＴ回路から出力する各機能マクロのバーン
イン試験結果と前記各スキャンチェーン毎の判定信号よ
り半導体集積回路全体のバーンインテストの良否を判定
する判定回路とを有する請求項１または請求項２記載の
半導体集積回路のバーンイン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320035A JP2003121509A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路のバーンイン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320035A JP2003121509A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路のバーンイン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003121509A true JP2003121509A (ja) | 2003-04-23 |
Family
ID=19137483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001320035A Pending JP2003121509A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路のバーンイン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003121509A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006038678A (ja) * | 2004-07-28 | 2006-02-09 | Seiko Epson Corp | バーインテストシステム、バーインテスト方法 |
| JP2007263866A (ja) * | 2006-03-29 | 2007-10-11 | Nec Electronics Corp | 半導体集積回路及びそのテスト方法 |
| US7752512B2 (en) | 2006-02-02 | 2010-07-06 | Nec Corporation | Semiconductor integrated circuit |
| CN117521588A (zh) * | 2024-01-08 | 2024-02-06 | 深圳中安辰鸿技术有限公司 | 预防集成电路的非均匀老化的控制方法及装置和处理芯片 |
-
2001
- 2001-10-18 JP JP2001320035A patent/JP2003121509A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN117521588A (zh) * | 2024-01-08 | 2024-02-06 | 深圳中安辰鸿技术有限公司 | 预防集成电路的非均匀老化的控制方法及装置和处理芯片 |
| CN117521588B (zh) * | 2024-01-08 | 2024-05-10 | 深圳中安辰鸿技术有限公司 | 预防集成电路的非均匀老化的控制方法及装置和处理芯片 |
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