JP2006030079A

JP2006030079A - Ｌｓｉテスト装置およびｌｓｉテスト方法

Info

Publication number: JP2006030079A
Application number: JP2004211938A
Authority: JP
Inventors: Takeshi Tanaka; 剛田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-07-20
Filing date: 2004-07-20
Publication date: 2006-02-02

Abstract

【課題】検査対象ブロックを直接テストすると検査対象ブロックに接続されるＦＦ（フリップフロップ）と検査対象ブロックの間の実動作周波数テストができず、別の方法でテストする必要があるのを解消する。
【解決手段】検査対象ブロック１００のテスト回路１０１の出力を、テスト入力変換回路１０９によって通常入力と同じ論理に変換してテスト入力とし、検査対象ブロック１００の出力を該検査対象ブロック１００に接続されるＦＦ１０３、１０６に伝達するために出力の回路を制御し、検査対象ブロック１００に接続されるＦＦ１０３、１０６を含めて検査対象ブロック１００をテストすることで、別の方法でテストすることなしにＦＦと検査対象ブロックの間の実動作周波数テストを実現することができる。
【選択図】図１

Description

本発明は、ＬＳＩのテスト装置およびＬＳＩテスト方法に関し、特に実動作周波数テスト、及び遅延故障検出に関し、特に入力側、及び出力側のフリップフロップ（ＦＦ）も含めた非スキャン設計ブロックのテストに関するものである。

従来、検査対象に対するテストでは、テスト入力は検査対象の入力の直前にセレクタを挿入、出力は検査対象の出力を直接テスト出力とする図４の構成をとっていた。（特許文献１）

図４の構成では、ステートコントローラ４０３により決定されたアルゴリズムの検証を行なうために、そのアルゴリズムに従った検査パターンがパターン発生器４０２により生成され、この検査パターンを有する信号が、予め自動で挿入されたフリップフロップ（ＦＦ）４０５に入力される。

セレクタ４０１は、通常入力とテスト回路からの検査パターンであるテスト入力のどちらかを後段の非スキャン設計ブロック（以下、検査対象回路とも言う）に対して出力するかを選択するものであるが、テスト回路により検査対象回路の検査を行う場合には、テスト回路からの出力を選択するように制御されているためフリップフロップ４０５から出力された検査パターンが検査対象回路に入力されることになる。

検査対象回路からは、フリップフロップからの検査パターンに応じた信号が出力され、テスト回路内の比較器４０４の一方の入力端子に入力され、ここでフリップフロップ４０５から直接入力された検査パターンと信号比較が行なわれ、検査対象回路の動作が正常かどうかが判定され、その結果に応じてＯＫ／ＮＧ信号が出力されるように構成されている。

以上のようにパターン発生器４０２の後段にフリップフロップ４０５を設けた構成とすることで、検査対象回路から比較器４０４に入力される信号と、パターン発生器４０２より直接比較器４０４に入力される信号のどちらも１クロックサイクル遅延され、比較器４０４に入力される２つの信号のタイミングのずれを解消することができる。

また、一般的にＲＡＭなどの非スキャン設計ブロックが検査対象となる場合、非スキャン設計ブロック周辺のランダムロジックの故障をスキャンテストで検出するために観測用のＦＦ（フリップフロップ）と制御用のＦＦが挿入される図５のような構成となる。

図５の構成では、ＦＦ５０２，ランダムロジック５０３，観測ＦＦ５０５までの通常パス経路をセレクタ５０４をテストモードに設定することで、非スキャン設計ブロック５００の入力側の通常パスをテスト回路５０１によって実動作周波数でテストし、また、非スキャン設計ブロック５００の出力側の通常パスにあるＦＦ群５０８を実動作周波数でテストすることができる。

また、図６のように、検査対象回路６００とＦＦ（フリップフロップ）６０３，６０４とが直接接続されている場合には、ＦＦ６０３の入力に通常入力とテスト入力を選択するセレクタ６０２を挿入し、ＦＦ６０３の出力をテスト出力とする構成になっている。（特許文献２）
特開２００３−９８２２７号公報特開２００３−３３１６００号公報

従来のＬＳＩテスト装置およびＬＳＩテスト方法は以上のように構成されており、非スキャン設計ブロック５００はテスト回路５０１を実動作周波数で動作させることにより実動作周波数でテストすることができ、スキャンテストまたはＬｏｇｉｃＢＩＳＴを実動作周波数で動作させることにより非スキャン設計ブロック５００の入力と接続される通常パスのＦＦ（フリップフロップ）群５０２から観測ＦＦ５０５と、制御ＦＦ５０６から非スキャン設計ブロック５００の出力と接続される通常パスのＦＦ群５０８との実動作テストを行なうことができるが、前記入力側のＦＦ群５０２から非スキャン設計ブロック５００と、非スキャン設計ブロック５００から前記出力側のＦＦ群５０８までのパスを実動作周波数でテストすることは前記のテスト方法および構成では実現することができず、実動作テストなどの別の方法でテストする必要があり、別途工数が必要になることや、テスト時間が長くなるという問題点があった。

また、図６の場合、図５に示した装置における課題は解決されるが、検査対象回路６００と、該検査対象回路６００の入力と接続されるＦＦ群６０３の間にランダムロジックがある場合、検査対象回路の出力と接続される出力側ＦＦ群６０４の間にランダムロジックがある場合は、単純に入力側ＦＦ群６０３の入力に、通常入力とテスト入力とを選択出力するセレクタ６０２を挿入し、出力側ＦＦ群６０４の出力をテスト出力として用いることは、ランダムロジックによって論理が変換されてしまうために不可能であるという問題点があった。

本発明は以上のような問題点を解消するためになされたもので、入力側ＦＦ群、出力側ＦＦ群を含めて非スキャン設計ブロックをテストすることができ、また、検査対象回路の入力と接続されるＦＦ群の間にランダムロジックがある場合においてもテストすることのできるＬＳＩテスト装置およびＬＳＩテスト方法を提供することを目的とする。

本発明の請求項１にかかるＬＳＩテスト装置は、検査対象となる検査対象回路に既知のテストデータを入力し、該検査対象回路から出力されたテストデータと上記既知のテストデータとの一致を比較することにより前記検査対象回路の検査を行なうＬＳＩテスト装置において、第１の検査対象回路と、第１のフリップフロップ群と第１のランダムロジックとを含む第２の検査対象回路を備え、前記第１のフリップフロップ群の出力が第１のランダムロジックと接続され、前記第１のランダムロジックの出力が前記第１の検査対象回路に接続され、前記第１の検査対象回路の検証を行なうテスト手段と、非テスト時には通常入力信号である第１のデータを選択し、テスト時には前記テスト手段から出力されるテストデータを第２のデータとして選択して前記第１のフリップフロップ群に出力するデータ選択手段と、前記第１のフリップフロップ群と前記第１の検査対象回路間の前記第１のランダムロジックのすべてのパスを活性化させるように、前記テスト手段から出力されるテストデータである第２のデータを、前記通常入力信号である第１のデータと同一の論理になるように変換して出力する論理変換手段と、を備えたことを特徴とするものである。

また、本発明の請求項２にかかるＬＳＩテスト装置は、検査対象となる検査対象回路に既知のテストデータを入力し、該検査対象回路から出力されたテストデータと上記既知のテストデータとの一致を比較することにより前記検査対象回路の検査を行なうＬＳＩテスト装置において、第１の検査対象回路と、第２のフリップフロップ群と第２のランダムロジックとを含む第３の検査対象回路を備え、前記第１の検査対象回路の出力が前記第２のランダムロジックに接続され、前記第２のランダムロジックの出力が前記第２のフリップフロップ群に接続され、前記第１の検査対象回路と第２のフリップフロップ群間の前記第２のランダムロジックのすべてのパスを活性化させるように、前記第２のフリップフロップ群に第１の検査対象回路の出力を伝えるように前記第２のランダムロジックを制御する出力制御手段と、を備えたことを特徴とするものである。

また、本発明の請求項３にかかるＬＳＩテスト装置は、請求項２記載のＬＳＩテスト装置において、前記第１の検査対象回路の検証を行なうテスト手段と、前記第２のフリップフロップ群から出力される複数のデータを、前記テスト手段で、その期待値と比較を行うことができるように順次選択し、前記テスト手段に選択したデータを出力するテスト出力選択手段を、備えたことを特徴とするものである。

また、本発明の請求項４にかかるＬＳＩテスト装置は、請求項１記載のＬＳＩテスト装置において、前記第３の検査対象回路をテストするテスト手段が該テスト手段の期待値と期待値比較ができるように、前記第２のフリップフロップ群から出力されるデータを変換するデータ変換手段を、備えたことを特徴とするものである。

また、本発明の請求項５にかかるＬＳＩテスト装置は、検査対象となる検査対象回路に既知のテストデータを入力し、該検査対象回路から出力されたテストデータと上記既知のテストデータとの一致を比較することにより前記検査対象回路の検査を行なうＬＳＩテスト装置において、第１の検査対象回路と、第２のフリップフロップ群を含む第３の検査対象回路を備え、前記第１の検査対象回路の出力が前記第２のフリップフロップ群に接続され、前記第１の検査対象回路を検証するテスト手段と、前記第２のフリップフロップ群から出力される複数のデータを、前記テスト手段で、その期待値と比較を行うことができるように順次選択し、前記テスト手段に選択したデータを出力するテスト出力選択手段を、備えたことを特徴とするものである。

また、本発明の請求項６にかかるＬＳＩテスト装置は、請求項１記載のＬＳＩテスト装置において、前記第１の検査対象回路は、データ格納機能を有するＲＡＭ、ＲＯＭ、ＣＰＵ、ＤＳＰからなる非スキャン設計のハードマクロコアである、または、データ格納機能を有さないＰＬＬ、ＡＤコンバータ、ＤＡコンバータからなる非スキャン設計のハードマクロコア回路である、ことを特徴とするものである。

また、本発明の請求項７にかかるＬＳＩテスト装置は、請求項１記載のＬＳＩテスト装置において、前記第３の検査対象回路をテストするテスト手段が出力するテストデータと、前記第１の検査対象回路をテストするテスト手段が出力するテストデータとが同じであり、前記第３の検査対象回路をテストするテスト手段が比較する期待値と、前記第１の検査対象回路をテストするテスト手段が比較する期待値とが同じであり、前記第３の検査対象回路をテストするテスト手段の期待値比較タイミングが、前記第１の検査対象回路をテストするテスト手段の期待値比較タイミングと比べて、前記第２のフリップフロップ群を経由する分の２サイクル遅い、半導体集積回路に内蔵された回路、または、半導体集積回路外の装置により、前記テスト手段を構成した、ことを特徴とするものである。

また、本発明の請求項８にかかるＬＳＩテスト方法は、第１の検査対象回路と、第１のフリップフロップ群と第１のランダムロジックと、第２のフリップフロップ群と第２のランダムロジックとを含む第２の検査対象回路と、第１のフリップフロップ群の出力が第１のランダムロジックと接続され、第１のランダムロジックが第１の検査対象回路に接続され、第１の検査対象回路の出力が第２のランダムロジックに接続され、第２のランダムロジックの出力が第２のフリップフロップ群に接続され、第１の検査対象回路と、第１のフリップフロップ群と第１のランダムロジックと、第２のフリップフロップ群と第２のランダムロジックとを含むＬＳＩ回路のテスト方法であって、非テスト時に前記第２の検査対象回路から出力される第１のデータを選択する工程と、テスト時にテストデータを第２のデータとして選択する工程と、第１のフリップフロップから第１のランダムロジックを通して第１の検査対象回路へデータを出力する工程と、第１の検査対象回路の出力データを第２のランダムロジックを通して第２のフリップフロップ群へ出力する工程と、前記第２のフリップフロップ群の出力データを第２の検査対象回路をテストするテスト手段へ入力する工程と、前記テスト手段に入力されたデータを期待値と比較して、データの良否を判断する工程と、を含むことを特徴とするものである。

また、本発明の請求項９にかかるＬＳＩテスト方法は、請求項８記載のＬＳＩテスト方法において、テスト時に、前記テスト手段から出力されるテストデータを第１のデータと同一の論理となるように論理変換して出力し、前記第1のランダムロジックのすべてのパスを活性化させる工程を、含むことを特徴とするものである。

また、本発明の請求項１０にかかるＬＳＩテスト方法は、請求項７記載のＬＳＩテスト方法において、前記第１の検査対象回路の出力データを第２のフリップフロップ群へ出力する工程において、前記第２のランダムロジックのすべてのパスを活性化させる工程を含む、ことを特徴とするものである。

また、本発明の請求項１１にかかるＬＳＩテスト方法は、請求項８記載のＬＳＩテスト方法において、前記第２のフリップフロップ群の出力データを前記テスト手段へ入力する工程において、前記テスト手段が該記テスト手段の有する期待値と第２のフリップフロップ群から出力されるデータとを比較するために、前記第２のフリップフロップ群から出力されるデータを変換する工程を含む、ことを特徴とするものである。

本発明のＬＳＩテスト装置及びＬＳＩテスト方法によれば、検査対象回路の入力側に接続されるランダムロジック、該ランダムロジックに接続される入力側ＦＦ群、検査対象回路の出力側に接続されるランダムロジック群、該ランダムロジックに接続される出力側ＦＦ群を含めて検査対象回路をテストするようにし、入力側ＦＦ群と検査対象回路間のランダムロジックの全てのパスを活性化させるようにテスト回路の出力の論理を変換して出力するようにしたので、非スキャン設計ブロックと接続される入力側のＦＦ群から非スキャン設計ブロックと、非スキャン設計ブロックから非スキャン設計ブロックに接続される出力側ＦＦ群との間のパスの実動作周波数でのテストを、非スキャン設計ブロックのテストを行うテストと同等の処理で実現することができ、前記パスの遅延故障を検出することができる効果がある。

また、前記パスの実動作周波数でのテストを別途行う必要がなく、検査工数の削減、テスト時間の削減を図ることができる効果がある。

また、本発明のＬＳＩテスト装置及びＬＳＩテスト方法によれば、前記検査対象回路の出力側のランダムクロックを経由して、前記出力側ＦＦに検査対象回路の出力データを伝達するために、検査対象回路と出力側ＦＦの間のパスを活性化させるように前記ランダムロジックを制御するようにしたので、入出力のＦＦ群の間にランダムロジックが存在する場合においてもテストを実行することか可能になるという効果がある。

また、本発明のＬＳＩテスト装置及びＬＳＩテスト方法によれば、前記出力側ＦＦ群の出力をテスト回路の期待値と比較できるように変換する回路を設けたので、テストデータを変更せずに使用することができ、新たなテストパターンや期待値を作成する必要がないという効果がある。

以下、本発明のＬＳＩテスト装置およびＬＳＩテスト方法について図面を用いて説明する。

（実施の形態１）
図１は本発明の実施の形態１にかかるＬＳＩテスト装置の概念を示す構成図である。
図において、１００は検査対象である検査対象回路。１０１は検査対象回路１００をテストするための信号を発生するパターン発生回路と、自己が発生したテスト信号と、検査対象回路１００から出力された信号とを比較する比較回路を有するテスト回路である。

１０２はテストデータを通常パスに入力するために挿入されるセレクタであり、テスト時は必ずテスト入力を選択するもので、データ選択手段を実現するものである。１０３は検査対象回路１００の入力に接続されるＦＦ群、１０６は検査対象回路１００の出力に接続されるＦＦ群、１０９はテスト回路１０１から出力されるテスト信号の論理を変換するテスト入力変換回路、１０７は検査対象回路１００の出力をＦＦ群１０６に伝達するためにランダムロジック１０５を制御するための出力制御回路、１０８はテスト回路１０１から出力されるテストパターンを用いて、期待値比較ができるように、ＦＦ群１０６から出力されるデータを変換する、または適宜選択するテスト出力変換選択回路である。

以上のように構成された本発明のＬＳＩテスト装置の動作を以下に説明する。
まず、テストデータ入力処理について説明する。
テスト回路１０１から出力されるデータは、検査対象回路１００とＦＦ群１０３の間の回路を通常と同じ動作をさせ、検査対象回路１００にテストデータを伝達させるために、通常入力と同じ論理になるようにテスト入力変換回路１０９によって論理が変換され、セレクタ１０２を通してＦＦ群１０３に入力され検査対象回路１００に伝達される。

さらにテスト入力変換回路１０９が検査対象回路１００とＦＦ群１０３の間のパスをすべて活性化させるようにテスト回路１０１から出力される信号の論理変換を行うことで前記パスのテストを網羅することができる。

次にデータ出力処理について説明する。
検査対象回路１００から出力されたデータは、出力制御回路１０７で制御されたランダムロジックを通してＦＦ群１０６に伝達される。このとき出力制御回路１０７によって前記データと同じデータ、またはテスト出力変換回路１０８が変換できるデータが、前記ＦＦ群１０６に入力される。前記ＦＦ群１０６に入力された前記データは、前記ＦＦ群１０６から出力されテスト用に分岐したパスを通り、変換回路１０８で、後段のテスト回路１０１において期待値と比較ができるデータに変換されてテスト回路１０１の入力データとなるように処理される。

このようにすることによって、検査対象回路１００の前段の通常パスから後段の出力側の通常パスと接続されるＦＦ間のすべてのパスの実動作周波数テストを実現することができる。

さらに、出力制御回路１０７が検査対象回路１００とＦＦ群１０６の間のパスをすべて活性化させるように制御し、ＦＦ群１０６のすべての出力をテスト出力変換選択回路１０８で変換、または選択し、後段のテスト回路１０１に入力することで前記パスのテストを網羅することができる。

また、検査対象回路１００とＦＦ群１０６間にロジックが存在せず、検査対象回路１００の出力が複数に分岐してＦＦ群１０６と直接接続されている場合でも、ＦＦ群１０６のすべての出力をテスト出力変換選択回路１０８で選択し、後段のテスト回路１０１に入力することで前記パスのテストを網羅することができる。

次に期待値の比較処理について説明する。
テスト回路１０１に入力されたデータは、ここで期待値と比較され、比較結果の良否の判断がされる。このとき期待値比較のタイミングは、直接検査対象回路１００をテストするときと比べて、ＦＦ群１０３、１０６の２サイクル分遅れることになる。

次に前記構成を具体的な回路に置き換えた説明を行う。
図２は図１を具体的に置き換えたもので、２つのパスからＲＡＭにアクセスを行うことができる回路である。それぞれ検査対象回路１００をＲＡＭ２００、テスト回路をメモリＢＩＳＴ２０１、入力側のランダムロジックをアドレスデコーダ２０３と２つのパスからのアクセスを選択するセレクタ２０４、出力側のランダムロジックをＲＡＭ出力と接続されたセレクタ２１０とランダムロジック２１１とし、テスト出力変換回路を選択回路２１５として置き換えている。

ここで上記ＲＡＭ２００は入力として、アドレス（ＡＤ）、チップセレクト（ＣＳ）、ライトイネーブル（ＷＥ）を備え、出力として、リードデータ（ＤＯ）を備えており、ＣＳ、ＷＥが「１」のとき（アサートされる）に、ライト動作を行い、ＣＳが「１」で、ＷＥが「０」のとき（ネゲートされている）に、リード動作を行う。

メモリＢＩＳＴ２０１は実動作の周波数で動作し、パターン発生器(図示せず)から前記ＲＡＭ２００へのテスト用のデータとそのテストデータに基づく前記ＲＡＭ２００からの出力信号とを比較器(図示せず)により比較して、前記ＲＡＭ２００の良否を判定するものであり、入力として、前記ＲＡＭ２００からのリードデータ（ＴＤＯ）、メモリＢＩＳＴ制御端子を備え、出力として、ＲＡＭ２００へ入力するアドレス（ＴＡＤ）、チップセレクト（ＴＣＳ）、ライトデータ（ＴＤＩ）、ライトイネーブル（ＴＷＥ）、良否判定出力端子とを備えている。

さらに、この回路は直接前記ＲＡＭ２００をテストするときと比べ、テストデータ、期待値は一切変わらないが、期待値比較タイミングのみが２サイクル分遅れたものとなる。

テスト入力変換回路２０２は、前記メモリＢＩＳＴ２０１から出力されるＴＣＳとＴＡＤから出力されるデータを通常入力のアドレスと同じになるように論理変換する回路である。つまり、ＴＣＳの出力が「１」のときにアドレスデコーダから「１」が出力されるように、また、「０」の時に「０」が出力されるように変換する。

また、２つのパスからアクセスを選択する選択信号（セレクタ２０４を選択する信号）をアドレスから生成する回路も備えている。このセレクタ２０４をテスト中に制御することによって入力側ＦＦ群２０５〜２０８と、ＲＡＭ２００のすべてのパスのテストを網羅することができる。

出力制御回路２０７は前記ＲＡＭ２００をリード動作させたときに前記ＲＡＭ２００の出力データをＦＦ（２０８，２０９）に伝達するために、前記メモリＢＩＳＴ２０１から出力されるＴＣＳを用いてセレクタ２０５を制御する回路である。

テスト出力選択回路２１５はＴＡＤを使用して２つの出力データを順次選択する回路である。この出力制御回路２１２、出力選択回路２１５によりＦＦ群２１３、２１４とＲＡＭ２００のすべてのパスのテストを網羅することができる。

次にライト動作について説明する。
ＴＤＩから出力されたライトデータＷＤ０はセレクタ２０９、ＦＦ群２０７、セレクタ２０４を通してＲＡＭ２００に入力される。このときセレクタ２０４の制御信号はテスト入力変換回路２０２から出力され、セレクタ２０９、ＦＦ２０８を通して入力される。

ＴＷＥからは「１」が出力されセレクタ２０９，ＦＦ群２０６，セレクタ２０４を通して前記ＲＡＭ２００に入力される。ＴＡＤからはアドレスＡＤ０が出力され、ＴＣＳからは「１」が出力されテスト入力変換回路２０２を通して通常入力と同じアドレスに変換され、アドレスはセレクタ２０９，ＦＦ群２０５，セレクタ２０４を通してＲＡＭ２００に入力され、ＣＳはアドレスデコーダ２０３を通して「１」が入力される。このとき前記ＲＡＭ２００のアドレスＡＤ０にＷＤ０が格納される。

次にリード動作について説明する。
ＴＷＥからは「０」が出力されセレクタ２０９，ＦＦ群２０６，セレクタ２０４を通してＲＡＭ２００に入力される。このときセレクタ２０４の制御信号はテスト入力変換回路２０２から出力され、セレクタ２０９，ＦＦ２０８を通して入力される。ＴＡＤからはアドレスＡＤ０が出力され、ＴＣＳからは「１」が出力されテスト入力変換回路２０２を通して通常入力と同じアドレスに変換され、アドレスはセレクタ２０９，ＦＦ群２０５，セレクタ２０４を通して前記ＲＡＭ２００に入力され、ＣＳはアドレスデコーダ２０３を通して「１」が入力される。このときＤＯから前記ＲＡＭ２００のアドレスＡＤ０に格納されているデータＲＤ０がリードされる。リードされたデータＲＤ０は出力制御回路２１２で制御されたセレクタ２１０を通してＦＦ群２１３とＦＦ群２１４とに伝達される。ＦＦ群２１３、ＦＦ群２１４から出力されたデータＲＤ０は選択回路２１５でＡＤ０によって選択されＴＤＯに入力される。

ここでは２つのデータを順次選択する回路を例に挙げているが、ＲＡＭ２００とＦＦ群２１３またはＦＦ群２１４の間に反転論理がある場合は、反転論理を有するＦＦ群の出力を再度反転してメモリＢＩＳＴ２０１に出力することにより、メモリＢＩＳＴ２０１で期待値比較を行うことができる。

次にメモリＢＩＳＴ２０１における期待値の比較動作について説明する。
入力されたデータＲＤ０は期待値ＷＤ０と比較されて一致の良否が判定され、良否判定端子に良否信号が出力される。

以上、検査対象としてＲＡＭ２００を例に挙げたが、ＲＡＭのほかに、データ格納機能のあるＲＯＭやＣＰＵ、ＤＳＰなどの非スキャン設計のハードマクロコアやデータ格納機能のないＰＬＬ、ＡＤコンバータ、ＤＡコンバータなどの非スキャン設計のハードマクロコアにも適用することが可能である。

また、テスト回路として内蔵回路（メモリＢＩＳＴ）を例としてあげたが、半導体集積回路外のテスターなどのＬＳＩテスト装置でも適用することが可能である。

次にテスト方法のフローについて図３および図１を参照しつつ説明する。
図３はテスト方法を表すフローチャートであり、以下のステップからなる。

＜ステップ１＞
テスト回路１０１から出力されるテストデータを通常パスの検査対象回路の入力に接続されるＦＦ群１０３に入力する。
検査対象回路（１００）と前記ＦＦ群１０３の間に論理がある場合は、テスト入力変換回路１０９によってデータ変換を行ない、通常動作時にＦＦに入力される同じ論理のものを入力する。

＜ステップ２＞
前記ＦＦ群１０３出力が検査対象回路（１００）に伝搬する。

＜ステップ３＞
検査対象回路（１００）から出力されたデータが検査対象回路の出力と接続されているＦＦ群１０６に入力される。
検査対象回路（１００）と前記ＦＦ群１０６の間に論理がある場合は、前記の間のパスを使用して、前記ＦＦ群１０６に前記データと同じデータ、またはテスト回路で期待値比較ができるように、ＦＦ群か１０６ら出力されるデータを変換することができる（ステップ４で変換できる）データが前記ＦＦ群１０６に伝搬するように制御する。

＜ステップ４＞
前記ＦＦ群１０６の出力データをテスト回路１０１に入力する。
前記データが直接期待値として使用できない場合は、テスト出力変換回路１０８によってテスト回路１０１が期待値と期待値比較ができるようにデータを変換してからテスト回路１０１に入力する。

＜ステップ５＞
テスト回路（１０１）に入力された、検査対象回路（２００）から出力されたデータを期待値と比較照合し、結果の良否を判定する。

このように本実施の形態１にかかるＬＳＩテスト装置およびＬＳＩテスト方法によれば、非スキャン設計ブロック１００の後段のＦＦ群１０６の出力をテスト回路１０１に入力して期待値との比較を行なう構成としているので、非スキャン設計ブロック１００と接続される入力側のＦＦ群１０３から、非スキャン設計ブロック１００と非スキャン設計ブロック１００からこの非スキャン設計ブロック１００に接続される出力側ＦＦ群１０６の間のパスの実動作周波数のテストを非スキャン設計ブロックのテストを行うテストで実現でき前記パスの遅延故障を検出することができる。

また、前記パスの実動作周波数テストを別途行う必要がなく、工数削減、テスト時間の削減を行うことができる。

さらに、テスト入力変換回路１０９を設けたことで、直接、非スキャン設計ブロック１００をテストするときのテストデータを変更せずにそのまま使用でき、また、テスト出力変換回路１０８を設けたことで、直接、非スキャン設計ブロック１００をテストする時の期待値を変更せずにテスト回路１０１にて比較照合値として使用することができ、新たなテストパターンや期待値を作成する必要がない効果がある。
また、非スキャン設計ブロック１００と接続される入力側のＦＦ群１０３の間と、非スキャン設計ブロック１００と、この非スキャン設計ブロック１００に接続される出力側ＦＦ１０６の間に存在するランダムロジック１０４，１０５のテストを、テストできるため前記ランダムロジック１０４，１０５の故障をスキャンテストで検出するための観測ＦＦと制御ＦＦなどの構成を削減することができ、回路の占有面積の削減を行うことができる。

本発明に係るＬＳＩテスト装置は、入力側ＦＦ群、出力側ＦＦ群を含めて非スキャン設計ブロックを実動作周波数でテストすることができ、ＬＳＩ全般に有用であり、特に実動作周波数テストの網羅度向上に有用である。

本発明の実施の形態１にかかるＬＳＩテスト装置の概念を示す構成図。図１の検査対象回路をＲＡＭに置き換えたときの一例を示した図。本発明のテスト方法を表したフローチャートを記載した図。従来の検査対象回路をテストするときの回路構成図。従来の検査対象および周辺回路をテストするときの回路構成図。従来のＦＦを含み検査対象をテストするときの構成図。

符号の説明

１００検査対象回路
１０１テスト回路
１０２，２０９テスト入力用セレクタ
１０３，２０５〜２０８入力側ＦＦ群
１０４入力側検査対象回路周辺回路
１０５出力側検査対象回路周辺回路
１０６，２１３，２１４出力側ＦＦ群
１０７，２１２出力制御回路
１０８テスト出力変換回路
１０９，２０２テスト入力変換回路
２００ＲＡＭ
２０１メモリＢＩＳＴ
２０３アドレスデコーダ
２１５テスト出力選択回路

Claims

検査対象となる検査対象回路に既知のテストデータを入力し、該検査対象回路から出力されたテストデータと上記既知のテストデータとの一致を比較することにより前記検査対象回路の検査を行なうＬＳＩテスト装置において、
第１の検査対象回路と、第１のフリップフロップ群と第１のランダムロジックとを含む第２の検査対象回路を備え、
前記第１のフリップフロップ群の出力が第１のランダムロジックと接続され、前記第１のランダムロジックの出力が前記第１の検査対象回路に接続され、
前記第１の検査対象回路の検証を行なうテスト手段と、
非テスト時には通常入力信号である第１のデータを選択し、テスト時には前記テスト手段から出力されるテストデータを第２のデータとして選択して前記第１のフリップフロップ群に出力するデータ選択手段と、
前記第１のフリップフロップ群と前記第１の検査対象回路間の前記第１のランダムロジックのすべてのパスを活性化させるように、前記テスト手段から出力されるテストデータである第２のデータを、前記通常入力信号である第１のデータと同一の論理になるように変換して出力する論理変換手段と、
を備えたことを特徴とするＬＳＩテスト装置。
検査対象となる検査対象回路に既知のテストデータを入力し、該検査対象回路から出力されたテストデータと上記既知のテストデータとの一致を比較することにより前記検査対象回路の検査を行なうＬＳＩテスト装置において、
第１の検査対象回路と、第２のフリップフロップ群と第２のランダムロジックとを含む第３の検査対象回路を備え、
前記第１の検査対象回路の出力が前記第２のランダムロジックに接続され、前記第２のランダムロジックの出力が前記第２のフリップフロップ群に接続され、前記第１の検査対象回路と第２のフリップフロップ群間の前記第２のランダムロジックのすべてのパスを活性化させるように、前記第２のフリップフロップ群に第１の検査対象回路の出力を伝えるように前記第２のランダムロジックを制御する出力制御手段と、
を備えたことを特徴とするＬＳＩテスト装置。
請求項２記載のＬＳＩテスト装置において、
前記第１の検査対象回路の検証を行なうテスト手段と、
前記第２のフリップフロップ群から出力される複数のデータを、前記テスト手段で、その期待値と比較を行うことができるように順次選択し、前記テスト手段に選択したデータを出力するテスト出力選択手段を、
備えたことを特徴とするＬＳＩテスト装置。
請求項１記載のＬＳＩテスト装置において、
前記第３の検査対象回路をテストするテスト手段が該テスト手段の期待値と期待値比較ができるように、前記第２のフリップフロップ群から出力されるデータを変換するデータ変換手段を、
備えたことを特徴とするＬＳＩテスト装置。
検査対象となる検査対象回路に既知のテストデータを入力し、該検査対象回路から出力されたテストデータと上記既知のテストデータとの一致を比較することにより前記検査対象回路の検査を行なうＬＳＩテスト装置において、
第１の検査対象回路と、第２のフリップフロップ群を含む第３の検査対象回路を備え、
前記第１の検査対象回路の出力が前記第２のフリップフロップ群に接続され、
前記第１の検査対象回路を検証するテスト手段と、
前記第２のフリップフロップ群から出力される複数のデータを、前記テスト手段で、その期待値と比較を行うことができるように順次選択し、前記テスト手段に選択したデータを出力するテスト出力選択手段を、
備えたことを特徴とするＬＳＩテスト装置。
請求項１記載のＬＳＩテスト装置において、
前記第１の検査対象回路は、
データ格納機能を有するＲＡＭ、ＲＯＭ、ＣＰＵ、ＤＳＰからなる非スキャン設計のハードマクロコアである、
または、データ格納機能を有さないＰＬＬ、ＡＤコンバータ、ＤＡコンバータからなる非スキャン設計のハードマクロコア回路である、
ことを特徴とするＬＳＩテスト装置。
請求項１記載のＬＳＩテスト装置において、
前記第３の検査対象回路をテストするテスト手段が出力するテストデータと、前記第１の検査対象回路をテストするテスト手段が出力するテストデータとが同じであり、前記第３の検査対象回路をテストするテスト手段が比較する期待値と、前記第１の検査対象回路をテストするテスト手段が比較する期待値とが同じであり、前記第３の検査対象回路をテストするテスト手段の期待値比較タイミングが、前記第１の検査対象回路をテストするテスト手段の期待値比較タイミングと比べて、前記第２のフリップフロップ群を経由する分の２サイクル遅い、半導体集積回路に内蔵された回路、または、半導体集積回路外の装置により、前記テスト手段を構成した、
ことを特徴とするＬＳＩテスト装置。
第１の検査対象回路と、第１のフリップフロップ群と第１のランダムロジックと、第２のフリップフロップ群と第２のランダムロジックとを含む第２の検査対象回路と、第１のフリップフロップ群の出力が第１のランダムロジックと接続され、第１のランダムロジックが第１の検査対象回路に接続され、第１の検査対象回路の出力が第２のランダムロジックに接続され、第２のランダムロジックの出力が第２のフリップフロップ群に接続され、
第１の検査対象回路と、第１のフリップフロップ群と第１のランダムロジックと、第２のフリップフロップ群と第２のランダムロジックとを含むＬＳＩ回路のテスト方法であって、
非テスト時に前記第２の検査対象回路から出力される第１のデータを選択する工程と、
テスト時にテストデータを第２のデータとして選択する工程と、
第１のフリップフロップから第１のランダムロジックを通して第１の検査対象回路へデータを出力する工程と、
第１の検査対象回路の出力データを第２のランダムロジックを通して第２のフリップフロップ群へ出力する工程と、
前記第２のフリップフロップ群の出力データを第２の検査対象回路をテストするテスト手段へ入力する工程と、
前記テスト手段に入力されたデータを期待値と比較して、データの良否を判断する工程と、
を含むことを特徴とするＬＳＩテスト方法。
請求項８記載のＬＳＩテスト方法において、
テスト時に、前記テスト手段から出力されるテストデータを第１のデータと同一の論理となるように論理変換して出力し、前記第1のランダムロジックのすべてのパスを活性化させる工程を、
含むことを特徴とするＬＳＩテスト方法。
請求項７記載のＬＳＩテスト方法において、
前記第１の検査対象回路の出力データを第２のフリップフロップ群へ出力する工程において、
前記第２のランダムロジックのすべてのパスを活性化させる工程を含む、
ことを特徴とするＬＳＩテスト方法。
請求項８記載のＬＳＩテスト方法において、
前記第２のフリップフロップ群の出力データを前記テスト手段へ入力する工程において、
前記テスト手段が該記テスト手段の有する期待値と第２のフリップフロップ群から出力されるデータとを比較するために、前記第２のフリップフロップ群から出力されるデータを変換する工程を含む、
ことを特徴とするＬＳＩテスト方法。