JP2006308302A - マスク回路及びマスク制御回路並びにマスク方法 - Google Patents

Abstract

【課題】
スキャン手法を用いたLSIの故障検出テストにおいて、スキャンパタン長の低減及び実動作周波数のみでのテストを可能とすること。
【解決手段】
本発明に係るテスト回路は、スキャンパスＤによってユーザ回路をテストするためのテスト回路であって、ユーザ回路に含まれる故障検出対象外パスＥの後段に設けられ、当該故障検出対象外パスＥをマスクするためのマスク回路１０４及びマスク制御部２００と、故障検出対象外パスＥ及びマスク回路１０４の後段に位置する後続素子１０１とを有し、マスク回路１０４は後続素子１０１に対して第１又は第２の論理値を設定し、後続素子１０１は設定された論理値に基づき第１クロックに応じて立ち上がり若しくは立下りの任意の信号を出力する。
【選択図】 図１

Description

本発明はマスク回路及びマスク制御回路並びにマスク方法に関し、特に回路内にタイミングフォルスパスが存在した場合の故障検出率の改善に関する。

現在のLSI（Large Scale Integration、大規模集積回路）のDFT（Design For Test）技術はスキャン手法が主流となっており、その効果は縮退故障における故障検出率では大きな成果を発揮している。しかし、LSI動作周波数の高速化又はLSIの複雑化に伴い、製品不良要因に遅延故障が多数を占めており、縮退故障のみの出荷テストでは不良選別ができなくなっている。

他方、近年、微細化が進んだことによるLSIの大規模化に伴い、スキャンパタン長が増加する傾向があるが、既存のLSIテスターであるATE（Automatic Test Equipment）のスキャンパタンメモリには限界があり、スキャンパタン長の増加はテスト時間の増加につながるため、スキャンパタンを圧縮する必要性が高まっている。

上記のような問題は、スキャン手法を用いたLogicBIST（Built-In Self Test）技術を適用し、内部パタン生成回路を有し、PLL（Phase locked loop）を用いた実動作周波数での遅延故障テスト（AtSpeedテスト）により解決することが出来る。

LSIの大規模化、複雑化に伴い、非同期転送パスやクロックの複数周期で動作するパスなどクロックの１周期で動作する必要がないパス（タイミングフォルスパス）を有するLSIが増加している。この様なLSIの遅延故障テストを行なう場合、タイミングフォルスパスを遅延故障検出対象外とする必要がある。テスト時にタイミングフォルスパスから出力される信号を常に"０"とするため、マスク処理用ゲートを設けることが行われている。

図８を用いて、遅延故障テスト時にタイミングフォルスパスをマスクして遅延故障テストを行う例を説明する。図８に示すパスＡ、パスＢがタイミングフォルスパスである場合に、LogicBISTのAtSpeedテストにおいてパスＡ、パスＢを遅延故障対象外とするため、フリップフロップ（以下、Ｆ／Ｆ）１のデータ入力直前にマスク回路２が挿入され、マスク回路２に入力する制御用信号としてLogicBIST_Mode信号が入力される。

LogicBIST_Mode信号は、図９に示すLogicBIST Controllerにて制御され、図１０に示す通りLogicBIST開始時点から常に"１"が入力される。即ち、LogicBISTのAtSpeedテスト時には、Ｆ／Ｆ１のデータ入力は常に"０"に固定されることとなり、パスＡ、パスＢは遅延故障検出対象外となる。また、図１１が示す通り、マスク回路２の挿入はテストパタン作成工程前に回路的処置として実施されるため、出荷テスト用パタンはＦ／Ｆ１のデータ入力が常に"０"に固定されるようなテストパタンが生成される。

図１２は図８にスキャンパスＤを追加した回路図である。本図を用いてスキャン動作について説明する。スキャン動作では、Scan Enable信号を"１"とすることでスキャンパスＤを有効としてパスＣに含まれるUserLogicがより活性化しやすくなる値を外部端子であるScan InよりＦ／Ｆ４、Ｆ／Ｆ５、Ｆ／Ｆ１及びＦ／Ｆ３へ順次シフト入力させ、当該シフト動作完了後にScan Enableを"０"とし、UserLogic部を遷移させることで故障を検出する。

しかしながら、パスＡ、パスＢを上記したようにマスクすることによって、キャプチャー時にＦ／Ｆ１のデータ入力値は常に"０"に固定されてしまう。これにより、パスＣでの活性化率（"０"、"１"変化率）が低下してしまう。なぜなら、パスＣに含まれるUserLogicにおいては、fall（"１"から"０"への遷移）は起こり得るが、rise（"０"から"１"への遷移）は起こり得ないからである。この様に、キャプチャー時の入力が固定値なのでシフト動作時にＦ／Ｆ１に設定した値からもう一方の論理値への遷移しか検出することができないため、パスＣでの遅延故障検出率が低下してしまう。

活性化率低下のメカニズムを、図１３、図１４を用いて更に詳細に説明する。図１３はＦ／Ｆ６、Ｆ／Ｆ７間のAtSpeedテストを実施する場合に、Ｆ／Ｆ６を終点とするタイミングフォルスパスを遅延故障検出対象外とするために、Ｆ／Ｆ６のデータ入力直前にマスク回路８が挿入された回路例を示しており、また、図１４は図１３の回路構成の場合におけるAtSpeedテストのタイミングチャートを示している。

図１３、１４に示している通り、Scan Enableを"１"とした状態で、シフト動作によりＦ／Ｆ６に"１"を、Ｆ／Ｆ７に"０"をラッチする。そして、Scan Enableを"０"としてキャプチャー期間に入る。Scan Enableが切り換えられたことにより、Ｆ／Ｆ６にはマスク回路８からの出力である"０"が入力されている。この場合において、AtSpeedテストの第１クロックでＦ／Ｆ６の出力は"１"から"０"となり、それに従ってゲート９、ゲート１０の出力も"１"から"０"となる。また、Ｆ／Ｆ６への入力はマスク回路８の出力により"０"のままである。従って、第２クロックにおいてもＦ／Ｆ６の出力は"０"のまま変化しないため、ゲート９、ゲート１０の出力も変化しない。

この様に、ゲート９、ゲート１０においては、fall("１"から"０"への遷移)は検出することが出来るが、rise("０"から"１"への遷移)は検出することが出来ず、ゲート９、ゲート１０の遅延故障検出効果は50%であると言える。即ち、マスク回路８による影響で、Ｆ／Ｆ６、Ｆ／Ｆ７間の活性化率("０"，"１"変化率)が低下したことがわかる。

検出できなかったrise("０"から"１"への遷移)を検出するために、LogicBISTMode=0とした通常のスキャンパタンを準備する必要があるが、この場合、外部からクロックを入力しなければならないため、内部PLLクロックを使用することができず、実動作周波数でのテストができない。更には、スキャンパタン増加へも繋がる。LSI内部に、このようなフォルスパスによるマスク回路挿入箇所が多く存在した場合の活性化率("０"，"１"変化率)低下はLSI全体の遅延故障検出率低下へ大きく影響し、出荷テストとして十分な遅延故障検出率を維持したテストパタンを作成できないことになる。

上記したように、従来、マスク回路がある場合は、スキャンパタン長が増加し、実動作周波数でのテストが困難であった。

本発明に係るテスト回路は、スキャンパスによってユーザ回路をテストするためのテスト回路であって、前記ユーザ回路に含まれる故障検出対象外パスの後段に設けられ、当該故障検出対象外パスをマスクするためのマスク回路と、前記故障検出対象外パス及び前記マスク回路の後段に位置する後続素子とを有し、前記マスク回路は前記後続素子に対して第１又は第２の論理値を設定し、前記後続素子は設定された論理値に基づき前記第１クロックに応じて立ち上がり若しくは立下りの任意の信号を出力する。

他方、本発明に係るマスク制御回路は、スキャンパスによってユーザ回路をテストする際に、前記ユーザ回路に含まれる故障検出対象外パスをマスクするマスク回路を制御するためのマスク制御回路であって、前記テストのキャプチャー期間において前記スキャンパスに入力されるクロック信号のうち、少なくとも第１クロックの立ち上がりに応じて前記故障検出対象外パスをマスクするように前記マスク回路を制御する。

また、本発明に係るマスク方法は、スキャンパスによってユーザ回路をテストする際に、前記ユーザ回路に含まれる故障検出対象外パスをマスクするマスク方法であって、前記故障検出対象外パスの後段に位置する後続素子に前記テスト用の初期値を入力するステップと、前記後続素子にクロック信号を入力し当該後続素子の出力信号を遷移させるステップと、前記後続素子の出力信号が遷移した後に前記故障検出対象外パスと前記後続素子との間をマスクするステップとを有する。

本発明により、スキャン手法を用いたLSIの故障検出テストにおいて、スキャンパタン長の低減及び実動作周波数のみでのテストが可能となる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。

実施の形態１．
図１は、本実施形態に係る故障検出方法が適用される回路を示す回路図である。図１に示す回路は、遅延故障検出対象であるパスＦと、遅延故障検出対象外であるタイミングフォルスパスＥと、パスＦの入力側に設けられるＦ／Ｆ１０１と、パスＦの出力側に設けられるＦ／Ｆ１０２と、タイミングフォルスパスＥの入力側に設けられるＦ／Ｆ１０３と、タイミングフォルスパスＥとＦ／Ｆ１０１との間に設けられるマスク回路１０４と、マスク回路１０４を制御するマスク制御信号生成部２００を有する。マスク制御信号生成部２００はＦ／Ｆ２０１及びゲート２０２を有し、Ｆ／Ｆ２０１の出力がゲート２０２に入力される。

Ｆ／Ｆ１０１、１０２、１０３及びＦ／Ｆ２０１はＣＫ１信号のクロックで動作する。Ｆ／Ｆ１０１、１０２、１０３の入力はScan In信号が入力されるスキャンパスＤと、UserLogic In信号が入力されるユーザパス（タイミングフォルスパスＥ、パスＦ等）とが切り換えられる。当該切換動作はスキャンテストにおけるキャプチャー期間とシフト期間とを区別するScan Enable信号により制御される。言い換えると、Scan Enable信号とはキャプチャー信号である。また、Scan Enable信号はＦ／Ｆ２０１にも入力される。ゲート２０２はＦ／Ｆ２０１の出力（Scan Enable信号）の反転信号と、回路がテスト中であることを示すTest Mode信号との論理積を出力する。ゲート２０２の出力が、マスク回路１０４を制御するAtSpeed Mask_Mode信号として用いられる。マスク回路１０４はAtSpeed Mask_Mode信号の反転信号により制御される。

図１においては、タイミングフォルスパスＥ、パスＦがユーザパスであり、UserLogic In信号が入力され、Ｆ／Ｆ１０１、１０２、１０３に入力されるＣＫ１信号に基づいて動作する。スキャンパスＤは当該回路のテストをする際に、各Ｆ／Ｆにラッチする信号を順次シフトさせながら入力するためのパスである。ユーザパスとスキャンパスＤとは、Scan Enable信号によって選択される。即ち、Scan Enable信号が"１"の時はスキャンパスＤが選択され、Scan Enable信号が"０"の時はユーザパスが選択される。

マスク回路１０４は、タイミングフォルスパスＥを遅延故障検出対象外とするためのマスク回路であり、通常動作時にはTest Mode信号が"０"であるため、AtSpeed Mask_Mode信号は常に"０"となり、マスク回路１０４はタイミングフォルスパスＥの信号をそのまま出力するため、通常動作時にはマスク回路１０４は回路に対して何ら影響を及ぼさない。テスト動作時には、Test Mode信号が"１"となり、Scan Enable信号及びＣＫ１信号に基づいてAtSpeed Mask_Mode信号が決定される。AtSpeed Mask_Mode信号が"１"の時、マスク回路１０４の出力は常に"０"となり、タイミングフォルスパスＥがマスクされることとなる。

マスク制御信号生成部２００は図２に示すようにLogicBISTコントローラとスキャン対象回路との間に設けられる。LogicBISTコントローラで生成されるScan Enable信号とLogicBIST_Mode信号とに基づいてAtSpeed Mask_Mode信号が生成され、スキャン対象回路、本実施形態においてはマスク回路１０４に入力される。尚、図１においては、LogicBIST_Mode信号はTest Mode信号と示されている。

図３はLSIの出荷テストの流れを示すフローチャートである。従来、テストパタンの作成（Ｓ４０４）はBIST回路を挿入（Ｓ４０１）し、Falseパスを指定してマスク回路を挿入（Ｓ４０２）した後に行っていた。本実施形態においては、Falseパスを指定した後にマスク制御信号生成部２００を挿入（Ｓ４０３）してから、テストパタンの作成（Ｓ４０４）を行う。その後、出荷テストを行う（Ｓ４０５）。

図４は図１に示す回路の動作を示すタイミングチャートである。図４（ａ）、（ｂ）に示すシフト１期間においては、Scan Enable信号が"１"であり、Ｆ／Ｆ１０１、１０２、１０３の入力はスキャンパスＤが選択されている。当該スキャンパスＤを用いて各Ｆ／ＦにScan In信号を入力し、初期値を設定する。この時、Scan Enable信号を"１"としてＣＫ１のクロックに従ってシフト動作を行なうため、Ｆ／Ｆ２０１の出力も"１"となり、AtSpeed Mask_Mode信号は"０"となる。

図４にはシフト１期間の最終クロックのみ示されている。シフト１期間におけるシフト動作の最終クロックの時点では、Ｆ／Ｆ２０１の出力は"１"であり、AtSpeed Mask_Mode信号は"０"である。図４（ａ）を用いて動作の一例を説明する。図４（ａ）に示す例においては、Ｆ／Ｆ１０１の初期値として"０"を入力する。また、Ｆ／Ｆ１０３にはタイミングフォルスパスＥからマスク回路１０４に入力される信号が"１"となるような初期値を入力する。

シフト動作により各Ｆ／Ｆに初期値を入力後、Scan Enable信号を"０"としてキャプチャー期間に入る。キャプチャー期間においては、当該回路の実動作周波数（ユーザクロック）又はそれと同様の周波数でＣＫ１信号が入力される。Scan Enable信号が"０"となったことにより、各Ｆ／Ｆの入力はスキャンパスＤからユーザパスに切り換えられる。これにより、Ｆ／Ｆ２０１の入力は"０"となる。また、マスク回路１０４の出力、即ちＦ／Ｆ１０１の入力は"１"である。この状態において、キャプチャー期間の第１クロックにより、Ｆ／Ｆ１０１の出力は"０"から"１"に遷移する。また、Ｆ／Ｆ２０１の出力が"０"となり、AtSpeed Mask_Mode信号が"１"となるため、マスク回路１０４の出力は"０"に固定され、以後、タイミングフォルスパスＥがマスクされることとなる。この状態での第２クロックにより、Ｆ／Ｆ１０１の出力が"１"から"０"に遷移する。また、第２クロックにおいては、タイミングフォルスパスＥはマスクされており遅延故障検出対象外となるため、テスト精度に問題は生じない。

図４（ｂ）を用いて、より一般的な場合について説明する。シフト１期間においては、Scan Enable信号が"１"であり、スキャンパスＤを用いてＦ／Ｆ１０１、１０２、１０３に任意の初期値を入力する。図に示す通り、シフト１期間の最終クロックの状態においては、Ｆ／Ｆ１０１の入力はタイミングフォルスパスＥの出力信号であり、Ｆ／Ｆ１０１の出力はシフト動作により入力された初期値である。この状態においてScan Enable信号を"０"としてキャプチャー期間に入る。キャプチャー期間の第１クロックにより、Ｆ／Ｆ１０１の出力はシフト動作によって入力された初期値から、Ｆ／Ｆ１０１に入力されていた値、即ちシフト１期間の最終クロック時点でのタイミングフォルスパスＥの出力信号に遷移する。

また、Ｆ／Ｆ２０１の出力が"０"となり、AtSpeed Mask_Mode信号が"１"となるため、マスク回路１０４の出力、即ちＦ／Ｆ１０１の入力は"０"に固定され、以後、タイミングフォルスパスＥがマスクされることとなる。この状態での第２クロックにより、Ｆ／Ｆ１０１の出力が"０"となる。この様に、マスク回路１０４を制御するAtSpeed Mask_Mode信号の生成においてScan Enable信号を用いることにより、キャプチャー期間の第１クロックまではタイミングフォルスパスＥがマスクされず、当該第一クロックにおいてタイミングフォルスパスＥを利用してＦ／Ｆ１０１の入力信号を遷移させることができる。

従来技術においては、マスク回路を制御する信号は本実施形態に係るTest Mode信号のようにテスト中は不変であり、タイミングフォルスパスは常にマスクされた状態であったため、タイミングフォルスパスを利用して信号を遷移させることは不可能であった。しかしながら、本実施形態に係るマスク制御信号生成部２００を用いることにより、キャプチャー期間の第１クロックのみ、タイミングフォルスパスＥを用いて、その終点であるＦ／Ｆ１０１の入力信号を遷移させることが可能となる。従って、Ｆ／Ｆ１０１の初期値に"０"を選択し、第１クロックにおいてＦ／Ｆ１０１の値が"０"から"１"に遷移するようにＦ／Ｆ１０３の初期値を選択することにより、Ｆ／Ｆ１０１においてfall（"１"から"０"への遷移）とrise（"０"から"１"への遷移）との両方を検出することができ、パスＦにおける遅延故障検出効果を１００％とすることができる。

従来技術においては、タイミングフォルスパス以降のパスの遅延故障検出効果を１００％とするために、通常スキャンパタンでの補完が必要であったが、本実施形態に係る故障検出方法及びマスク制御信号生成部２００を用いることにより、その様な補完が不要となる。従って、スキャンパタン長の低減、スキャンパタン作成工数の削減を図ることができる。また、外部クロックを用いてテストを行う必要がなくなり、LSIの内部全体のパスを実動作周波数でテストすることが可能となる。

本実施形態におけるマスク制御信号生成部２００は、Scan Enable信号、Test Mode信号及びクロック信号であるＣＫ１信号に基づき動作する。Scan Enable信号はスキャン手法を用いたテストを行なう場合は必ず必要となる信号である。また、Test Mode信号はテスト時に"１"、通常動作時に"０"となる信号であり、従来技術におけるLogicBIST_Mode信号と同様であっても構わない。従って、本実施形態に係るマスク制御信号生成部２００を用いるだけで、容易に本実施形態に係る故障検出方法を実施することができる。

以上説明したように、本発明の実施の形態１によれば、スキャン手法を用いたLSIの故障検出テストにおいて、スキャンパタン長の低減及び実動作周波数のみでのテストが可能となる。
実施の形態２．

実施の形態１においては、マスク回路１０４を制御することにより、キャプチャー時に一時的にタイミングフォルスパスEの信号を利用可能とすることで課題を解決した。本実施形態においては、従来技術と同様にタイミングフォルスパスＥはマスクしたまま、他の方法によりタイミングフォルスパスの終点以降の入力信号を遷移させる方法を説明する。尚、実施の形態１と同様の符号を付す構成については実施の形態１と同一又は相当部を示し、説明を省略する。

図５は、本実施形態に係る故障検出方法が適用される回路を示す回路図である。図に示すように、本実施形態においては、マスク回路１０４はLogicBIST_Mode信号により直接制御される。即ち、当該回路のテスト中においては、マスク回路１０４の出力は常に"０"に固定されている。

マスク回路１０４とＦ／Ｆ１０１との間に代替信号生成部３００を設ける。代替信号生成部３００はＦ／Ｆ３０１及びゲート３０２を有し、Ｆ／Ｆ３０１の出力及びマスク回路１０４の出力がゲート３０２に入力される。ゲート３０２はマスク回路１０４の出力とＦ／Ｆ３０１の出力との排他的論理和を出力するＥＸＯＲ回路である。

Ｆ／Ｆ３０１はＣＫ１とは異なるクロック信号ＣＫ２に基づいて動作する。Ｆ／Ｆ３０１には自身の出力信号及びScan In信号が入力され、いずれか一方がScan Enable信号により選択される。また、Ｆ／Ｆ３０１には出力信号を初期化するReset信号が入力される。

図に示されるように、本実施形態に係るＦ／Ｆ１０１の入力はScan Enable信号に関わらず代替信号生成部３００の出力のみである。代替信号生成部３００に含まれるＦ／Ｆ３０１はＦ／Ｆ１０１及びＦ／Ｆ１０２と共にシフトチェーンを構成しており、シフト値であるScan In信号はＦ／Ｆ３０１に入力され、ＣＫ２信号によって順次シフトされる。

通常動作時はScan Enable信号及びLogicBIST_Mode信号が"０"である。従って、マスク回路１０４はタイミングフォルスパスＥの信号をそのまま出力する。また、Ｆ／Ｆ３０１はＣＫ２信号に従って自己の信号を繰り返し出力するが、通常動作に入るに際して、Ｆ／Ｆ３０１の値はReset信号により"０"になるので、Ｆ／Ｆ３０１の出力は通常動作時には"０"に固定される。従って、通常動作時の代替信号生成部３００の出力、即ちＦ／Ｆ１０１の入力はタイミングフォルスパスＥの出力と同様の信号である。

テスト動作時は、LogicBIST_Mode信号が"１"である。従って、マスク回路１０４の出力は"０"に固定されるため、代替信号生成部３００の出力、即ちＦ／Ｆ１０１の入力はＦ／Ｆ３０１の出力と同様の信号である。シフト動作時においては、Scan Enable信号が"１"となり、ＣＫ２信号に従ってScan In信号が順次入力される。キャプチャー時においては、Scan Enable信号が"０"となり、Ｆ／Ｆ３０１の出力はシフト動作時の最終クロックの値に固定される。即ち、本実施形態においては、タイミングフォルスパスＥをマスク回路１０４によってマスクしながらも、タイミングフォルスパスＥの終点にあたるＦ／Ｆ１０１の入力が"０"に固定されず、Ｆ／Ｆ３０１の値を用いてＦ／Ｆ１０１の値を遷移させることができる。

図６は図５に示す回路の動作を示すタイミングチャートである。図６を用いて図５に示す回路の動作を説明する。シフト１期間においては、Scan Enable信号が"１"であり、ＣＫ１信号とＣＫ２信号とを同期させ、Scan In信号を用いてＦ／Ｆ１０１、１０２及びＦ／Ｆ３０１に任意の初期値を入力する。図に示す通り、シフト１期間の最終クロックの状態においては、Ｆ／Ｆ１０１の入力はＦ／Ｆ３０１の出力信号であり、Ｆ／Ｆ１０１の出力はシフト動作により入力された初期値である。この状態においてScan Enable信号を"０"としてキャプチャー期間に入る。キャプチャー期間のＣＫ１信号の第１クロックにより、Ｆ／Ｆ１０１の出力はシフト動作によって入力された初期値から、Ｆ／Ｆ１０１に入力されていた値、即ちシフト１期間の最終クロック時点でのＦ／Ｆ３０１の出力信号に遷移する。

ここで、キャプチャー期間においては、ＣＫ１信号とＣＫ２信号とは同期しないため、ＣＫ１信号のAtSpeedテスト時においては、Ｆ／Ｆ１０１の入力信号はシフト１期間の最終クロック時点でのＦ／Ｆ３０１の出力信号に固定されている。従って、ＣＫ１信号の第２クロックにおいても、Ｆ／Ｆ１０１の出力は第１クロックと同様である。

ＣＫ１信号とは別のタイミングに、ＣＫ２信号が動作する。Scan Enable信号は"０"であるため、Ｆ／Ｆ３０１は自己の出力信号を繰り返し出力する。キャプチャー期間において、ＣＫ１信号とＣＫ２信号とは別のタイミングで動作するため、Ｆ／Ｆ３０１からＦ／Ｆ１０１にAtSpeed対象となるタイミングパスは発生しない。ＣＫ２を動作させるのは、主にＣＫ２によって動作する他の回路のテストのためである。

この様に、マスク回路１０４とＦ／Ｆ１０１との間に代替信号生成部３００を設けることによって、キャプチャー期間におけるＦ／Ｆ１０１の入力信号が"０"に固定されず、Ｆ／Ｆ１０１の値を遷移させることができる。但しキャプチャー期間のＣＫ１信号のAtSpeedテストにおいては、Ｆ／Ｆ３０１の出力信号は変化しないため、rise及びfallの両方を検出する場合は、キャプチャー動作を２回行なう必要がある。

以上説明したように、本発明の実施の形態２によれば、タイミングフォルスパスをマスクした状態において、タイミングフォルスパスの後段に入力される信号が"０"に固定されることなく遷移させることができる。

尚、上記の説明においては、Ｆ／Ｆ３０１はＦ／Ｆ１０１及びＦ／Ｆ１０２と共にシフトチェーンを構成していたが、これに限定されない。Ｆ／Ｆ３０１とＦ／Ｆ１０１及びＦ／Ｆ１０２とは異なるシフトチェーンに属し、夫々異なるScan In信号が入力されても良い。この場合においては、Ｆ／Ｆ１０１の入力は代替信号生成部３００の出力と、Scan In信号とがScan Enable信号により選択されるように構成される。
その他の実施の形態．

実施の形態１においては、回路内にマスク制御信号生成部２００を設け、内部クロックに基づいてマスク回路１０４を制御したが、図７に示すように、AtSpeed Mask_Mode信号を外部から入力し、マスク回路１０４を直接制御することによっても、課題を解決することができる。即ち、実施の形態１のように、AtSpeed Mask_Mode信号をＣＫ１信号及びScan Enable信号に基づいて生成し、制御するのはなく、外部機器でAtSpeed Mask_Mode信号を生成し、外部機器から直接マスク回路１０４を制御する。図２に示すタイミングと同様のタイミングでAtSpeed Mask_Mode信号を制御することにより、実施の形態１と同様の効果を得ることができる。

この様な構成を用いることによって、マスク制御信号生成部２００を設ける必要がなくなり、回路のオーバーヘッドを低減することができる。また、ＣＫ１信号、Scan Enable信号に関わらず、所望のタイミングでAtSpeed Mask_Mode信号を制御することができる。

本発明の実施の形態１に係る回路構成を示す回路図である。 本発明の実施の形態１に係る回路構成を示すブロック図である。 本発明の実施の形態１に係るテストの流れを示すフローチャートである。 本発明の実施の形態１に係る回路の動作を示すタイミングチャートである。 本発明の実施の形態２に係る回路構成を示す回路図である。 本発明の実施の形態２に係る回路の動作を示すタイミングチャートである。 本発明の実施の形態３に係る回路構成を示す回路図である。 従来技術に係る回路構成を示す回路図である。 従来技術に係る回路構成を示すブロック図である。 従来技術に係る回路の動作を示すタイミングチャートである。 従来技術に係るテストの流れを示すフローチャートである。 従来技術に係る回路構成を示す回路図である。 従来技術に係る回路構成を示す回路図である。 従来技術に係る回路の動作を示すタイミングチャートである。

符号の説明

１、３、４、５、６、７ Ｆ／Ｆ、２、８ マスク回路、９、１０ ゲート
１０１、１０２、１０３ Ｆ／Ｆ、１０４ マスク回路、
２００ マスク制御信号生成部、２０１ Ｆ／Ｆ、２０２ ゲート、
３００ 代替信号生成部、３０１ Ｆ／Ｆ、３０２ ゲート、
Ａ、Ｂ、Ｃ パス、Ｄ スキャンパス、E タイミングフォルスパス、Ｆ パス、

Claims (8)

1. スキャンパスによってユーザ回路をテストするためのテスト回路であって、
   前記ユーザ回路に含まれる故障検出対象外パスの後段に設けられ、当該故障検出対象外パスをマスクするためのマスク回路と、
   前記故障検出対象外パス及び前記マスク回路の後段に位置する後続素子とを有し、
   前記マスク回路は前記後続素子に対して第１又は第２の論理値を設定し、
   前記後続素子は設定された論理値に基づき前記第１クロックに応じて立ち上がり若しくは立下りの任意の信号を出力するテスト回路。
2. 前記ユーザ回路がテストモードであることを示すテストモード信号、前記テストにおいてキャプチャー期間であることを示すキャプチャー信号、前記テストのキャプチャー期間において前記スキャンパスに入力されるクロック信号のうちいずれか一つ又は複数の信号により制御されることを特徴とする請求項１に記載のテスト回路。
3. 前記マスク回路は、
   前記故障検出対象外パスの信号と、当該マスク回路を制御するマスク制御信号の反転信号との論理積信号を出力するマスク素子と、
   前記キャプチャー信号が入力され、前記クロック信号に応じて前記キャプチャー信号を記憶し、同時に当該記憶した信号を出力する第１の制御素子と、
   前記第１の制御素子の出力信号の反転信号と、前記テストモード信号との論理積信号を前記マスク制御信号として出力する第２の制御素子とを有することを特徴とする請求項２に記載のテスト回路。
4. スキャンパスによってユーザ回路をテストする際に、前記ユーザ回路に含まれる故障検出対象外パスをマスクするマスク回路を制御するためのマスク制御回路であって、
   前記テストのキャプチャー期間において前記スキャンパスに入力されるクロック信号のうち、少なくとも第１クロックの立ち上がりに応じて前記故障検出対象外パスをマスクするように前記マスク回路を制御するマスク制御回路。
5. 前記ユーザ回路がテストモードであることを示すテストモード信号、前記テストにおいてキャプチャー期間であることを示すキャプチャー信号、前記テストのキャプチャー期間において前記スキャンパスに入力されるクロック信号のうちいずれか一つ又は複数の信号により制御されることを特徴とする請求項４に記載のマスク制御回路。
6. 前記キャプチャー信号が入力され、前記クロック信号に応じて前記キャプチャー信号を記憶し、同時に当該記憶した信号を出力する第１の制御素子と、
   前記第１の制御素子の出力信号の反転信号と、前記テストモード信号との論理積信号を前記マスク回路を制御する制御信号として出力する第２の制御素子とを有することを特徴とする請求項５に記載のマスク制御回路。
7. スキャンパスによってユーザ回路をテストする際に、前記ユーザ回路に含まれる故障検出対象外パスをマスクするマスク方法であって、
   前記故障検出対象外パスの後段に位置する後続素子に前記テスト用の初期値を入力するステップと、
   前記後続素子にクロック信号を入力し当該後続素子の出力信号を遷移させるステップと、
   前記後続素子の出力信号が遷移した後に前記故障検出対象外パスと前記後続素子との間をマスクするステップとを有するマスク方法。
8. 前記故障検出対象外パスと前記後続素子との間をマスクするマスク回路を制御する信号を、前記ユーザ回路がテストモードであることを示すテストモード信号、前記テストにおいてキャプチャー期間であることを示すキャプチャー信号、前記テストのキャプチャー期間において前記スキャンパスに入力されるクロック信号のうちいずれか一つ又は複数の信号に基づいて生成することを特徴とする請求項７に記載のマスク方法。

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