JP2003344493A - 半導体デバイス評価装置 - Google Patents
半導体デバイス評価装置Info
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- JP2003344493A JP2003344493A JP2002150430A JP2002150430A JP2003344493A JP 2003344493 A JP2003344493 A JP 2003344493A JP 2002150430 A JP2002150430 A JP 2002150430A JP 2002150430 A JP2002150430 A JP 2002150430A JP 2003344493 A JP2003344493 A JP 2003344493A
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Abstract
(57)【要約】
【課題】 半導体デバイスの出力特性を測定する場合
に、高い測定精度を確保しつつ、測定に要する時間を大
幅に短縮化した半導体デバイス評価装置を提供する。 【解決手段】 半導体デバイス１にテスト信号を入力
し、これに応じて半導体デバイス１の多数の出力ピンか
ら並列に出力される各信号ＤＱ１〜ＤＱｎを共に入力し
て、これらの信号ＤＱ１〜ＤＱｎの内からレベル変化が
最速および最遅の信号をそれぞれ検出する最速最遅信号
検出回路３と、この最速最遅信号検出回路３から出力さ
れる最速信号および最遅信号を共に取り込んで両信号の
位相差を測定する位相差測定手段４とを備えている。
に、高い測定精度を確保しつつ、測定に要する時間を大
幅に短縮化した半導体デバイス評価装置を提供する。 【解決手段】 半導体デバイス１にテスト信号を入力
し、これに応じて半導体デバイス１の多数の出力ピンか
ら並列に出力される各信号ＤＱ１〜ＤＱｎを共に入力し
て、これらの信号ＤＱ１〜ＤＱｎの内からレベル変化が
最速および最遅の信号をそれぞれ検出する最速最遅信号
検出回路３と、この最速最遅信号検出回路３から出力さ
れる最速信号および最遅信号を共に取り込んで両信号の
位相差を測定する位相差測定手段４とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
テスト信号を入力し、これに応じて半導体デバイスの多
数の出力ピンから並列に出力される各信号の出力特性を
評価するための半導体デバイス評価装置に関する。
テスト信号を入力し、これに応じて半導体デバイスの多
数の出力ピンから並列に出力される各信号の出力特性を
評価するための半導体デバイス評価装置に関する。
【０００２】
【従来の技術】一般に、メモリや論理回路などの多数の
出力ピンを有する半導体デバイスにおいては、製品品質
を保つ上で、ファンクションテストの一環として、半導
体デバイスに所定のテスト信号を入力し、これに応じて
半導体デバイスから並列に出力される各信号について、
アクセスタイム、信号相互間の位相差（スキュー）、お
よびパルス幅などの出力特性を測定し、これらの出力特
性が製品規格を満足するか否かを評価することが必要と
なる。
出力ピンを有する半導体デバイスにおいては、製品品質
を保つ上で、ファンクションテストの一環として、半導
体デバイスに所定のテスト信号を入力し、これに応じて
半導体デバイスから並列に出力される各信号について、
アクセスタイム、信号相互間の位相差（スキュー）、お
よびパルス幅などの出力特性を測定し、これらの出力特
性が製品規格を満足するか否かを評価することが必要と
なる。
【０００３】従来、このような被試験対象となる半導体
デバイス（以下、ＤＵＴと称する）の出力特性を測定す
るには、図６に示すように、ＤＵＴ５１に対して自動テ
スト装置（以下、ＡＴＥと称する）５２を接続し、ＡＴ
Ｅ５２からＤＵＴ５１に対して所定のテスト信号を入力
し、これに応じてＤＵＴ５１の多数の各出力ピンから並
列に出力される各信号をＡＴＥ５２に取り込む。そし
て、ＡＴＥ５２は、ＤＵＴ５１からの各々の出力信号に
ついて、時間位置を規定するストローブパルスの位相を
順次ずらせながら、各ストローブパルスの印加タイミン
グにあわせてＤＵＴ５１の各出力信号のレベル変化を検
出する、いわゆるバイナリサーチを行っている。
デバイス（以下、ＤＵＴと称する）の出力特性を測定す
るには、図６に示すように、ＤＵＴ５１に対して自動テ
スト装置（以下、ＡＴＥと称する）５２を接続し、ＡＴ
Ｅ５２からＤＵＴ５１に対して所定のテスト信号を入力
し、これに応じてＤＵＴ５１の多数の各出力ピンから並
列に出力される各信号をＡＴＥ５２に取り込む。そし
て、ＡＴＥ５２は、ＤＵＴ５１からの各々の出力信号に
ついて、時間位置を規定するストローブパルスの位相を
順次ずらせながら、各ストローブパルスの印加タイミン
グにあわせてＤＵＴ５１の各出力信号のレベル変化を検
出する、いわゆるバイナリサーチを行っている。
【０００４】すなわち、図７において、ＤＵＴ５１から
出力される２つの信号ＤＱａ，ＤＱｂに着目したとき、
ＡＴＥ５２は、一方の出力信号ＤＱａは、ストローブパ
ルスがＰ４のタイミングのときにそのレベルが基準値よ
りも大きくなって比較判定出力ＰＦａがハイレベルとな
るので、このときに出力信号ＤＱａが立ち上がったと判
定する。また、他方の出力信号ＤＱｂはストローブパル
スがＰ６のタイミングのときにそのレベルが基準値より
も大きくなって比較判定出力ＰＦｂがハイレベルとなる
ので、このときに出力信号ＤＱｂが立ち上がったと判定
する。
出力される２つの信号ＤＱａ，ＤＱｂに着目したとき、
ＡＴＥ５２は、一方の出力信号ＤＱａは、ストローブパ
ルスがＰ４のタイミングのときにそのレベルが基準値よ
りも大きくなって比較判定出力ＰＦａがハイレベルとな
るので、このときに出力信号ＤＱａが立ち上がったと判
定する。また、他方の出力信号ＤＱｂはストローブパル
スがＰ６のタイミングのときにそのレベルが基準値より
も大きくなって比較判定出力ＰＦｂがハイレベルとなる
ので、このときに出力信号ＤＱｂが立ち上がったと判定
する。
【０００５】そして、各々の出力信号ＤＱａ，ＤＱｂに
ついての比較判定出力ＰＦａ，ＰＦｂがそれぞれハイレ
ベルとなったときのタイミングの時間差を２つの出力信
号ＤＱａ，ＤＱｂ間の位相差ΔＴとして求める。なお、
出力信号ＤＱａ，ＤＱｂの立ち下がり時の位相差を測定
する場合も同様である。
ついての比較判定出力ＰＦａ，ＰＦｂがそれぞれハイレ
ベルとなったときのタイミングの時間差を２つの出力信
号ＤＱａ，ＤＱｂ間の位相差ΔＴとして求める。なお、
出力信号ＤＱａ，ＤＱｂの立ち下がり時の位相差を測定
する場合も同様である。
【０００６】ところが、このようにＡＴＥ５３を用いて
ＤＵＴ５１の出力特性を測定する場合、ＤＵＴ５１から
の各出力信号のレベル変化を逐次個別に検出する必要が
あるために出力特性を測定するのに時間がかかる。
ＤＵＴ５１の出力特性を測定する場合、ＤＵＴ５１から
の各出力信号のレベル変化を逐次個別に検出する必要が
あるために出力特性を測定するのに時間がかかる。
【０００７】しかも、ストローブパルスを用いたバイナ
リサーチを行う場合、ストローブパルスの位相をずらせ
る時間差τとして最小で±１００ｐｓ（ピコ秒）程度は
確保しておかないと時間位置を精度良く規定することが
できない。つまり、ＤＵＴ５１からの各出力信号の位相
差ΔＴが±１００ｐｓ以下の場合には出力特性の測定が
困難となる。換言すれば、ストローブパルスを用いたバ
イナリサーチを行う限り離散的な位相差測定にならざる
を得ないので、ＤＵＴ５１の出力特性の測定精度を高め
るには自ずと限界がある。
リサーチを行う場合、ストローブパルスの位相をずらせ
る時間差τとして最小で±１００ｐｓ（ピコ秒）程度は
確保しておかないと時間位置を精度良く規定することが
できない。つまり、ＤＵＴ５１からの各出力信号の位相
差ΔＴが±１００ｐｓ以下の場合には出力特性の測定が
困難となる。換言すれば、ストローブパルスを用いたバ
イナリサーチを行う限り離散的な位相差測定にならざる
を得ないので、ＤＵＴ５１の出力特性の測定精度を高め
るには自ずと限界がある。
【０００８】そこで、この対策として、高精度なタイミ
ング計測が可能であるタイムインターバルアナライザ
（以下、ＴＩＡと称する）を用いてＤＵＴ５１の出力特
性の測定精度をさらに高めることが考えられる。
ング計測が可能であるタイムインターバルアナライザ
（以下、ＴＩＡと称する）を用いてＤＵＴ５１の出力特
性の測定精度をさらに高めることが考えられる。
【０００９】すなわち、図８に示すように、ＤＵＴ５１
の各出力ピンに対してリレーマトリックス等からなるセ
レクタ５４を介してＴＩＡ５３を接続する。そして、Ａ
ＴＥ５２からＤＵＴ５１に対して所定のテスト信号を入
力し、これに応じてＤＵＴ５１から出力される各信号の
内から所定ライン分の信号をセレクタ５４で選択してＴ
ＩＡ５３に取り込む。
の各出力ピンに対してリレーマトリックス等からなるセ
レクタ５４を介してＴＩＡ５３を接続する。そして、Ａ
ＴＥ５２からＤＵＴ５１に対して所定のテスト信号を入
力し、これに応じてＤＵＴ５１から出力される各信号の
内から所定ライン分の信号をセレクタ５４で選択してＴ
ＩＡ５３に取り込む。
【００１０】ここで、セレクタ５４によってたとえば２
ライン分の信号ＤＱａ，ＤＱｂが選択されるとした場
合、ＴＩＡ５３は、図９に示すように、測定開始となる
基準パルスＰｅに応答して時間軸に沿ってサーチ電圧Ｖ
ｔをリニアに変化させつつ、ＴＩＡ５３に取り込まれた
各信号ＤＱａ，ＤＱｂの立ち上がりタイミングに応じ
て、そのときの各サーチ電圧Ｖｔａ，Ｖｔｂを検出し、
両サーチ電圧Ｖｔａ，Ｖｔｂの差ΔＶ（＝Ｖｔａ−Ｖｔ
ｂ）に基づいて２つの信号ＤＱａ，ＤＱｂ間の位相差Δ
Ｔを検出する。
ライン分の信号ＤＱａ，ＤＱｂが選択されるとした場
合、ＴＩＡ５３は、図９に示すように、測定開始となる
基準パルスＰｅに応答して時間軸に沿ってサーチ電圧Ｖ
ｔをリニアに変化させつつ、ＴＩＡ５３に取り込まれた
各信号ＤＱａ，ＤＱｂの立ち上がりタイミングに応じ
て、そのときの各サーチ電圧Ｖｔａ，Ｖｔｂを検出し、
両サーチ電圧Ｖｔａ，Ｖｔｂの差ΔＶ（＝Ｖｔａ−Ｖｔ
ｂ）に基づいて２つの信号ＤＱａ，ＤＱｂ間の位相差Δ
Ｔを検出する。
【００１１】このように、ＴＩＡ５３を用いれば、ＤＵ
Ｔ５１からの出力信号のレベル変化をアナログ的に検出
することができるため、図７に示したようなストローブ
パルスを用いたバイナリサーチを行う場合に比べてＤＵ
Ｔ５１の出力特性を一層精度良く測定することができ
る。
Ｔ５１からの出力信号のレベル変化をアナログ的に検出
することができるため、図７に示したようなストローブ
パルスを用いたバイナリサーチを行う場合に比べてＤＵ
Ｔ５１の出力特性を一層精度良く測定することができ
る。
【００１２】
【発明が解決しようとする課題】このように、ＴＩＡ５
３を用いてＤＵＴ５１の出力特性を測定する場合、高い
測定精度が得られるものの、従来技術では次のような課
題が残されている。
３を用いてＤＵＴ５１の出力特性を測定する場合、高い
測定精度が得られるものの、従来技術では次のような課
題が残されている。
【００１３】上述のようにＴＩＡ５３は、入力信号のレ
ベル変化をアナログ的に検出するものであるから、入力
チャンネル数が多くなると、それに伴って検出回路の構
成も複雑化して高価になる。このため、現状では、ＴＩ
Ａ５３の入力チャンネル数は最大でも数チャンネル程度
に制限されている。したがって、従来、ＤＵＴ５１の出
力特性をＴＩＡ５３を用いて測定するためには、ＤＵＴ
５１から並列に出力される多数の各信号をセレクタ５４
によって順次選択してＴＩＡ５３に取り込む必要があっ
た。
ベル変化をアナログ的に検出するものであるから、入力
チャンネル数が多くなると、それに伴って検出回路の構
成も複雑化して高価になる。このため、現状では、ＴＩ
Ａ５３の入力チャンネル数は最大でも数チャンネル程度
に制限されている。したがって、従来、ＤＵＴ５１の出
力特性をＴＩＡ５３を用いて測定するためには、ＤＵＴ
５１から並列に出力される多数の各信号をセレクタ５４
によって順次選択してＴＩＡ５３に取り込む必要があっ
た。
【００１４】ところが、このようにセレクタ５４によっ
てＡＴＥ５３に入力される信号を選択する構成にする
と、ＤＵＴ５１の出力信号について同時測定ができない
ため、ＤＵＴ５１の出力特性を測定するのに時間がかか
っていた。特に、ＤＤＲ−ＳＤＲＡＭなどのように出力
ピンの数が多いＤＵＴ５１では、出力ピンの数に比例し
て測定に要する時間が長くなっていた。
てＡＴＥ５３に入力される信号を選択する構成にする
と、ＤＵＴ５１の出力信号について同時測定ができない
ため、ＤＵＴ５１の出力特性を測定するのに時間がかか
っていた。特に、ＤＤＲ−ＳＤＲＡＭなどのように出力
ピンの数が多いＤＵＴ５１では、出力ピンの数に比例し
て測定に要する時間が長くなっていた。
【００１５】本発明は、上記の課題を解決するためにな
されたもので、ＤＵＴから並列に出力される各信号の出
力特性を測定する場合に、高い測定精度を確保しつつ、
測定に要する時間を大幅に短縮化することができる半導
体デバイス評価装置を提供することを目的とする。
されたもので、ＤＵＴから並列に出力される各信号の出
力特性を測定する場合に、高い測定精度を確保しつつ、
測定に要する時間を大幅に短縮化することができる半導
体デバイス評価装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、半導体デバイスにテスト信号を入力
し、これに応じて半導体デバイスの複数の出力ピンから
並列に出力される各信号の出力特性を評価するための半
導体デバイス評価装置において、次の構成を採用してい
る。
達成するために、半導体デバイスにテスト信号を入力
し、これに応じて半導体デバイスの複数の出力ピンから
並列に出力される各信号の出力特性を評価するための半
導体デバイス評価装置において、次の構成を採用してい
る。
【００１７】すなわち、請求項１記載に係る発明は、前
記半導体デバイスからの各出力信号を共に入力して、こ
れらの信号の内からレベル変化が最速および最遅の信号
をそれぞれ検出する最速最遅信号検出回路と、この最速
最遅信号検出回路から出力される最速信号および最遅信
号を共に取り込んで両信号の位相差を測定する位相差測
定手段と、を備えることを特徴としている。
記半導体デバイスからの各出力信号を共に入力して、こ
れらの信号の内からレベル変化が最速および最遅の信号
をそれぞれ検出する最速最遅信号検出回路と、この最速
最遅信号検出回路から出力される最速信号および最遅信
号を共に取り込んで両信号の位相差を測定する位相差測
定手段と、を備えることを特徴としている。
【００１８】請求項２記載に係る発明は、請求項１記載
の発明の構成において、前記最速最遅信号検出回路は、
半導体デバイスの各出力信号を共に入力するオア合成回
路およびアンド合成回路を含む一方、前記位相差測定手
段は前記オア合成回路およびアンド合成回路の出力信号
を共に入力して両信号の位相差を測定するタイムインタ
ーバルアナライザからなることを特徴としている。
の発明の構成において、前記最速最遅信号検出回路は、
半導体デバイスの各出力信号を共に入力するオア合成回
路およびアンド合成回路を含む一方、前記位相差測定手
段は前記オア合成回路およびアンド合成回路の出力信号
を共に入力して両信号の位相差を測定するタイムインタ
ーバルアナライザからなることを特徴としている。
【００１９】請求項３記載の発明は、請求項１または請
求項２に記載の発明の構成において、前記最速最遅信号
検出回路は、半導体デバイスにビルトインされているこ
とを特徴としている。
求項２に記載の発明の構成において、前記最速最遅信号
検出回路は、半導体デバイスにビルトインされているこ
とを特徴としている。
【００２０】請求項４記載の発明は、請求項１ないし請
求項３のいずれか１項に記載の発明の構成において、半
導体デバイスの各出力信号の位相を互いに比較して、こ
れらの各出力信号の内からレベル変化が最速および最遅
の信号を個別に特定する最速最遅信号特定回路を備える
ことを特徴としている。
求項３のいずれか１項に記載の発明の構成において、半
導体デバイスの各出力信号の位相を互いに比較して、こ
れらの各出力信号の内からレベル変化が最速および最遅
の信号を個別に特定する最速最遅信号特定回路を備える
ことを特徴としている。
【００２１】請求項５記載の発明は、請求項１ないし請
求項４のいずれか１項に記載の発明の構成において、前
記オア合成回路およびアンド合成回路の信号入力側に
は、前記半導体デバイスの各出力信号が前記両回路へ入
力されるのを個別に制限するマスク回路が設けられてい
ることを特徴としている。
求項４のいずれか１項に記載の発明の構成において、前
記オア合成回路およびアンド合成回路の信号入力側に
は、前記半導体デバイスの各出力信号が前記両回路へ入
力されるのを個別に制限するマスク回路が設けられてい
ることを特徴としている。
【００２２】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１における半導体デバイス評価装置の構成を示
すブロック図である。
施の形態１における半導体デバイス評価装置の構成を示
すブロック図である。
【００２３】図１において、１は多数（ここではｎライ
ン分）の出力ピンを有するＤＵＴ、２は半導体デバイス
評価装置である。この半導体デバイス評価装置２は、最
速最遅信号検出回路３、位相差測定手段としてのＴＩＡ
４、およびＡＴＥ５を備えている。
ン分）の出力ピンを有するＤＵＴ、２は半導体デバイス
評価装置である。この半導体デバイス評価装置２は、最
速最遅信号検出回路３、位相差測定手段としてのＴＩＡ
４、およびＡＴＥ５を備えている。
【００２４】上記の最速最遅信号検出回路３は、ＤＵＴ
１の各出力信号ＤＱ１〜ＤＱｎを個別に増幅するバッフ
ァ回路６、これらの各バッファ回路６の出力を共に入力
するオア合成回路７およびアンド合成回路８からなる。
１の各出力信号ＤＱ１〜ＤＱｎを個別に増幅するバッフ
ァ回路６、これらの各バッファ回路６の出力を共に入力
するオア合成回路７およびアンド合成回路８からなる。
【００２５】ここに、オア合成回路７は、ＤＵＴ１の各
出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最
速の信号と、レベルの立ち下がりが最遅の信号とをそれ
ぞれ検出するものである。また、アンド合成回路８は、
ＤＵＴ１の各出力信号ＤＱ１〜ＤＱｎの内でレベルの立
ち上がりが最遅の信号と、レベルの立ち下がりが最速の
信号とをそれぞれ検出するものである。
出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最
速の信号と、レベルの立ち下がりが最遅の信号とをそれ
ぞれ検出するものである。また、アンド合成回路８は、
ＤＵＴ１の各出力信号ＤＱ１〜ＤＱｎの内でレベルの立
ち上がりが最遅の信号と、レベルの立ち下がりが最速の
信号とをそれぞれ検出するものである。
【００２６】ＴＩＡ４は、最速最遅信号検出回路３を構
成するオア合成回路７およびアンド合成回路８の出力信
号を共に入力して両信号の位相差を測定するものであ
り、また、ＡＴＥ５は、ＤＵＴ１に対してテスト信号を
入力するとともに、ＴＩＡ４の動作を制御するように構
成されている。
成するオア合成回路７およびアンド合成回路８の出力信
号を共に入力して両信号の位相差を測定するものであ
り、また、ＡＴＥ５は、ＤＵＴ１に対してテスト信号を
入力するとともに、ＴＩＡ４の動作を制御するように構
成されている。
【００２７】次に、上記構成を有する半導体デバイス評
価装置２を用いてＤＵＴ１の出力特性を評価する場合の
動作について、図２のタイミングチャートを参照して説
明する。
価装置２を用いてＤＵＴ１の出力特性を評価する場合の
動作について、図２のタイミングチャートを参照して説
明する。
【００２８】ＤＵＴ１のｎライン分の出力ピンから取り
出される各信号ＤＱ１〜ＤＱｎの出力特性を評価する場
合、まず、ＡＴＥ５は、ＤＵＴ１に対してテスト信号を
与えるとともに、ＤＵＴ１のアクセスタイム測定用の基
準となる基準信号ＤＱＳをＤＵＴ１およびＴＩＡ４に与
える。
出される各信号ＤＱ１〜ＤＱｎの出力特性を評価する場
合、まず、ＡＴＥ５は、ＤＵＴ１に対してテスト信号を
与えるとともに、ＤＵＴ１のアクセスタイム測定用の基
準となる基準信号ＤＱＳをＤＵＴ１およびＴＩＡ４に与
える。
【００２９】ＤＵＴ１のｎライン分の各出力ピンから
は、ＡＴＥ５からのテスト信号に応じてｎライン分の信
号ＤＱ１〜ＤＱｎが並列に出力されるので、これらの各
信号ＤＱ１〜ＤＱｎが最速最遅信号検出回路３の各バッ
ファ回路６を介してオア合成回路７およびアンド合成回
路８に共に入力される。
は、ＡＴＥ５からのテスト信号に応じてｎライン分の信
号ＤＱ１〜ＤＱｎが並列に出力されるので、これらの各
信号ＤＱ１〜ＤＱｎが最速最遅信号検出回路３の各バッ
ファ回路６を介してオア合成回路７およびアンド合成回
路８に共に入力される。
【００３０】オア合成回路７は、ＤＵＴ１からの各出力
信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速の
信号を、またアンド合成回路８は、ＤＵＴ１からの各出
力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最遅
の信号をそれぞれ検出する。
信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速の
信号を、またアンド合成回路８は、ＤＵＴ１からの各出
力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最遅
の信号をそれぞれ検出する。
【００３１】そして、オア合成回路７で検出された最速
信号とアンド合成回路８で検出された最遅信号が共にＴ
ＩＡ４に入力されるので、ＴＩＡ４は、最速信号と最遅
信号との位相差ΔＴｕｐを測定する。
信号とアンド合成回路８で検出された最遅信号が共にＴ
ＩＡ４に入力されるので、ＴＩＡ４は、最速信号と最遅
信号との位相差ΔＴｕｐを測定する。
【００３２】たとえば、図２において、ＤＵＴ１からの
各出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが
最速の信号がＤＱｎ、最遅の信号がＤＱ２であったとす
ると、最速信号ＤＱｎがオア合成回路７により、また最
遅信号ＤＱ２がアンド合成回路８によりそれぞれ検出さ
れるので、ＴＩＡ４は、最速信号ＤＱｎと最遅信号ＤＱ
２との位相差ΔＴｕｐを測定する。
各出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが
最速の信号がＤＱｎ、最遅の信号がＤＱ２であったとす
ると、最速信号ＤＱｎがオア合成回路７により、また最
遅信号ＤＱ２がアンド合成回路８によりそれぞれ検出さ
れるので、ＴＩＡ４は、最速信号ＤＱｎと最遅信号ＤＱ
２との位相差ΔＴｕｐを測定する。
【００３３】また、オア合成回路７は、ＤＵＴ１からの
各出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち下がりが
最遅の信号を、アンド合成回路８は、ＤＵＴ１からの各
出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち下がりが最
速の信号をそれぞれ検出する。
各出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち下がりが
最遅の信号を、アンド合成回路８は、ＤＵＴ１からの各
出力信号ＤＱ１〜ＤＱｎの内でレベルの立ち下がりが最
速の信号をそれぞれ検出する。
【００３４】そして、オア合成回路７およびアンド合成
回路８の出力信号が共にＴＩＡ４に入力されるので、Ｔ
ＩＡ４はレベルの立ち下がりが最速の信号（この例では
ＤＱｎ）とレベルの立ち下がりが最遅の信号（この例で
はＤＱ２）との位相差ΔＴｄｏｗｎを測定する。
回路８の出力信号が共にＴＩＡ４に入力されるので、Ｔ
ＩＡ４はレベルの立ち下がりが最速の信号（この例では
ＤＱｎ）とレベルの立ち下がりが最遅の信号（この例で
はＤＱ２）との位相差ΔＴｄｏｗｎを測定する。
【００３５】続いて、ＴＩＡ４は、ＤＵＴ１からの各出
力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速
の信号からレベルの立ち下がりが最遅の信号までの期間
Ｔから上記のΔＴｕｐおよびΔＴｄｏｗｎを差し引くこ
とで、各出力信号ＤＱ１〜ＤＱｎがいずれもハイレベル
となる有効期間ΔＴｈを測定する。
力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速
の信号からレベルの立ち下がりが最遅の信号までの期間
Ｔから上記のΔＴｕｐおよびΔＴｄｏｗｎを差し引くこ
とで、各出力信号ＤＱ１〜ＤＱｎがいずれもハイレベル
となる有効期間ΔＴｈを測定する。
【００３６】さらに、ＴＩＡ４は、ＡＴＥ５から与えら
れた基準信号ＣＬＫを基準として、ＤＵＴ１からの各出
力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速
の信号が入力されるまでの期間ΔＴｆと、レベルの立ち
上がりが最遅の信号が入力されるまでの期間ΔＴｓとを
それぞれ測定してアクセスタイムのマージンを測定す
る。
れた基準信号ＣＬＫを基準として、ＤＵＴ１からの各出
力信号ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速
の信号が入力されるまでの期間ΔＴｆと、レベルの立ち
上がりが最遅の信号が入力されるまでの期間ΔＴｓとを
それぞれ測定してアクセスタイムのマージンを測定す
る。
【００３７】そして、ＴＩＡ４によってＤＵＴ１に関す
る上記の各出力特性ΔＴｕｐ、ΔＴｄｏｗｎ、ΔＴｈ、
ΔＴｆ，ΔＴｓが測定されれば、これらの出力特性を製
品規格と比較することにより、これらの出力特性が製品
規格を満たしているか否かを評価することができる。
る上記の各出力特性ΔＴｕｐ、ΔＴｄｏｗｎ、ΔＴｈ、
ΔＴｆ，ΔＴｓが測定されれば、これらの出力特性を製
品規格と比較することにより、これらの出力特性が製品
規格を満たしているか否かを評価することができる。
【００３８】このように、この実施の形態１では、最速
最遅信号検出回路３によってＤＵＴ１の出力信号ＤＱ１
〜ＤＱｎの内からレベル変化が最速および最遅の２つの
信号のみを検出してＴＩＡ４で両信号の位相差を測定す
るので、従来のように、ＤＵＴ１の各出力信号ＤＱ１〜
ＤＱｎの位相差を個別に求める必要がなくなる。このた
め、ＤＵＴ１の出力特性の評価を短時間の内に行うこと
ができる。しかも、最速最遅信号検出回路３で検出され
る最速および最遅の２つの信号の位相差はＴＩＡ４によ
って測定されるので、高い測定精度が得られる。
最遅信号検出回路３によってＤＵＴ１の出力信号ＤＱ１
〜ＤＱｎの内からレベル変化が最速および最遅の２つの
信号のみを検出してＴＩＡ４で両信号の位相差を測定す
るので、従来のように、ＤＵＴ１の各出力信号ＤＱ１〜
ＤＱｎの位相差を個別に求める必要がなくなる。このた
め、ＤＵＴ１の出力特性の評価を短時間の内に行うこと
ができる。しかも、最速最遅信号検出回路３で検出され
る最速および最遅の２つの信号の位相差はＴＩＡ４によ
って測定されるので、高い測定精度が得られる。
【００３９】実施の形態２．図３はこの実施の形態２に
おける半導体デバイス評価装置の構成を示すブロック図
であり、図１に示した実施の形態１と対応する構成部分
には同一の符号を付す。
おける半導体デバイス評価装置の構成を示すブロック図
であり、図１に示した実施の形態１と対応する構成部分
には同一の符号を付す。
【００４０】この実施の形態２における半導体デバイス
評価装置２の特徴は、最速最遅信号検出回路３がＤＵＴ
１内にビルトインされていることである。すなわち、Ｄ
ＵＴ１は、半導体デバイスの本来の所要動作を行う本体
回路部９に加えて、最速最遅信号検出回路３が同一チッ
プ内に搭載されている。その他の構成および作用は、実
施の形態１の場合と同様であるからここでは詳しい説明
は省略する。
評価装置２の特徴は、最速最遅信号検出回路３がＤＵＴ
１内にビルトインされていることである。すなわち、Ｄ
ＵＴ１は、半導体デバイスの本来の所要動作を行う本体
回路部９に加えて、最速最遅信号検出回路３が同一チッ
プ内に搭載されている。その他の構成および作用は、実
施の形態１の場合と同様であるからここでは詳しい説明
は省略する。
【００４１】このように、この実施の形態２では、最速
最遅信号検出回路３がＤＵＴ１内にビルトインされてい
るため、ＤＵＴ１の出力特性を測定するための信号出力
としては、オア合成回路７とアンド合成回路８の２つの
信号出力のみとなる。つまり、ＤＵＴ１の出力特性測定
用のピン数を削減できるため、ＤＵＴ１の出力特性を測
定する場合、チャンネル数が少なくて回路構成の比較的
簡単な安価なＴＩＡ４を利用することができる。
最遅信号検出回路３がＤＵＴ１内にビルトインされてい
るため、ＤＵＴ１の出力特性を測定するための信号出力
としては、オア合成回路７とアンド合成回路８の２つの
信号出力のみとなる。つまり、ＤＵＴ１の出力特性測定
用のピン数を削減できるため、ＤＵＴ１の出力特性を測
定する場合、チャンネル数が少なくて回路構成の比較的
簡単な安価なＴＩＡ４を利用することができる。
【００４２】上記の実施の形態１，２の半導体デバイス
評価装置２において、次のような変形例や応用例を考え
ることができる。
評価装置２において、次のような変形例や応用例を考え
ることができる。
【００４３】（１） 図１または図３に示した構成に対
して、図４に示すような最速最遅信号特定回路１１を付
加することができる。すなわち、この最速最遅信号特定
回路１１は、ＤＵＴ１の出力信号ＤＱ１〜ＤＱｎの内か
らレベルの立ち上がりが最速および最遅の信号を個別に
特定するためのもので、位相比較器１２およびオア回路
１３の複数個を組み合わせて構成されている。
して、図４に示すような最速最遅信号特定回路１１を付
加することができる。すなわち、この最速最遅信号特定
回路１１は、ＤＵＴ１の出力信号ＤＱ１〜ＤＱｎの内か
らレベルの立ち上がりが最速および最遅の信号を個別に
特定するためのもので、位相比較器１２およびオア回路
１３の複数個を組み合わせて構成されている。
【００４４】すなわち、この最速最遅信号特定回路１１
において、ＤＵＴ１からのｎライン分（ただしｎは偶
数）の出力信号ＤＱ１〜ＤＱｎを直接に入力する初段の
位相比較器１２はｎ／２個分、オア回路１３を介した次
段の位相比較器はｎ／４個分、さにらに、オア回路１３
を介した次段の位相比較器１２はｎ／８個分というよう
に、後段側に向けて位相比較器１２の個数が順次１／２
ずつ減少するように設けられている。
において、ＤＵＴ１からのｎライン分（ただしｎは偶
数）の出力信号ＤＱ１〜ＤＱｎを直接に入力する初段の
位相比較器１２はｎ／２個分、オア回路１３を介した次
段の位相比較器はｎ／４個分、さにらに、オア回路１３
を介した次段の位相比較器１２はｎ／８個分というよう
に、後段側に向けて位相比較器１２の個数が順次１／２
ずつ減少するように設けられている。
【００４５】各々の位相比較器１２は、２つの信号入力
端Ａ，Ｂおよび２つの信号出力端Ａ＞Ｂ，Ａ＜Ｂを有
し、一方の入力端Ａに加わる信号が他方の入力端Ｂに加
わる信号よりも位相が進んでいた場合には一方の信号出
力端Ａ＞Ｂからハイレベルの位相判別信号を出力すると
ともに、その位相判別情報を保持する。また、他方の入
力端Ｂに加わる信号が一方の入力端Ａに加わる信号より
も位相が進んでいた場合には他方のＡ＜Ｂからハイレベ
ルの位相判別信号を出力するとともに、その位相判別情
報を保持するようになっている。
端Ａ，Ｂおよび２つの信号出力端Ａ＞Ｂ，Ａ＜Ｂを有
し、一方の入力端Ａに加わる信号が他方の入力端Ｂに加
わる信号よりも位相が進んでいた場合には一方の信号出
力端Ａ＞Ｂからハイレベルの位相判別信号を出力すると
ともに、その位相判別情報を保持する。また、他方の入
力端Ｂに加わる信号が一方の入力端Ａに加わる信号より
も位相が進んでいた場合には他方のＡ＜Ｂからハイレベ
ルの位相判別信号を出力するとともに、その位相判別情
報を保持するようになっている。
【００４６】上記構成の最速最遅信号特定回路１１によ
ってＤＵＴ１から出力される各信号ＤＱ１〜ＤＱｎの内
からレベルの立ち上がりが最速および最遅の信号を個別
に特定するには、予め、ＡＴＥ５によって各位相比較器
１２が全てリセットされる。
ってＤＵＴ１から出力される各信号ＤＱ１〜ＤＱｎの内
からレベルの立ち上がりが最速および最遅の信号を個別
に特定するには、予め、ＡＴＥ５によって各位相比較器
１２が全てリセットされる。
【００４７】この状態で、前述のようにＡＴＥ５からＤ
ＵＴ１にテスト信号が入力されると、このテスト信号に
応じてＤＵＴ１からはｎライン分の信号ＤＱ１〜ＤＱｎ
が並列に出力されるので、最速最遅信号特定回路１１の
各位相比較器１２は、各信号ＤＱ１〜ＤＱｎの内で隣接
する２つの信号間の位相を順次比較する。
ＵＴ１にテスト信号が入力されると、このテスト信号に
応じてＤＵＴ１からはｎライン分の信号ＤＱ１〜ＤＱｎ
が並列に出力されるので、最速最遅信号特定回路１１の
各位相比較器１２は、各信号ＤＱ１〜ＤＱｎの内で隣接
する２つの信号間の位相を順次比較する。
【００４８】ＡＴＥ５は、最終段のオア回路１３からの
出力がＡＴＥ５に入力された時点で、各位相比較器１２
に保持されている位相判別情報を読み取り、全ての段の
位相比較器１２の出力がハイレベルの位相判別情報を保
持する状態となる入力信号と、全ての段の位相比較器１
２の出力がローレベルの位相判別情報を保持する状態と
なる入力信号とをそれぞれ検出する。
出力がＡＴＥ５に入力された時点で、各位相比較器１２
に保持されている位相判別情報を読み取り、全ての段の
位相比較器１２の出力がハイレベルの位相判別情報を保
持する状態となる入力信号と、全ての段の位相比較器１
２の出力がローレベルの位相判別情報を保持する状態と
なる入力信号とをそれぞれ検出する。
【００４９】そして、ＡＴＥ５は、全ての段の位相比較
器の出力がハイレベルの位相判別情報を保持する状態と
なる入力信号に対しては、ＤＵＴ１からの出力信号ＤＱ
１〜ＤＱｎの内でレベルの立ち上がりが最速の信号であ
ると特定する。また、全ての段の位相比較器１２の出力
がローレベルの位相判別情報を保持する状態となる入力
信号に対しては、ＤＵＴ１からの出力信号ＤＱ１〜ＤＱ
ｎの内でレベルの立ち上がりが最遅の信号であると特定
する。図２に示した例では、ＤＵＴ１からの各出力信号
ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速の信号
がＤＱｎ、最遅の信号がＤＱ２であると特定される。
器の出力がハイレベルの位相判別情報を保持する状態と
なる入力信号に対しては、ＤＵＴ１からの出力信号ＤＱ
１〜ＤＱｎの内でレベルの立ち上がりが最速の信号であ
ると特定する。また、全ての段の位相比較器１２の出力
がローレベルの位相判別情報を保持する状態となる入力
信号に対しては、ＤＵＴ１からの出力信号ＤＱ１〜ＤＱ
ｎの内でレベルの立ち上がりが最遅の信号であると特定
する。図２に示した例では、ＤＵＴ１からの各出力信号
ＤＱ１〜ＤＱｎの内でレベルの立ち上がりが最速の信号
がＤＱｎ、最遅の信号がＤＱ２であると特定される。
【００５０】このように、本発明の半導体デバイス評価
装置２に最速最遅信号特定回路１１を設けた場合には、
ＤＵＴ１の各出力信号ＤＱ１〜ＤＱｎの内からレベル変
化が最速および最遅の信号間の位相差（スキュー）を測
定できるだけでなく、そのレベル変化が最速の信号と最
遅の信号とを個別に特定することができる。このため、
ＤＵＴ１の出力特性が製品規格を満たさない場合には、
その不具合発生箇所について具体的な対策を講じること
が可能になる。
装置２に最速最遅信号特定回路１１を設けた場合には、
ＤＵＴ１の各出力信号ＤＱ１〜ＤＱｎの内からレベル変
化が最速および最遅の信号間の位相差（スキュー）を測
定できるだけでなく、そのレベル変化が最速の信号と最
遅の信号とを個別に特定することができる。このため、
ＤＵＴ１の出力特性が製品規格を満たさない場合には、
その不具合発生箇所について具体的な対策を講じること
が可能になる。
【００５１】（２） 図５に示すように、最速最遅信号
検出回路３内のオア合成回路７およびアンド合成回路８
の信号入力側にマスク回路１４を設けることもできる。
すなわち、このマスク回路１４は、インバータ１５、オ
ア合成回路７のマスク用となるアンド回路１６、および
アンド合成回路８のマスク用となるオア回路１７を備え
ており、これらの各回路１５，１６，１７は、ＤＵＴ１
からの出力信号ＤＱ１〜ＤＱｎのライン数に対応してｎ
個分設けられている。
検出回路３内のオア合成回路７およびアンド合成回路８
の信号入力側にマスク回路１４を設けることもできる。
すなわち、このマスク回路１４は、インバータ１５、オ
ア合成回路７のマスク用となるアンド回路１６、および
アンド合成回路８のマスク用となるオア回路１７を備え
ており、これらの各回路１５，１６，１７は、ＤＵＴ１
からの出力信号ＤＱ１〜ＤＱｎのライン数に対応してｎ
個分設けられている。
【００５２】そして、ＡＴＥ５からハイレベルのマスク
信号ＭＡＳＫ１〜ＭＡＳＫｎが個別に出力されたときに
は、各々のマスク信号ＭＡＳＫ１〜ＭＡＳＫｎは各イン
バータ１５を介してアンド回路１６に加わるとともに、
オア回路１７に直接入力されるようになっている。
信号ＭＡＳＫ１〜ＭＡＳＫｎが個別に出力されたときに
は、各々のマスク信号ＭＡＳＫ１〜ＭＡＳＫｎは各イン
バータ１５を介してアンド回路１６に加わるとともに、
オア回路１７に直接入力されるようになっている。
【００５３】したがって、ＤＵＴ１から出力されるある
１ライン分の信号たとえばＤＱ１をマスクする場合に
は、ＡＴＥ５からハイレベルのマスク信号ＭＡＳＫ１が
出力される。このマスク信号ＭＡＳＫ１はオア回路１７
に直接入力されるとともに、インバータ１５によりレベ
ル反転されてアンド回路１６に入力される。このため、
アンド回路１６の出力は常にローレベルに、オア回路１
７の出力は常にハイレベルになる。つまり、バッファ回
路６を介して出力される信号ＤＱ１はマスク回路１４に
よってマスクされてレベル変化しないため、この信号Ｄ
Ｑ１は、オア合成回路７およびアンド合成回路８による
最速最遅信号検出の対象から除外される。
１ライン分の信号たとえばＤＱ１をマスクする場合に
は、ＡＴＥ５からハイレベルのマスク信号ＭＡＳＫ１が
出力される。このマスク信号ＭＡＳＫ１はオア回路１７
に直接入力されるとともに、インバータ１５によりレベ
ル反転されてアンド回路１６に入力される。このため、
アンド回路１６の出力は常にローレベルに、オア回路１
７の出力は常にハイレベルになる。つまり、バッファ回
路６を介して出力される信号ＤＱ１はマスク回路１４に
よってマスクされてレベル変化しないため、この信号Ｄ
Ｑ１は、オア合成回路７およびアンド合成回路８による
最速最遅信号検出の対象から除外される。
【００５４】このように、マスク回路１４を設けること
によってＤＵＴ１の各出力信号ＤＱ１〜ＤＱｎの内から
出力特性の評価が不要な信号を選択的に除外することが
できるので、半導体デバイスの出力特性の評価をより一
層効率良く行うことが可能になる。
によってＤＵＴ１の各出力信号ＤＱ１〜ＤＱｎの内から
出力特性の評価が不要な信号を選択的に除外することが
できるので、半導体デバイスの出力特性の評価をより一
層効率良く行うことが可能になる。
【００５５】なお、本発明は、上記説明の構成に限定さ
れるものではなく、本発明の趣旨を逸脱しない範囲で適
宜に変更して実施することができる。
れるものではなく、本発明の趣旨を逸脱しない範囲で適
宜に変更して実施することができる。
【００５６】
【発明の効果】本発明に係る半導体デバイス評価装置
は、次の効果を奏する。
は、次の効果を奏する。
【００５７】（１） 請求項１記載の発明によれば、多
数の出力ピンを有する半導体デバイスから出力される信
号の出力特性を試験する場合に、最速最遅信号検出回路
によって半導体デバイスの出力信号の内からレベル変化
が最速および最遅の２つの信号のみを検出した後、位相
差測定手段によって両信号の位相差を測定することで、
半導体デバイスの出力特性が製品規格を満足するか否か
を評価することができる。したがって、従来のように、
半導体デバイスの出力信号の全てについて逐次位相差を
求める必要がなくなるので、半導体デバイスの出力特性
の評価を短時間の内に行うことが可能になる。
数の出力ピンを有する半導体デバイスから出力される信
号の出力特性を試験する場合に、最速最遅信号検出回路
によって半導体デバイスの出力信号の内からレベル変化
が最速および最遅の２つの信号のみを検出した後、位相
差測定手段によって両信号の位相差を測定することで、
半導体デバイスの出力特性が製品規格を満足するか否か
を評価することができる。したがって、従来のように、
半導体デバイスの出力信号の全てについて逐次位相差を
求める必要がなくなるので、半導体デバイスの出力特性
の評価を短時間の内に行うことが可能になる。
【００５８】（２） 請求項２記載の発明によれば、請
求項１記載の発明の効果に加えて、多数の出力ピンを有
する半導体デバイスを対象とし、かつ、入力チャンネル
数の少ないタイムインターバルアナライザを使用してい
るにもかかわらず、従来のような信号選択用のセレクタ
が不要となる。このため、装置全体の構成を簡略化で
き、しかも、タイムインターバルアナライザを使用して
いるために半導体デバイスから出力される信号の位相差
を高精度に測定することができる。
求項１記載の発明の効果に加えて、多数の出力ピンを有
する半導体デバイスを対象とし、かつ、入力チャンネル
数の少ないタイムインターバルアナライザを使用してい
るにもかかわらず、従来のような信号選択用のセレクタ
が不要となる。このため、装置全体の構成を簡略化で
き、しかも、タイムインターバルアナライザを使用して
いるために半導体デバイスから出力される信号の位相差
を高精度に測定することができる。
【００５９】（３） 請求項３記載の発明によれば、請
求項１または請求項２に記載の発明の効果に加えて、最
速最遅信号検出回路が半導体デバイスにビルトインされ
ているため、半導体デバイスにおいてその出力特性を測
定するための信号の出力ピン数を削減することができ
る。このため、比較的安価な位相差測定手段を用いるこ
とが可能になる。
求項１または請求項２に記載の発明の効果に加えて、最
速最遅信号検出回路が半導体デバイスにビルトインされ
ているため、半導体デバイスにおいてその出力特性を測
定するための信号の出力ピン数を削減することができ
る。このため、比較的安価な位相差測定手段を用いるこ
とが可能になる。
【００６０】（４） 請求項４記載の発明によれば、請
求項１ないし請求項３のいずれか１項に記載の発明の効
果に加えて、最速最遅信号特定回路によって、半導体デ
バイスの各出力ピンから出力される各信号の内からレベ
ル変化が最速および最遅の信号を個別に特定することが
できる。このため、半導体デバイスの出力特性の不具合
発生箇所について具体的な対策を講じることが可能にな
る。
求項１ないし請求項３のいずれか１項に記載の発明の効
果に加えて、最速最遅信号特定回路によって、半導体デ
バイスの各出力ピンから出力される各信号の内からレベ
ル変化が最速および最遅の信号を個別に特定することが
できる。このため、半導体デバイスの出力特性の不具合
発生箇所について具体的な対策を講じることが可能にな
る。
【００６１】（５） 請求項５記載の発明によれば、請
求項１ないし請求項４のいずれか１項に記載の発明の効
果に加えて、マスク回路によって半導体デバイスからの
各々の出力信号の内から出力特性の評価が不要な信号を
選択的に除外することができるので、半導体デバイスの
出力特性の評価をより一層効率良く行うことが可能にな
る。
求項１ないし請求項４のいずれか１項に記載の発明の効
果に加えて、マスク回路によって半導体デバイスからの
各々の出力信号の内から出力特性の評価が不要な信号を
選択的に除外することができるので、半導体デバイスの
出力特性の評価をより一層効率良く行うことが可能にな
る。
【図１】 本発明の実施の形態１に係る半導体デバイス
評価装置の構成を示すブロック図である。
評価装置の構成を示すブロック図である。
【図２】 図１の装置の動作説明に供するタイミングチ
ャートである。
ャートである。
【図３】 本発明の実施の形態２に係る半導体デバイス
評価装置の構成を示すブロック図である。
評価装置の構成を示すブロック図である。
【図４】 最速最遅信号特定回路の構成を示すブロック
図である。
図である。
【図５】 最速最遅信号検出回路内に設けたマスク回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】 従来技術において、半導体デバイスの出力特
性を自動テスト装置を用いて測定する場合の構成図であ
る。
性を自動テスト装置を用いて測定する場合の構成図であ
る。
【図７】 図６の自動テスト装置により半導体デバイス
の出力信号の位相差を測定する場合の動作説明に供する
タイミングチャートである。
の出力信号の位相差を測定する場合の動作説明に供する
タイミングチャートである。
【図８】 従来技術において、半導体デバイスの出力特
性をタイムインターバルアナライザを用いて測定する場
合の構成図である。
性をタイムインターバルアナライザを用いて測定する場
合の構成図である。
【図９】 図８のタイムインターバルアナライザを用い
て半導体デバイスの出力信号の位相差を測定する場合の
動作説明に供するタイミングチャートである。
て半導体デバイスの出力信号の位相差を測定する場合の
動作説明に供するタイミングチャートである。
１ ＤＵＴ（半導体デバイス）、２ 半導体デバイス評
価装置、３ 最速最遅信号検出回路、４ ＴＩＡ（位相
差測定手段）、５ ＡＴＥ、６ バッファ回路、７ オ
ア合成回路、８ アンド合成回路、１１ 最速最遅信号
特定回路、１４マスク回路。
価装置、３ 最速最遅信号検出回路、４ ＴＩＡ（位相
差測定手段）、５ ＡＴＥ、６ バッファ回路、７ オ
ア合成回路、８ アンド合成回路、１１ 最速最遅信号
特定回路、１４マスク回路。
Claims (5)
- 【請求項１】 半導体デバイスにテスト信号を入力し、
これに応じて半導体デバイスの複数の出力ピンから並列
に出力される各信号の出力特性を評価するための装置で
あって、前記半導体デバイスからの各出力信号を共に入
力して、これらの信号の内からレベル変化が最速および
最遅の信号をそれぞれ検出する最速最遅信号検出回路
と、この最速最遅信号検出回路から出力される最速信号
および最遅信号を共に取り込んで両信号の位相差を測定
する位相差測定手段と、を備えることを特徴とする半導
体デバイス評価装置。 - 【請求項２】 前記最速最遅信号検出回路は、前記半導
体デバイスからの各出力信号を共に入力するオア合成回
路およびアンド合成回路を含む一方、前記位相差測定手
段は前記オア合成回路およびアンド合成回路の出力信号
を共に入力して両信号の位相差を測定するタイムインタ
ーバルアナライザからなることを特徴とする請求項１記
載の半導体デバイス評価装置。 - 【請求項３】 前記最速最遅信号検出回路は、半導体デ
バイスにビルトインされていることを特徴とする請求項
１または請求項２に記載の半導体デバイス評価装置。 - 【請求項４】 前記半導体デバイスからの各出力信号の
位相を互いに比較して、これらの各出力信号の内からレ
ベル変化が最速および最遅の信号を個別に特定する最速
最遅信号特定回路を備えることを特徴とする請求項１な
いし請求項３のいずれか１項に記載の半導体デバイス評
価装置。 - 【請求項５】 前記オア合成回路およびアンド合成回路
の信号入力側には、前記半導体デバイスの各出力ピンか
らの出力信号が前記両回路へ入力されるのを個別に制限
するマスク回路が設けられていることを特徴とする請求
項１ないし請求項４のいずれか１項に記載の半導体デバ
イス評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002150430A JP2003344493A (ja) | 2002-05-24 | 2002-05-24 | 半導体デバイス評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002150430A JP2003344493A (ja) | 2002-05-24 | 2002-05-24 | 半導体デバイス評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003344493A true JP2003344493A (ja) | 2003-12-03 |
Family
ID=29768288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002150430A Pending JP2003344493A (ja) | 2002-05-24 | 2002-05-24 | 半導体デバイス評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003344493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006308302A (ja) * | 2005-04-26 | 2006-11-09 | Nec Electronics Corp | マスク回路及びマスク制御回路並びにマスク方法 |
| WO2010137076A1 (ja) * | 2009-05-28 | 2010-12-02 | 株式会社アドバンテスト | パルス測定装置およびパルス測定方法ならびにそれらを用いた試験装置 |
-
2002
- 2002-05-24 JP JP2002150430A patent/JP2003344493A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006308302A (ja) * | 2005-04-26 | 2006-11-09 | Nec Electronics Corp | マスク回路及びマスク制御回路並びにマスク方法 |
| WO2010137076A1 (ja) * | 2009-05-28 | 2010-12-02 | 株式会社アドバンテスト | パルス測定装置およびパルス測定方法ならびにそれらを用いた試験装置 |
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