JP2002323546A

JP2002323546A - リーク電流試験方法及び半導体集積回路

Info

Publication number: JP2002323546A
Application number: JP2001126830A
Authority: JP
Inventors: Hidetoshi Osakabe; 英利長壁
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-04-25
Filing date: 2001-04-25
Publication date: 2002-11-08

Abstract

(57)【要約】【課題】リーク電流異常検出の容易化を図るための技
術を提供する。【解決手段】クロック信号に同期して取り込まれたテ
ストパターンを取り扱う機能モジュール（２０７，２０
８，２０９）を含んで半導体集積回路（２００）が構成
されるとき、上記機能モジュールへのクロック信号供給
を、上記テストパターンの所定ステップ毎に停止するた
めのクロック制御手段（２０２）と、上記機能モジュー
ルへのクロック信号の供給停止毎に、上記機能モジュー
ルに流れる電流を測定可能な電流測定回路（２５０）と
を設け、複数ステップについての電流測定結果を得るこ
とで、リーク電流の異常検出の容易化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
故障診断技術、さらにはリーク電流試験の試験技術に関
する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）の回路規模が
増大するにつれて、設計者が回路の機能や動作を考えて
テストパターンを作成することは膨大な時間を要する。
故障シミュレーションは莫大な時間を要し、故障検出率
を評価することも現実的に難しくなっている。さらに、
テストベクトル数の増加、テスト周期の短縮はＬＳＩテ
スタの高機能化、高性能化を要求し、テスタのコスト上
昇を招いている。特に、メモリではビット容量の増大に
伴いテスト時間が増大している。このような事情からテ
スト容易化の手法として、ビルトインセルフテスト（Ｂ
ｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ、以下「ＢＩＳＴ」
と記述する）が注目されている。ＢＩＳＴでは、テスト
パターンの発生手段とテスト結果の評価手段とがＬＳＩ
に内蔵され、自己テストが可能とされる。

【０００３】また、半導体記憶装置において、タイミン
グマージンや、電圧マージンのテスト、電流異常検知な
どを内蔵機能により実現するための技術として、特開平
８−３１５５９８号公報に記載された技術がある。これ
によれば、与えられたプログラムに従って、メモリテス
ト信号およびメモリセルアレイに対するタイミング信号
を制御するための制御信号を発生するシーケンサ部と、
該シーケンサ部からの制御信号により制御されるタイミ
ング発生回路と、メモリ読みだし結果判定部とを設け、
メモリ内でメモリセルアレイに対し複数のタイミング信
号を発生することにより、タイミングマージンテストを
行うことを可能とした半導体集積回路を得ることができ
る。

【０００４】

【発明が解決しようとする課題】半導体集積回路の開発
及び製造においてリーク電流試験（ＩＤＤＱ）の実施が
重要とされ、特に自動車向け製品では、製品選別のため
のＩＤＤＱテストが必須とされる他、ＩＤＤＱテストを
利用した不良解析などへの応用が期待されている。すな
わち、ＩＤＤＱテストとは、ＣＭＯＳ回路の定常状態で
のリーク電流を測定することにより、故障の有無を判定
するための方法とされる。ＩＤＤＱテストについて本願
発明者が検討したところ、半導体集積回路内で導電ライ
ンが短絡しているにもかかわらず、ＩＤＤＱテストにお
いてリーク電流の異常を検出することができない場合が
あることが見いだされた。例えば互いに隣接配置された
２本の導電ラインが短絡しているような場合において、
この２本の導電ラインが共に、論理値“１”あるいは論
理値“０”になる場合、そのタイミングにおけるＩＤＤ
Ｑテストには、上記の導電ライン短絡に起因する短絡電
流は反映されないため、そのタイミングではリーク電流
の異常を検出することが困難とされる。

【０００５】また、半導体集積回路内の断線の有無を検
出することは、半導体集積回路の不良解析において極め
て重要とされる。しかしながら、断線の有無は、通常は
ファンクションテストの結果を解析しなければならず、
半導体集積回路に流れる電流を単に測定したところで、
その測定結果から断線の有無を知ることはできない。

【０００６】さらに、上記技術によれば、半導体集積回
路のリーク電流の異常が検出されたとしても、リーク電
流の異常の原因となっている機能モジュールを特定する
ことが困難とされる。

【０００７】本発明の目的は、リーク電流の異常検出の
容易化を図るための技術を提供することにある。

【０００８】本発明の別の目的は、半導体集積回路の電
流測定結果に基づいて当該半導体集積回路内の断線チェ
ックを可能とするための技術を提供することにある。

【０００９】本発明の別の目的は、リーク電流の異常の
原因となる機能モジュールの特定を可能とするための技
術を提供することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、半導体集積回路における内部回
路へのクロック信号供給を、テストパターンの所定ステ
ップ毎に停止するとともに、このクロック信号の供給停
止毎に、上記内部回路に流れる電流を測定し、その測定
結果の演算処理を行う。

【００１３】上記手段によれば、半導体集積回路におけ
る内部回路へのクロック信号供給を、テストパターンの
所定ステップ毎に停止するとともに、このクロック信号
の供給停止毎に、上記内部回路に流れる電流を測定する
ことにより、複数ステップについての電流測定結果を得
ることができ、この電流測定結果によれば、例えば互い
に隣接する導電ライン同士の短絡において２本の導電ラ
インの論理値が互いに異なるような条件での電流測定結
果から不所望に電流が増大するタイミングを見つけ出す
こができ、そのことが、ＩＤＤＱテストにおけるリーク
電流の異常の検出の容易化を達成する。

【００１４】このとき、外部信号に同期してクロック信
号を生成するための位相ロックド・ループ（ｐｈａｓｅ
ｌｏｃｋｅｄｌｏｏｐ：ＰＬＬ）回路の後段に配置
されたクロック制御回路の動作を、上記半導体集積回路
の外部から与えられたトリガ信号で制御することによ
り、上記ＰＬＬ回路を動作させた状態で、上記半導体集
積回路における内部回路へのクロック信号の供給停止を
行うことができる。また、上記内部回路への電源供給経
路に配置された抵抗の両端に生じた電圧レベルを、上記
半導体集積回路における内部回路へのクロック信号の供
給停止毎に測定し、その測定結果を期待値と比較するた
めの第１演算処理、及び上記測定結果の周波数解析のた
めの第２演算処理を行うことができる。半導体集積回路
内部の導電ラインが断線している場合、その断線箇所か
ら電流の反射を生じるから、電流測定結果を周波数解析
すると、上記電流の反射成分は、特定の周波数における
不所望な電流強度の上昇として把握することができる。
故に電流測定結果を周波数解析することで断線チェック
を行うことができる。ここで、ＩＤＤＱテストのよう
に、クロック信号が入力されてから電流が安定された後
の測定結果には、断線箇所からの電流反射成分が反映さ
れないため、導電ラインの断線チェックを行う場合に
は、クロック信号が供給されてから電流が安定するまで
のリーク電流の測定結果を使って周波数解析を行うよう
にすると良い。

【００１５】クロック信号に同期して取り込まれたテス
トパターンを取り扱う機能モジュールを含んで半導体集
積回路が構成されるとき、上記機能モジュールへのクロ
ック信号供給を、上記テストパターンの所定ステップ毎
に停止するためのクロック制御手段と、上記機能モジュ
ールへのクロック信号の供給停止毎に、上記機能モジュ
ールに流れる電流を測定可能な電流測定手段とを設け
る。

【００１６】上記手段によれば、電流測定手段は、クロ
ック信号の供給停止毎に、上記内部回路に流れる電流を
測定することにより、複数ステップについての電流測定
結果を得る。この電流測定結果によれば、例えば互いに
隣接する導電ライン同士の短絡において２本の導電ライ
ンの論理値が互いに異なるような条件での電流測定結果
から不所望に電流が増大するタイミングを見つけ出すこ
ができ、そのことが、ＩＤＤＱテストにおけるリーク電
流の異常の検出の容易化を達成する。

【００１７】クロック信号に同期して取り込まれたテス
トパターンを取り扱う機能モジュールを含んで半導体集
積回路が構成されるとき、外部から取り込まれた信号に
同期してクロック信号を生成するためのＰＬＬ回路と、
上記ＰＬＬ回路の後段に配置され、上記クロック信号を
上記機能モジュールに供給するとともに、外部から取り
込まれたトリガ信号に従って上記機能モジュールへのク
ロック信号供給を、上記テストパターンの所定ステップ
毎に停止するためのクロック制御手段と、上記機能モジ
ュールへのクロック信号の供給停止毎に、当該機能モジ
ュールに流れる電流を測定可能な電流測定手段とを設け
る。

【００１８】上記手段によれば、クロック制御手段は、
上記ＰＬＬ回路の後段に配置され、上記クロック信号を
上記機能モジュールに供給するとともに、外部から取り
込まれたトリガ信号に従って上記機能モジュールへのク
ロック信号供給を、上記テストパターンの所定ステップ
毎に停止する。通常、ＰＬＬ回路は起動されてから状態
が安定するまでに時間がかかるが、上記のようにクロッ
ク制御手段を設けることで、ＰＬＬ回路の動作を停止さ
せないで済むので、クロック信号の供給が停止されてか
ら、次にクロック信号の供給を再開する場合において、
ＰＬＬ回路の状態が安定するのを待つ必要がない。

【００１９】このとき、上記電流測定手段は、上記機能
モジュールに流れる電流を検出可能な電流検出手段と、
上記電流検出手段の検出結果を処理する処理手段とを含
んで構成することができる。また、上記電流検出手段の
検出結果を外部出力可能な検出結果出力端子を設けるこ
とができる。さらに、検出結果出力に必要とされる端子
数の低減化を図るには、上記電流検出手段の検出結果を
外部出力可能な検出結果出力端子と、上記電流検出手段
の検出結果を選択的に上記検出結果出力端子に伝達可能
な選択手段とを設けると良い。そして、上記電流検出手
段の検出結果と基準電圧との比較結果の外部出力を可能
とするには、上記電流検出手段の検出結果と基準電圧と
を比較するためのコンパレータと、上記コンパレータで
の比較結果を外部出力可能な比較結果出力端子とを設け
ると良い。また、この場合においても、比較結果出力に
必要とされる端子数の低減化を図るため、上記電流検出
手段の検出結果と基準電圧とを比較するためのコンパレ
ータと、上記コンパレータでの比較結果を外部出力可能
な比較結果出力端子と、上記コンパレータの出力信号を
選択的に上記比較結果出力端子に伝達するための選択手
段とを設けることができる。

【００２０】上記電流検出手段は、機能モジュールに流
れる電流を電圧に変換して検出するための抵抗を含んで
構成することができる。また、上記電流検出手段は、上
記機能モジュールに電源を供給するための第１トランジ
スタと、上記第１トランジスタにカレントミラー結合さ
れた第２トランジスタと、上記第２トランジスタに直列
接続され、対応する機能モジュールに流れる電流を電圧
に変換して検出するための抵抗と、を含んで構成するこ
とができる。

【００２１】上記抵抗の値の調整を可能とするには、第
１抵抗と、それに並列接続されることによって合成抵抗
値を低下可能な第２抵抗とを含んで上記抵抗を構成する
ことができる。このとき、抵抗値調整の容易化を図るに
は、保持情報の書き換えが可能なレジスタと、上記レジ
スタの保持情報に基づいて、上記第１抵抗に上記第２抵
抗を並列接続させるためのスイッチとを設けると良い。

【００２２】また、上記クロック制御手段によりクロッ
ク信号の供給が停止されてからクロック信号の供給が再
開されるまでの間に得られたデータの収集を可能とする
には、入力信号をサンプリングして保持するためのサン
プルホールド回路と、上記サンプルホールド回路の保持
情報を選択するためのセレクタと、上記セレクタの選択
結果をディジタル信号に変換するためのＡＤ変換器とを
含んで上記処理手段を構成すると良い。このとき、上記
ＡＤ変換器でのＡＤ変換結果を期待値と比較するための
比較手段と、上記比較手段での比較結果を外部出力可能
なバスコントローラとを設けることができる。また、上
記ＡＤ変換器での変換結果の周波数解析を行う解析手段
と、上記解析手段での解析結果を外部バスに出力可能な
バスコントローラとを設けることができる。

【００２３】そして、電流測定において機能モジュール
毎に必要な電圧を的確に印加するには、外部からの電源
供給を可能とする第１端子と、上記第１端子を介して上
記機能モジュールに電源供給が行われている場合におけ
る上記機能モジュールでの端子電圧の外部モニタを可能
とする第２端子とを設け、上記第２端子を介して電圧モ
ニタを行い、そのモニタ結果に応じて上記第１端子に供
給する電源電圧のレベルをフィードバック制御すると良
い。

【００２４】クロック信号に同期して供給されたパター
ンに基づいて動作可能な機能モジュールと、上記機能モ
ジュールへの上記クロック信号の供給及び停止を制御す
るクロック制御回路と、上記機能モジュールに流れる電
流を計測する計測回路とを有して半導体集積回路が形成
されるとき、上記クロック制御回路は、制御信号の受領
に応答して、上記機能モジュールへの上記クロック信号
の供給を停止し可能に構成し、上記計測回路は、上記機
能モジュールへ上記クロック信号が停止されたことに応
答して、上記機能モジュールに流れる電流を計測可能に
構成することができる。

【００２５】このとき、上記計測回路は、抵抗素子と、
上記抵抗素子の両端の電圧値を増幅する増幅回路と、上
記増幅回路のアナログ出力信号をデジィタル信号へ変換
するＡＤ変換回路とを含んで構成することができる。ま
たこのとき、上記計測回路の計測値を格納する記憶回路
と、上記記憶回路に格納された計測値を処理するデータ
処理回路とを設けることができる。

【００２６】上記記憶回路はＲＡＭとすることができ、
上記データ処理回路は中央処理装置とすることができ
る。このとき、中央処理装置では、ＲＡＭに記憶されて
いる計測値の周波数解析が可能とされる。

【００２７】そして、第１電圧が供給される第１ノード
と、上記第１電圧より低い第２電圧が供給される第２ノ
ードと、クロック信号が供給される第３ノードとを含
み、上記第３ノードに供給されるクロック信号に同期し
て供給されるパターンに基づいて動作可能な機能モジュ
ールと、制御信号の受領に応答して、上記機能モジュー
ルへの上記クロック信号の供給及び停止を制御するクロ
ック制御回路と、上記機能モジュールに流れる電流を計
測する計測回路と、上記計測回路から出力されたアナロ
グ出力信号をディジタル信号へ変換するＡＤ変換回路
と、上記ＡＤ変換回路によって変換された上記ディジタ
ル信号を格納可能な記憶回路と、上記記憶回路に格納さ
れた上記ディジタル信号に対して演算処理を実行可能な
中央処理回路と、上記第１ノードに結合された第１端子
と、上記第１ノードとは異なる第２端子とを有して半導
体集積回路が形成されるとき、上記計測回路は、上記第
２端子と上記第１ノードとの間に結合された抵抗素子
と、上記抵抗素子の両端の電圧値を増幅する増幅回路と
を含み、上記クロック制御回路は、制御信号の受領に応
答して、上記機能モジュールへの上記クロック信号の供
給の停止が可能とされ、上記計測回路は、上記機能モジ
ュールへ上記クロック信号が停止されたことに応答し
て、上記機能モジュールに流れる電流の計測が可能とさ
れる。このとき、上記中央処理装置で行われる演算処理
は、周波数解析処理とすることができる。また、上記第
１端子は、上記機能モジュールが上記パターンに基づい
て動作している間、外部テスタに設けられた電源回路か
ら上記機能モジュールのための上記第１電圧が供給さ
れ、上記第１端子及び上記第２端子は、上記計測回路が
計測動作を実行している間、上記外部テスタに設けられ
た上記電源回路に結合され、上記第１ノードが上記第１
電圧となるように帰還制御されることにより、機能モジ
ュール毎に必要な電圧を的確に印加することができる。
さらに、上記抵抗の抵抗値の補正値、上記増幅回路のオ
フセット電圧値及びダイナミックレンジ補正値を、上記
記憶回路に格納し、上記中央処理装置での上記演算処理
の際に、上記抵抗の抵抗値の補正値、上記オフセット電
圧値及びダイナミックレンジ補正値を利用することがで
きる。

【００２８】

【発明の実施の形態】図１には、本発明にかかるリーク
電流試験方法の一例が示される。

【００２９】半導体集積回路（ＬＳＩ）１１は、特に制
限されないが、公知のＣＭＯＳ半導体集積回路製造技術
によって単結晶シリコン基板などのひとつの半導体基板
に形成されたマイクロコンピュータなどとされる。この
半導体集積回路１１は、テストボード１６に載置され、
このテストボード１６を介してテスタ１０に結合され
る。テスタ１０は、テスト対象とされる半導体集積回路
１１に電源を供給したり、予め設定されたテストパター
ン、半導体集積回路１１の動作に必要な各種制御信号
や、クロック信号を供給する。また、このテストボード
１６には、半導体集積回路１１に流れる電流を電圧に変
換して検出するための抵抗１３、上記テスタ１０の動作
制御によって上記抵抗１３の両端を短絡可能なスイッチ
１２、上記抵抗１３の両端の電圧レベルを増幅するため
の増幅回路１４、及び上記増幅回路１４の出力信号を、
トリガ信号ＴＲＧのアサートタイミングに同期してディ
ジタル信号に変換するためのＡＤ（アナログ・ディジタ
ル）変換器（ＡＤＣ）１５が設けられている。上記スイ
ッチ１２には、特に制限されないが、オン抵抗が極めて
少ないスイッチ、例えばフィルムアクチュエータを適用
することができる。

【００３０】上記ＡＤ変換器１５の出力信号は、期待値
との比較や周波数解析のために、テストボード１６の外
部に配置されたワークステーション（ＥＷＳ）１７など
のデータ処理装置に伝達される。

【００３１】半導体集積回路１１は、クロック信号ＣＫ
１を取り込むためのクロック入力端子、トリガ信号を取
り込むためのトリガ入力端子、高電位側電源Ｖｄｄを取
り込むための高電位側電源端子、低電位側電源Ｖｓｓを
取り込むための低電位側電源端子、さらにはデータの入
出力を可能とするデータ入出力端子など、各種端子が設
けられている。

【００３２】図２には、上記半導体集積回路１１の構成
例が示される。

【００３３】図２に示されるように上記半導体集積回路
１１は、中央処理装置（ＣＰＵ）や、その周辺回路など
を含む内部回路２０と、外部から供給されたクロック信
号ＣＫ１に同期してクロック信号ＣＫ２を生成するＰＬ
Ｌ（フェーズ・ロックド・ループ）回路１８、上記ＰＬ
Ｌ回路１８から出力されたクロック信号ＣＫ２が上記内
部回路２０に伝達されるのを制御するためのクロック制
御回路１９を含む。内部回路２０は、入力されたテスト
パターンＴＰを、クロック制御回路１９から出力された
クロック信号ＣＫ３に同期して内部に取り込んで処理す
る。クロック制御回路１９には、テスタ１０からトリガ
信号ＴＲＧが伝達され、クロック制御信号１９は、この
トリガ信号ＴＲＧがアサートされた期間において内部回
路２０へのクロック信号ＣＫ３の供給を停止する。クロ
ック信号ＣＫ３の供給が停止された場合に、内部回路２
０の動作は停止される。

【００３４】テスタ１０は、半導体集積回路１１のリー
ク電流を測定する場合以外はスイッチ１２をオンさせて
抵抗１３の両端を短絡させる。この状態で半導体集積回
路１１に高電位側電源Ｖｄｄが供給されることにより、
半導体集積回路１１の機能試験が可能とされる。この機
能試験には、テスタ１０において生成されたテストパタ
ーンが半導体集積回路１１に供給され、その後、半導体
集積回路１１から出力された信号が期待値と一致するか
否かの判別がテスタ１０において行われる。この判別に
おいて、半導体集積回路１１から出力された信号とその
期待値とが一致する場合には半導体集積回路１１の動作
は正常と判断されるが、半導体集積回路１１から出力さ
れた信号とその期待値とが不一致の場合には半導体集積
回路１１の動作は異常と判断される。

【００３５】次に、リーク電流の測定は次のように行わ
れる。

【００３６】リーク電流の測定において、テスタ１０
は、スイッチ１２をオフ状態とする。これにより、高電
位側電源Ｖｄｄは、抵抗１３を介して半導体集積回路１
１に供給される。故に、半導体集積回路１１に流れる電
流に応じて抵抗１３の両端に電位差を生ずる。抵抗１３
の両端の電位差は、半導体集積回１１に流れる電流を反
映しており、そのような意味で、抵抗１３は、半導体集
積回路１１に流れる電流を電圧に変換する。抵抗１３の
両端の電圧は、後段の増幅回路によって検出されて増幅
される。増幅された電圧、すなわち、増幅回路１４の出
力（アナログ信号）は、ＡＤ変換器１５でディジタル信
号に変換されてから後段のワークステーション１７に伝
達される。

【００３７】ここで、上記ＡＤ変換器１５でのアナログ
・ディジタル変換のタイミングは、テスタ１０からのト
リガ信号ＴＲＧに同期して制御される。すなわち、テス
タ１０は、トリガ信号ＴＲＧを例えばハイレベルにアサ
ートし、そのアサートタイミングから所定時間経過後に
ＡＤ変換器１５での変換動作を開始させる。トリガ信号
ＴＲＧは、テストパターンＴＰの所定ステップ毎にアサ
ートされる。このため、内部回路２０には、テストパタ
ーンＴＰの所定ステップ毎にクロック信号ＣＫ２の供給
が停止される。そしてこのクロック信号ＣＫ２の供給が
停止される毎に、そのときの抵抗１３の両端の電圧レベ
ルに基づく増幅回路１４の出力信号がＡＤ変換器１５で
変換され、その変換結果がワークステーション１７に伝
達される。このワークステーション１７では、上記ＡＤ
変換器１５から伝達されたデータについての演算処理が
行われる。この演算処理には、上記ＡＤ変換器１５の出
力値を期待値と比較し、その比較結果に基づいてリーク
電流の異常を判別する処理や、上記ＡＤ変換器１５の出
力信号の周波数解析（高速フーリエ変換）処理が含まれ
る。

【００３８】ここで、内部回路２０においては、図７に
示されるように、クロック信号ＣＫ３がハイレベルにさ
れた直後に大きな内部電流が流れ、それから徐々に電流
が減少され、やがて電流が安定する。この明細書におい
ては、内部電流が安定したときの電流が「ＩＤＤＱ」と
定義される。一方、クロック信号ＣＫ３がハイレベルに
されてから上記内部電流が安定するまでの期間に流れる
電流は、「ＩＤＤ」と定義され、上記「ＩＤＤＱ」と区
別される。ＩＤＤやＩＤＤＱは、測定のタイミングが若
干異なるだけであり、それらは、クロック信号ＣＫ３が
入力された後に、当該クロック信号ＣＫ３の供給を一時
的に停止することで測定することができる。図７におい
て８１〜８３で示されるのは、トリガ信号ＴＲＧがハイ
レベルにアサートされることによってクロック信号ＣＫ
３が停止される毎に到来する測定点である。この測定点
８１〜８３は、ＡＤ変換器１５での変換開始点に相当す
る。

【００３９】図８には、テストパターンＴＰのステップ
とＩＤＤＱとの関係が示される。尚、図８においては、
「１００１」、「２２０１」、「３４１１」などのよう
に、テストパターンＴＰにおける代表的なステップのみ
が示されている。図８に示されるように、ＩＤＤＱは、
テストパターンＴＰのステップによって大きく異なる。

【００４０】ここで、内部回路２０において互いに隣接
配置された２本の導電ラインが短絡しているような場合
を考えてみる。テストパターンＴＰの特定のステップに
おいて、この２本の導電ラインが共に、論理値“１”あ
るいは論理値“０”になる場合、当該タイミングでのＩ
ＤＤＱには、上記の導電ライン短絡に起因する短絡電流
は反映されないため、そのタイミングではＩＤＤＱの異
常を検出することができない。しかしながら、テストパ
ターンＴＰの別のステップにおいて、上記２本の導電ラ
インの論理値が互いに異なる場合には、そこに短絡電流
が流れるため、そのステップにおいてはＩＤＤＱの異常
を検出することができる。

【００４１】そこで、内部回路２０へのクロック信号Ｃ
Ｋ３の供給を、テストパターンの所定ステップ毎に停止
するとともに、このクロック信号ＣＫ３の供給停止毎
に、ＡＤ変換器１５での変換動作を開始させるようにす
れば、より多くのステップにおける電流測定が可能とな
り、例えば上記導電ラインの短絡の場合において上記２
本の導電ラインの論理値が互いに異なるような条件での
電流測定結果から、不所望にリーク電流が増大するタイ
ミングを見つけ出すこができ、それによってリーク電流
の異常を検出することができる。このリーク電流の異常
の検出は、ワークステーション１７において、上記ＡＤ
変換器１５の出力値と期待値とを比較することによって
可能とされる。すなわち、上記ＡＤ変換器１５の出力値
が期待値と一致するならばリーク電流の異常は生じてい
ないのに対して、上記ＡＤ変換器１５の出力値が期待値
と一致しなければ、リーク電流の異常を生じている。ま
た、ワークステーション１７では、上記ＡＤ変換器１５
の出力データの周波数解析（高速フーリエ変換）が行わ
れ、その解析結果に基づいて、導電ラインの断線の検出
が可能とされる。例えば、図１０に示されるように、イ
ンバータ９１とその出力信号を反転するためのインバー
タ９２との間の導電ラインＬが断線されている場合、そ
の断線箇所において電流の反射が起こる。その場合の電
流測定結果を周波数解析すると、図９に示されるよう
に、上記電流の反射成分は、特定の周波数における不所
望な電流強度の上昇として把握することができる。従っ
て、そのような周波数解析結果から、導電ラインＬの断
線を容易に発見することができる。尚、導電ラインの断
線チェックを行う場合、クロック信号が供給されてから
電流が安定するまでの電流（ＩＤＤ）の測定結果を使っ
て周波数解析を行うようにする。ＩＤＤＱのように、ク
ロック信号が入力されてから電流が安定された後の測定
結果には、断線箇所からの電流反射成分が反映されない
ことによる。

【００４２】上記の例によれば、以下の作用効果を得る
ことができる。

【００４３】（１）内部回路２０へのクロック信号ＣＫ
３の供給を、テストパターンの所定ステップ毎に停止す
るとともに、このクロック信号ＣＫ３の供給停止毎に、
ＡＤ変換器１５での変換動作を開始させるようにすれ
ば、例えば上記導電ラインの短絡の場合において上記２
本の導電ラインの論理値が互いに異なるような条件での
電流測定結果から、不所望に電流が増大するタイミング
を見つけ出すこができ、それによってリーク電流の異常
を容易に検出することができる。

【００４４】（２）図１０に示されるように導電ライン
Ｌが断線されている場合、その断線箇所において電流の
反射が起こるため、ＡＤ変換器１５の出力信号の周波数
解析を行うことにより、断線を容易に発見することがで
きる。

【００４５】次に、別の実施の形態について説明する。

【００４６】図３には、本発明にかかる半導体集積回路
の一例であるマイクロコンピュータが示される。図３に
示されるマイクロコンピュータ２００は、特に制限され
ないが、公知の半導体集積回路製造技術により、単結晶
シリコン基板などの一つの半導体基板に形成される。

【００４７】マイクロコンピュータ２００は、内部バス
と、外部バスとの間のデータのやり取りを可能とするた
めのバスコントローラ２０６と、それぞれ所定の機能を
有する複数の機能モジュールを含む。この複数の機能モ
ジュールには、プログラムの実行によって所定の演算処
理を行うための中央処理装置（ＣＰＵ）２０８、複数の
スタティック型メモリセルをアレイ状に配列して成るス
タティック型ランダム・アクセス・メモリ（ＳＲＡＭ）
２０９、及びその他の周辺回路２０７が含まれる。周辺
回路２０７は、特に制限されないが、時間計測のための
タイマ、あるいは外部装置との間でシリアル通信を可能
とするシリアル・コミュニケーション・インタフェース
などである。ＳＲＡＭ２０９や周辺回路２０７は、内部
バスを介してＣＰＵ２０８によってアクセス可能とされ
る。ＳＲＡＭ２０９には、ＣＰＵ２０８の演算処理で使
用されるデータなどが一時的に格納される。ＣＰＵ２０
８での演算処理結果は、内部バスを介してバスコントロ
ーラ２０６に伝達され、このバスコントローラ２０６の
制御下で外部出力可能とされる。また、上記ＣＰＵ２０
８での演算処理に必要なデータは、バスコントローラ２
０６の制御下で外部バスを介して取り込むことができ
る。このマイクロコンピュータ２００のテストに使用さ
れるテストパターンなどもこのバスコントローラ２０６
の制御下で外部バスを介して取り込まれる。さらにマイ
クロコンピュータ２００には、データ入出力のための複
数個の外部端子２２８が設けられ、この外部端子２２８
を介して外部バスが接続される。また、このマイクロコ
ンピュータ２００には、外部からクロック信号ＣＫ１を
取り込むための外部端子２２１が設けられ、この外部端
子２２１を介して取り込まれたクロック信号ＣＫ１がＰ
ＬＬ（フェーズ・ロックド・ループ）回路２０１に伝達
されるようになっている。このＰＬＬ回路２０１は、入
力されたクロック信号ＣＫ１に同期するクロック信号Ｃ
Ｋ２を生成する。生成されたクロック信号ＣＫ２は、後
段のクロック制御回路２０２に入力される。クロック制
御回路２０２は、入力されたクロック信号ＣＫ２と同位
相のクロック信号ＣＫ３を各部に供給するとともに、外
部端子２２２を介して取り込まれたトリガ信号ＴＲＧに
従って各部へのクロック信号ＣＫ３の供給を、テストパ
ターンの所定ステップ毎に停止する。

【００４８】そして、このマイクロコンピュータ２００
には、上記周辺回路２０７、ＣＰＵ２０８、及びＳＲＡ
Ｍ２０９における電流の測定を可能とするための電流測
定手段２５０が内蔵されている。この電流測定手段２５
０は、特に制限されないが、電流測定対象とされる各機
能モジュール（周辺回路２０７、ＣＰＵ２０８、及びＳ
ＲＡＭ２０９）に流れる電流を検出可能な電流検出手段
と、この電流検出手段での検出結果を処理する処理手段
とを含む。

【００４９】上記電流検出手段は、特に制限されない
が、電流測定対象とされる各機能モジュールの電源端子
に結合された抵抗を含んで構成される。例えば周辺回路
２０７の電源端子に結合された抵抗Ｒ１、ＣＰＵ２０８
の電源端子に結合された抵抗Ｒ２、ＳＲＡＭ２０９の電
源端子に結合された抵抗Ｒ３は、それぞれ対応する機能
モジュールに流れる電流を電圧に変換して取り出すため
に設けられ、この抵抗Ｒ１，Ｒ２，Ｒ３がそれぞれ上記
電流検出手段の一例とされる。

【００５０】上記処理手段は、特に制限されないが、上
記電流検出手段の検出結果を増幅する増幅回路ＡＭＰ１
〜ＡＭＰ３と、この増幅回路ＡＭＰ１〜ＡＭＰ３の出力
信号をサンプルホールドするサンプルホールド回路２１
０〜２１２と、このサンプルホールド回路２１０〜２１
２の出力信号を選択的に後段回路に伝達するためのセレ
クタ２１３と、このセレクタ２１３の出力信号をディジ
タル信号に変換するためのＡＤ変換器２１４とを含んで
構成される。

【００５１】マイクロコンピュータ２００には、通常動
作時に電源を取り込むための電源端子３０３，３０６，
３０９と、電流測定時に電源を取り込むための電源端子
３０４，３０７，３１０が設けられている。電源端子３
０３，３０６，３０９から電源が取り込まれる場合に
は、対応する機能モジュール（２０７，２０８，２０
９）に電源電圧が印加される。

【００５２】それに対して、電源端子３０４，３０７，
３１０から電源が取り込まれる場合には、対応する抵抗
Ｒ１，Ｒ２，Ｒ３を介して機能モジュール（２０７，２
０８，２０９）に電源電圧が印加される。

【００５３】上記抵抗Ｒ１，Ｒ２，Ｒ３は、対応する機
能モジュール（２０７，２０８，２０９）に流れる電流
を電圧に変換して検出する機能有する。抵抗Ｒ１の両端
の電圧は増幅回路ＡＭＰ１で増幅された後に、端子３０
５を介して外部出力されるとともに、後段に配置された
サンプルホールド回路２１０に伝達され、そこでサンプ
ルホールドされる。抵抗Ｒ２の両端の電圧は増幅回路Ａ
ＭＰ２で増幅された後に、端子３０８を介して外部出力
されるとともに、後段に配置されたサンプルホールド回
路２１１に伝達され、そこでサンプルホールドされる。
抵抗Ｒ３の両端の電圧は増幅回路ＡＭＰ３で増幅された
後に、端子３１１を介して外部出力されるとともに、後
段に配置されたサンプルホールド回路２１２に伝達さ
れ、そこでサンプルホールドされる。特に制限されない
が、上記増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３は次の
ように構成される。

【００５４】上記増幅回路ＡＭＰ１は、演算増幅器２０
３と、上記抵抗Ｒ１の一方の電位を上記演算増幅器２０
３の反転入力端子（−）に伝達するための抵抗Ｒ４と、
上記抵抗Ｒ１の他方の電位を上記演算増幅器２０３の非
反転入力端子（＋）に伝達するための抵抗Ｒ７と、上記
演算増幅器２０３の非反転入力端子と低電位側電源Ｖｓ
ｓラインとに結合された抵抗Ｒ１３と、上記演算増幅器
２０３の出力端子と非反転入力端子とに結合された抵抗
Ｒ１０とを含んで成る。

【００５５】上記増幅回路ＡＭＰ２は、演算増幅器２０
４と、上記抵抗Ｒ２の一方の電位を上記演算増幅器２０
４の反転入力端子（−）に伝達するための抵抗Ｒ５と、
上記抵抗Ｒ２の他方の電位を上記演算増幅器２０４の非
反転入力端子（＋）に伝達するための抵抗Ｒ８と、上記
演算増幅器２０４の非反転入力端子と低電位側電源Ｖｓ
ｓラインとに結合された抵抗Ｒ１４と、上記演算増幅器
２０４の出力端子と非反転入力端子とに結合された抵抗
Ｒ１１とを含んで成る。

【００５６】上記増幅回路ＡＭＰ３は、演算増幅器２０
５と、上記抵抗Ｒ３の一方の電位を上記演算増幅器２０
５の反転入力端子（−）に伝達するための抵抗Ｒ６と、
上記抵抗Ｒ３の他方の電位を上記演算増幅器２０５の非
反転入力端子（＋）に伝達するための抵抗Ｒ９と、上記
演算増幅器２０５の非反転入力端子と低電位側電源Ｖｓ
ｓラインとに結合された抵抗Ｒ１５と、上記演算増幅器
２０５の出力端子と非反転入力端子とに結合された抵抗
Ｒ１１とを含んで成る。

【００５７】上記サンプルホールド回路２１０，２１
１，２１２は、クロック制御回路２０２から出力される
クロック信号ＣＫ３に同期して入力信号をサンプルホー
ルドする。このサンプルホールド回路２１０，２１１，
２１２の後段には、サンプルホールド回路２１０，２１
１，２１２の出力信号を選択的に後段のＡＤ変換器２１
４に伝達するためのセレクタ２１３が配置されている。
ＡＤ変換器２１４は、上記セレクタ２１３によって選択
された信号を、上記クロック制御回路２０２から出力さ
れたクロック信号ＣＫ３に基づいてディジタル信号に変
換する。上記のようにクロック信号ＣＫ３は、テストパ
ターンの所定ステップ毎に停止されるため、ＡＤ変換器
２１４は、クロック信号ＣＫ３が停止されてから次にク
ロック信号ＣＫ３が伝達された際に、既にサンプルホー
ルド回路２１０，２１２，２１２に保持されているアナ
ログ信号のＡＤ変換を開始する。ＡＤ変換器２１４にお
いてＡＤ変換が完了すると、そのＡＤ変換結果は、ＡＤ
変換器２１４に内蔵される出力レジスタ（図示せず）に
保持され、そしてＣＰＵ２０８に対して、ＡＤ変換が完
了した旨の割り込みが発生される。この割り込みがＣＰ
Ｕ２０８によって受け付けられると、ＡＤ変換器２１４
における出力レジスタの保持情報がＳＲＡＭ２０９に転
送される。ＳＲＡＭ２０９の保持情報は、必要に応じて
ＣＰＵ２０８によって読み出され、その処理結果が再び
ＳＲＡＭ２０９に書き込まれる。上記ＣＰＵ２０８での
処理には、上記ＡＤ変換器２１４での変換結果とその期
待値との比較を行う第１処理と、上記ＡＤ変換器２１４
での変換結果の周波数解析を行う第２処理とが含まれ
る。そのような意味において、本発明における比較手段
や解析手段はＣＰＵ２０８によって機能的に実現され
る。ＳＲＡＭ２０９の記憶データはバスコントローラ２
０６の制御下で、端子３１２を介して外部バスに出力可
能とされる。

【００５８】マイクロコンピュータ２００は、リーク電
流試験が行われる場合、次のようにテストボード３００
を介してテスタ１００に結合される。

【００５９】テスタ１００には、クロック信号ＣＫ１を
出力するための端子１１１、トリガ信号ＴＲＧを出力す
るための端子１１２、外部電圧モニタのための端子１１
３，１１６，１１９、電源出力のための端子１１４、１
１７，１２０、データ取り込みのための端子１１５，１
１８，１２１、外部データバスに結合された端子１２
２、低電位側電源Ｖｓｓの端子１２３などが設けられて
いる。

【００６０】上記端子１１１から出力されたクロック信
号ＣＫ１が、マイクロコンピュータ２００の端子３０１
を介してＰＬＬ回路２０１に伝達される。上記端子１１
２から出力されたトリガ信号ＴＲＧは、端子３０２を介
してクロック制御回路２０２に伝達される。このテスタ
１００には、例えば機能モジュールのそれぞれに対応す
るように３系統の電源が設けられる。この３系統の電源
は、それぞれ演算増幅器１０２，１０３，１０５と、そ
の非反転入力端子に結合された基準電圧１０１，１０
４，１０６とを含んで成る。上記演算増幅器１０２，１
０３，１０５の反転入力端子は、それぞれ対応する端子
１１３，１１６，１１９に結合される。また、上記演算
増幅器１０２，１０３，１０５の出力端子は、それぞれ
対応する端子１１４，１１７，１２０に結合される。テ
ストボード３００には、３個のスイッチＳＷ１，ＳＷ
２，ＳＷ３が設けられている。

【００６１】スイッチＳＷ１の第１接点は、端子１１３
を介して演算増幅器１０２の反転入力端子に結合される
とともに、端子３０３を介して周辺回路２０７の電源端
子に結合される。スイッチＳＷ１の共通接点が第１接点
に結合された状態（図示状態）では、演算増幅器１０２
の出力電圧がスイッチＳＷ１を介して演算増幅器１０２
の反転入力端子に伝達される。この状態で、基準電圧１
０１の電位が調整されることにより、演算増幅器１０２
から周辺回路２０７に供給すべき電源電圧レベルが決定
される。次に、スイッチＳＷ１の状態切り換えにより、
共通接点が第２接点に結合された場合には、演算増幅器
１０２の出力電圧がスイッチＳＷ１、端子３０４、及び
抵抗Ｒ１を介して周辺回路２０７へ伝達される。このと
き、周辺回路２０７の電源端子の電圧レベルは、マイク
ロコンピュータ２００の端子３０３及びテスタ１００の
端子１１３を介して演算増幅器１０２の反転入力端子に
伝達される。これにより演算増幅器１０２では、反転入
力端子に伝達された電圧レベルと基準電圧１０１との比
較が行われ、その比較結果に応じて演算増幅器１０２の
出力電圧レベルが修正される。このようなフィードバッ
ク制御により、周辺回路２０７への電源供給が抵抗Ｒ１
を介して行われているにもかかわらず、そこでの電圧降
下分だけ高めの電圧が演算増幅器１０２から出力される
ことによって、周辺回路２０７における電源端子には所
定の電圧を印加することができ、そのような状態で周辺
回路２０７の電流測定が行われる。

【００６２】スイッチＳＷ２の第１接点は、端子１１６
を介して演算増幅器１０３の反転入力端子に結合される
とともに、端子３０６を介してＣＰＵ２０８の電源端子
に結合される。スイッチＳＷ２の共通接点が第１接点に
結合された状態（図示状態）では、演算増幅器１０３の
出力電圧がスイッチＳＷ２を介して演算増幅器１０３の
反転入力端子に伝達される。この状態で、基準電圧１０
４の電位が調整されることにより、演算増幅器１０３か
らＣＰＵ２０８に供給すべき電源電圧レベルが決定され
る。次に、スイッチＳＷ２の状態切り換えにより、共通
接点が第２接点に結合された場合には、演算増幅器１０
３の出力電圧がスイッチＳＷ２、端子３０７、及び抵抗
Ｒ２を介してＣＰＵ２０８へ伝達される。このとき、Ｃ
ＰＵ２０８の電源端子の電圧レベルは、マイクロコンピ
ュータ２００の端子３０６及びテスタ１００の端子１１
６を介して演算増幅器１０３の反転入力端子に伝達され
る。これにより演算増幅器１０３では、反転入力端子に
伝達された電圧レベルと基準電圧１０４との比較が行わ
れ、その比較結果に応じて演算増幅器１０３の出力電圧
レベルが修正される。このようなフィードバック制御に
より、ＣＰＵ２０８への電源供給が抵抗Ｒ２を介して行
われているにもかかわらず、そこでの電圧降下分だけ高
めの電圧が演算増幅器１０３から出力されることによっ
て、ＣＰＵ２０８における電源端子には所定の電圧を印
加することができ、そのような状態でＣＰＵ２０８の電
流測定が行われる。

【００６３】スイッチＳＷ３の第１接点は、端子１１９
を介して演算増幅器１０３の反転入力端子に結合される
とともに、端子３０９を介してＳＲＡＭ２０９の電源端
子に結合される。スイッチＳＷ３の共通接点が第１接点
に結合された状態（図示状態）では、演算増幅器１０５
の出力電圧がスイッチＳＷ３を介して演算増幅器１０５
の反転入力端子に伝達される。この状態で、基準電圧１
０６の電位が調整されることにより、演算増幅器１０５
からＳＲＡＭ２０９に供給すべき電源電圧レベルが決定
される。次に、スイッチＳＷ３の状態切り換えにより、
共通接点が第２接点に結合された場合には、演算増幅器
１０５の出力電圧がスイッチＳＷ３、端子３１０、及び
抵抗Ｒ３を介してＳＲＡＭ２０９へ伝達される。このと
き、ＳＲＡＭ２０９の電源端子の電圧レベルは、マイク
ロコンピュータ２００の端子３１１及びテスタ１００の
端子１１９を介して演算増幅器１０５の反転入力端子に
伝達される。これにより演算増幅器１０５では、反転入
力端子に伝達された電圧レベルと基準電圧１０６との比
較が行われ、その比較結果に応じて演算増幅器１０５の
出力電圧レベルが修正される。このようなフィードバッ
ク制御により、ＳＲＡＭ２０９への電源供給が抵抗Ｒ３
を介して行われているにもかかわらず、そこでの電圧降
下分だけ高めの電圧が演算増幅器１０５から出力される
ことによって、ＳＲＡＭ２０９における電源端子には所
定の電圧を印加することができ、そのような状態でＳＲ
ＡＭ２０９の電流測定が行われる。

【００６４】尚、マイクロコンピュータ２００の端子３
１３及びテスタ１００の端子１２３が結合されることに
よって、両者のグランド（低電位側電源Ｖｓｓ）レベル
が互いに等しくされる。

【００６５】次に、周辺回路２０７、ＣＰＵ２０８、及
びＳＲＡＭ２０９についての電流測定について説明す
る。

【００６６】図４には、上記周辺回路２０７、ＣＰＵ２
０８、及びＳＲＡＭ２０９における電流測定における主
要部の動作タイミングが示され、図５には上記電流測定
のフローチャートが示される。

【００６７】テストボードにおけるスイッチＳＷ１，Ｓ
Ｗ２，ＳＷ３における共通接点が第２接点に結合され、
抵抗Ｒ１，Ｒ２，Ｒ３を介してそれぞれ周辺回路２０
７、ＣＰＵ２０８、ＳＲＡＭ２０９への電源供給が行わ
れる。この状態で抵抗Ｒ１，Ｒ２，Ｒ３に流れる電流は
電圧に変換されて検出され（ステップＳ１）、その電圧
は、それぞれ対応する増幅回路ＡＭＰ１，ＡＭＰ２，Ａ
ＭＰ３で増幅される（ステップＳ２）。この増幅回路Ａ
ＭＰ１，ＡＭＰ２，ＡＭＰ３の出力信号は、それぞれ対
応する端子３０５，３０８，３１１を介してテスタ１０
０に伝達される（ステップＳ７）。テスタ１００では、
伝達された信号を所望のタイミングで内部に取り込んで
処理することができる。

【００６８】テスタ１００から出力されたクロック信号
ＣＫ１がＰＬＬ回路２０１に伝達されると、このＰＬＬ
回路２０１においてクロック信号ＣＫ１に同期したクロ
ック信号ＣＫ２が生成され、それがクロック制御回路２
０２へ伝達される。クロック制御回路２０２からは上記
クロック信号ＣＫ２と同位相のクロック信号ＣＫ３が出
力され、それが各部に供給される。また、テスタ１００
から外部バスを介してマイクロコンピュータ２００にテ
ストパターンが伝達される。このテストパターンは、ク
ロック信号ＣＫ３に同期して内部に取り込まれて処理さ
れる。

【００６９】テスタ１００では、上記テストパターンの
所定ステップ毎にトリガ信号ＴＲＧがハイレベルにアサ
ートされる。トリガ信号ＴＲＧのアサートタイミングに
従って、クロック制御回路２０２は、クロック信号ＣＫ
３の各部への供給を所定時間だけ停止する。このクロッ
ク信号ＣＫ３の供給停止期間は、各部の動作が停止され
る。この例において、マイクロコンピュータ２００はＣ
ＭＯＳ回路であり、クロック信号ＣＫ３が停止される
と、内部の順序回路やラッチ回路等は記憶情報を保持し
ようとする。増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の
出力電圧はサンプルホールド回路２１０，２１１，２１
２によってサンプルホールドされる。そして、上記トリ
ガ信号ＴＲＧのアサートから所定時間経過した後に、ク
ロック制御回路２０２によって再びクロック信号ＣＫ３
の各部への供給が開始される。このクロック信号ＣＫ３
の供給開始により、サンプルホールド回路２１０，２１
１，２１２の出力アナログ信号がセレクタ２１３を介し
てＡＤ変換器２１４に伝達され、ＡＤ（アナログ・ディ
ジタル）変換される（ステップＳ３）。ＡＤ変換が完了
すると、ＡＤ変換器２１４からＣＰＵ２０８に割り込み
要求が行われる。この割り込み要求に応じてＣＰＵ２０
８は、ＡＤ変換器２１４の出力データを取り込んで、そ
れを期待値と比較する（ステップＳ４）。この比較結果
は、バスコントローラ２０６を介して外部出力すること
ができる。上記ステップＳ４での比較結果は、テストパ
ターンの所定ステップ毎の各機能モジュールについての
電流測定結果とされるから、機能モジュール毎のリーク
電流の異常を検出することができる。すなわち、図１に
示されるリーク電流試験においては、半導体集積回路１
１全体としての試験であり、この半導体集積回路１１に
おいてリーク電流の異常が生じているか否かの判別は可
能であるが、そのリーク電流の異常が、内部回路２０内
の如何なる機能モジュールで生じているかの判別は不可
能とされる。これに対して、図３に示されるマイクロコ
ンピュータ２００においては、機能モジュール（２０
７，２０８，２０９）毎の電流測定が行われるため、そ
の測定結果に基づいてリーク電流の異常を生じている機
能モジュールを特定することができる。

【００７０】また、上記ＡＤ変換器２１４の出力データ
は、ＣＰＵ２０８の制御によりＳＲＡＭ２０９に書き込
まれる（ステップＳ５）。このようなデータ収集は、テ
スタ１００によってトリガ信号ＴＲＧがアサートされる
毎に行われる。すなわち、図８に示されるように、テス
トパターンの所定ステップ毎にテスタ１００によってト
リガ信号ＴＲＧがハイレベルにアサートされ、このトリ
ガ信号ＴＲＧがアサートされる毎に、サンプルホールド
回路２１０，２１１，２１２の出力アナログ信号がＡＤ
変換器２１４でディジタル信号に変換され、その変換結
果がＳＲＡＭ２０９に格納される。機能モジュールのリ
ーク電流試験をより精度良く行うには、より多くのステ
ップ毎のデータを収集するとよい。そして、ＳＲＡＭ２
０９に記憶されているデータ（ＡＤ変換結果のデータ）
は、ＣＰＵ２０８によって読み出されて周波数解析（高
速フーリエ変換）される（ステップＳ６）。この周波数
解析結果も外部出力される（ステップＳ７）。外部出力
されたデータは、テスタ１００に取り込まれ、マイクロ
コンピュータ２００の量産テストや不良解析に供される
（ステップＳ９）。また、図３に示されるマイクロコン
ピュータ２００においては、複数の機能モジュールにつ
いての電流測定機能及びそのデータ解析機能を有してい
るので、当該マイクロコンピュータ２００がユーザシス
テムに搭載されてからも、その機能を発揮することがで
きる。例えば、ユーザシステムが、図６に示されるよう
に、上記マイクロコンピュータ２００やその他の半導体
集積回路５２とが実装されたボード装置５１と、このボ
ード装置５１での処理結果を表示可能なモニタ５４とを
含んで構成されるとき、ボード装置５１に実装された状
態でマイクロコンピュータ２００のリーク電流試験を行
い、その結果をモニタ５４に表示させるようにしても良
いし、ボード装置５１に設けられた発行ダイオード５５
の点灯によって、リーク電流の異常を示すようにしても
良い。

【００７１】尚、アナログ回路のオフセット電圧の変動
や抵抗値の変化、ダイナミックレンジの変動等は電流測
定誤差の原因となるため、チップ毎の電流測定結果をそ
れらの補正値としてＳＲＡＭ２０９に格納しておき、そ
れに基づいて、後の電流測定結果の補正をＣＰＵ２０８
で行うことで、電流測定の精度向上を図ることができ
る。

【００７２】上記の例によれば、以下の作用効果を得る
ことができる。

【００７３】（１）機能モジュール（２０７，２０８，
２０９）へのクロック信号ＣＫ３の供給を、テストパタ
ーンの所定ステップ毎に停止するとともに、このクロッ
ク信号ＣＫ３の供給停止毎に、増幅回路ＡＭＰ１，ＡＭ
Ｐ２，ＡＭＰ３の出力信号をサンプルホールド回路２１
０，２１１，２１２でサンプルホールドし、セレクタ２
１３を介して上記サンプルホールド回路２１０，２１
１，２１２でのサンプルホールド結果を選択的にＡＤ変
換器２１４に伝達してディジタル信号に変換することに
よって、例えば互いに隣接する導電ライン同士の短絡に
おいて２本の導電ラインの論理値が互いに異なるような
条件での電流測定結果から、不所望に電流が増大するタ
イミングを見つけ出すこができ、それによってリーク電
流の異常を容易に検出することができる。

【００７４】（２）図１０に示されるように導電ライン
Ｌが断線されている場合、その断線箇所において電流の
反射が起こるから、ＣＰＵ２０８において、ＡＤ変換器
２１４の出力信号の周波数解析を行うことにより、導電
ラインＬの断線を発見することができる。機能モジュー
ル毎にＩＤＤ測定が行われ、そのＩＤＤＱ測定結果の周
波数解析によれば、断線の有無を機能モジュール毎にチ
ェックすることができる。

【００７５】（３）機能モジュール（２０７，２０８，
２０９）に流れる電流測定を行うための電流測定手段２
５０がマイクロコンピュータ２００に内蔵されているた
め、機能モジュールの電流を測定するための回路をマイ
クロコンピュータ２００の外部、例えばテスタ１００や
テストボード３００に設ける必要がない。また、機能モ
ジュール（２０７，２０８，２０９）に流れる電流測定
を行うための電流測定手段２５０がマイクロコンピュー
タ２００に内蔵されることにより、電流検出からその検
出結果の処理に至るまでの信号伝達経路が短く、信号遅
延が少なくて済むから電流測定の高速化を図ることがで
きる。

【００７６】（４）機能モジュール（２０７，２０８，
２０９）へのクロック信号ＣＫ３の供給を、テストパタ
ーンの所定ステップ毎に停止し、このクロック信号ＣＫ
３の供給停止毎に、機能モジュール（２０７，２０８，
２０９）に流れる電流を測定することにより、機能モジ
ュール毎の電流測定が可能とされるため、機能モジュー
ル毎のリーク電流の異常を発見することができる。

【００７７】（５）ＰＬＬ回路２０１の後段に配置さ
れ、クロック信号ＣＫ３を機能モジュール（２０７，２
０８，２０９）に供給するとともに、外部から取り込ま
れたトリガ信号ＴＲＧに従って上記機能モジュール（２
０７，２０８，２０９）へのクロック信号供給を、テス
トパターンの所定ステップ毎に停止するためのクロック
制御回路２０２が設けられることにより、ＰＬＬ回路２
０１の動作を停止することなく、上記機能モジュール
（２０７，２０８，２０９）へのクロック信号の供給停
止が行われる。通常、ＰＬＬ回路は起動されてから状態
が安定するまでに時間がかかるが、上記のようにＰＬＬ
回路２０１の動作を停止させないで済むので、クロック
信号の供給が停止されてから、次にクロック信号の供給
を再開する場合において、ＰＬＬ回路の状態が安定する
のを待つ必要がない。

【００７８】（６）増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭ
Ｐ３の出力信号が、それぞれ端子３０５，３０８，３１
１を介して外部出力可能とされるため、マイクロコンピ
ュータ２００の外部、例えばテスタ１００やテストボー
ド３００においては、上記増幅回路ＡＭＰ１，ＡＭＰ
２，ＡＭＰ３の出力信号を基準レベルと比較することに
より、リーク電流の異常を検出することができる。この
場合、ＣＰＵ２０８での演算処理に比べて短時間でリー
ク電流の異常を検出することができる。

【００７９】（７）電流検出手段は、抵抗Ｒ１，Ｒ２，
Ｒ３によって容易に構成することができる。

【００８０】（８）入力信号をサンプリングして保持す
るためのサンプルホールド回路２１０，２１１，２１２
と、このサンプルホールド回路２１０，２１１，２１２
の保持情報を選択するためのセレクタ２１３と、このセ
レクタ２１３の選択結果をディジタル信号に変換するた
めのＡＤ変換器２１４とを含んで処理手段が構成される
ことにより、電流測定結果をディジタル信号として外部
出力することができ、測定結果をアナログ形式で外部出
力する場合に比べてノイズの低減を図る上で有利とな
る。

【００８１】（９）ＡＤ変換器２１４での変換結果を期
待値と比較するための比較手段や、ＡＤ変換器２１４で
の変換結果を周波数解析するための解析手段がＣＰＵ２
０８によって機能的に実現されることにより、上記期待
値との比較結果や上記周波数解析結果をマイクロコンピ
ュータ２００の内部で得ることができるので、上記ＡＤ
変換器２１４での変換結果を期待値と比較するための比
較手段や、ＡＤ変換器２１４での変換結果を周波数解析
するための解析手段に相当する手段を、マイクロコンピ
ュータ２００の外部に用意する必要が無い。

【００８２】（１０）外部からの電源供給を可能とする
第１端子と、上記第１端子を介して上記機能モジュール
に電源供給が行われている場合における上記機能モジュ
ール（２０７，２０８，２０９）での端子電圧の外部モ
ニタを可能とする第２端子とを有することにより、上記
第２端子を介して電圧モニタを行い、そのモニタ結果に
応じて上記第１端子に供給する電源電圧のレベルをフィ
ードバック制御することが可能となり、それにより、電
流測定において、機能モジュール毎に必要な電圧を的確
に印加することができ、電流測定の精度向上を図ること
ができる。

【００８３】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００８４】例えばクロック信号の周波数に応じて、電
流検出用の抵抗Ｒ１，Ｒ２，Ｒ３などの値を調整可能と
することができる。例えば図１１に示されるように抵抗
Ｒ１を第１抵抗Ｒ１１、第２抵抗Ｒ２、及びスイッチ１
１３とで構成する。第２抵抗とスイッチ１１３とが直列
接続され、それが第１抵抗Ｒ１に並列接続されている。
第２抵抗Ｒ１２は、スイッチ１１３がオンされた状態で
は、第１抵抗Ｒ１に並列接続されるため、抵抗Ｒ１の値
は、第１抵抗Ｒ１１と第２抵抗Ｒ２との並列合成抵抗値
に等しくなる。スイッチ１１３の状態は、マイクロコン
ピュータ２００内の所定レジスタ１１４の設定内容によ
って決定される。例えば上記レジスタ１１４に論理値
“０”がセットされていればスイッチ１１３はオフ状態
とされ、抵抗Ｒ１の値は、第１抵抗Ｒ１１の値に等しく
なる。また、上記レジスタ１１４に論理値“１”がセッ
トされていればスイッチ１１３はオン状態とされ、第１
抵抗１１に第２抵抗Ｒ１２が並列接続されることによ
り、その合成抵抗値は、第１抵抗Ｒ１の値よりも小さく
なるから、上記レジスタ１１４に書き込む情報によって
抵抗Ｒ１の値を調整することができる。このため、内部
回路に供給されるクロック信号ＣＫ３の周波数に応じて
上記レジスタ１１４の論理値を決定するようにすれば、
抵抗Ｒ１の端子間電圧レベルの最適化を図ることができ
る。例えば、内部回路に供給されるクロック信号ＣＫ３
の周波数が比較的高い場合には、内部回路での電流消費
が多くなり、その分、抵抗Ｒ１の端子間電圧が高めにな
ってしまうから、そのような場合には上記レジスタ１１
４に論理値“１”を予め書き込んでおくことによってス
イッチ１１３をオン状態とし、抵抗Ｒ１の値を低めに設
定する。それに対して、内部回路に供給されるクロック
信号ＣＫ３の周波数が比較的低い場合には、内部回路で
の電流消費が少なくなり、その分、抵抗Ｒ１の端子間電
圧が低めになってしまうから、そのような場合には上記
レジスタ１１４に論理値“０”を予め書き込んでおくこ
とによってスイッチ１１３をオフ状態とし、抵抗Ｒ１の
値を高めに設定する。このような抵抗値調整によって抵
抗Ｒ１の端子間電圧の適正化を図ることができる。

【００８５】尚、抵抗Ｒ２，Ｒ３の場合も同様に構成
し、上記レジスタ１１４の設定情報に従って、それらの
抵抗値を調整することができる。

【００８６】また、電流検出手段は、図１２に示される
ようにカレントミラー回路６０１を使って構成すること
ができる。例えば機能モジュールのひとつである周辺回
路２０７の場合には、電源端子２２３から周辺回路２０
７の電源端子に至る経路にｎチャネル型ＭＯＳトランジ
スタＱ１が設けられ、このｎチャネル型ＭＯＳトランジ
スタＱ１にｎチャネル型ＭＯＳトランジスタＱ２がカレ
ントミラー結合され、このｎチャネル型ＭＯＳトランジ
スタＱ２と低電位側電源Ｖｓｓとの間に電流検出用の抵
抗Ｒ１が設けられる。かかる構成によれば、周辺回路２
０７に流れる電流に等しい電流が抵抗Ｒ１にも流れるた
め、この抵抗Ｒ１の両端の電圧を後段の増幅回路６０２
に伝達して増幅することによって、上記の例の場合と同
様に周辺回路２０７の電流測定が可能となる。しかも、
図１２に示される構成では、通常動作時、電流測定時に
かかわらず、抵抗Ｒ１を経由することなく周辺モジュー
ル２０７への電源供給を行うことができるから、通常動
作時における電源供給と、電流測定時における電源供給
とで電源端子を使い分ける必要が無い。

【００８７】尚、図１２において、周辺回路２０７の端
子電圧をモニタ可能な外部端子７１を設けることによ
り、周辺回路２０７の端子に所定の電圧が印加されるよ
うに演算増幅器１０２で制御することができる。

【００８８】図１３に示されるように、増幅回路ＡＭＰ
１，ＡＭＰ２，ＡＭＰ３の後段にスイッチＳＷ１１，Ｓ
Ｗ１２，ＳＷ１３を設け、上記増幅回路ＡＭＰ１，ＡＭ
Ｐ２，ＡＭＰ３の出力信号を、それぞれ対応するスイッ
チＳＷ１１，ＳＷ１２，ＳＷ１３を介して外部出力可能
に構成することができる。スイッチＳＷ１１，ＳＷ１
２，ＳＷ１３は、例えばＣＰＵ２０８によって書き換え
可能なレジスタの保持情報に応じて何れかひとつが選択
的に導通されるようになっている。この場合、増幅回路
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の出力信号を外部出力す
るのに、ひとつの外部端子３０５を使用することができ
るので、増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３毎に、
それに対応する外部出力端子を設ける必要がない。ま
た、増幅回路ＡＭＰ１の後段にコンパレータを設け、こ
のコンパレータの出力信号を外部出力可能に構成するこ
とができる。例えば増幅回路ＡＭＰ１に対応する構成が
図１４に代表的に示されるように、増幅回路ＡＭＰ１の
出力信号と基準電圧Ｖｒｅｆとの比較を行うコンパレー
タ２２０が設けられ、このコンパレータ２２０での比較
結果が外部端子３０５を介して外部出力可能とされる。
図示されないが、他の増幅回路ＡＭＰ２，ＡＭＰ３の後
段にも同様にコンパレータが配置され、対応する増幅回
路ＡＭＰ２，ＡＭＰ３の出力信号と基準電圧Ｖｒｅｆと
の比較が行われ、その比較結果が外部出力可能とされ
る。尚、この場合においても、図１３に示されるよう
に、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３を設け、こ
のスイッチＳＷ１１，ＳＷ１２，ＳＷ１３の選択動作に
より、上記増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の後
段に配置されたコンパレータでの比較結果を外部出力す
る可能に構成することができる。

【００８９】また、図３や図１３における端子３０４，
３０７，２１０は、電流測定時において対応する機能モ
ジュール（２０７，２０８，２０９）に電源供給を行う
ものであるが、この端子３０４，３０７，２１０をそれ
ぞれ電源供給の専用端子として設けるのではなく、電流
測定時に不使用とされる端子があれば、それを積極的に
利用することができる。例えば、図１５に示されるよう
に、通常動作時において信号Ｓｉｇを外部出力するため
の端子３０４’が設けられ、しかも電流測定時にはその
信号Ｓｉｇの外部出力が行われない場合には、端子３０
４’を上記信号Ｓｉｇの外部出力と電流測定時の電源供
給とに兼用することができる。その場合には、ｎチャネ
ル型ＭＯＳトランジスタＱ４とｐチャネル型ＭＯＳトラ
ンジスタＱ５とから成る選択回路を設け、この選択回路
を介して上記信号Ｓｉｇの外部出力や電流測定時の電源
供給を行うようにする。すなわち、ｎチャネル型ＭＯＳ
トランジスタＱ４を介して信号Ｓｉｇの外部出力を行
い、ｐチャネル型ＭＯＳトランジスタＱ５を介して電流
測定時の電源供給を行う。ｎチャネル型ＭＯＳトランジ
スタＱＷ４及びｐチャネル型ＭＯＳトランジスタＱ５
は、選択信号ＳＥＬによって動作制御される。選択信号
ＳＥＬがハイレベルの場合、ｎチャネル型ＭＯＳトラン
ジスタＱ４が導通されることで、信号Ｓｉｇの外部出力
が可能とされる。また、選択信号ＳＥＬがローレベルの
場合、ｐチャネル型ＭＯＳトランジスタＱ５が導通され
ることによって電流測定時の電源供給が可能とされる。
選択信号ＳＥＬは、通常動作モードと電流測定モードと
の切り換えを指示する信号などに基づいて形成すること
ができる。

【００９０】上記の例では、周辺回路２０７、ＣＰＵ２
０８、及びＳＲＡＭ２０９へのクロック信号ＣＫ３の供
給を同時に停止するようにしたが、周辺回路２０７、Ｃ
ＰＵ２０８、及びＳＲＡＭ２０９へのクロック信号ＣＫ
３の供給をクロック制御回路２０２の制御により選択的
に停止するようにしても良い。

【００９１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種半導体集積
回路に適用することができる。

【００９２】本発明は、少なくともクロック信号に同期
動作することを条件に適用することができる。

【００９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９４】すなわち、半導体集積回路における内部回
路へのクロック信号供給を、テストパターンの所定ステ
ップ毎に停止するとともに、このクロック信号の供給停
止毎に、上記内部回路に流れる電流を測定することによ
り、複数ステップについての電流測定結果を得ることが
でき、この電流測定結果によれば、例えば互いに隣接す
る導電ライン同士の短絡において２本の導電ラインの論
理値が互いに異なるような条件での電流測定結果から不
所望に電流が増大するタイミングを見つけ出すこがで
き、それによって、リーク電流の異常検出の容易化を図
ることができる。

【００９５】また、半導体集積回路内部の導電ラインが
断線している場合、その断線箇所から電流の反射を生じ
るから、電流測定結果を周波数解析すると、上記電流の
反射成分は、特定の周波数における不所望な電流強度の
上昇として把握することができ、それによって断線チェ
ックが可能とされる。

【００９６】複数の機能モジュールへのクロック信号の
供給を、テストパターンの所定ステップ毎に停止し、こ
のクロック信号の供給停止毎に、複数の機能モジュール
に流れる電流を測定することにより、機能モジュール毎
の電流測定が可能とされるため、機能モジュール毎のリ
ーク電流の異常を発見することができ、リーク電流の異
常の原因となる機能モジュールの特定が可能となる。

【図面の簡単な説明】

【図１】本発明にかかるリーク電流試験方法の実施形態
の説明図である。

【図２】図１に示されれる半導体集積回路の構成例ブロ
ック図である。

【図３】本発明にかかる半導体集積回路の一例であるマ
イクロコンピュータの構成例ブロック図である。

【図４】上記マイクロコンピュータにおける主要部の動
作タイミング図である。

【図５】上記マイクロコンピュータにおける内部回路の
電流測定についてのフローチャートである。

【図６】上記マイクロコンピュータをボードに実装した
状態の説明図である。

【図７】半導体集積回路におけるＩＤＤとＩＤＤＱとの
関係及び電流測定ポイントについての説明図である。

【図８】半導体集積回路に供給されるテストパターンの
ステップとＩＤＤＱとの関係説明図である。

【図９】電流測定対象とされる機能モジュールにおける
ＩＤＤＱ周波数解析結果の説明図である。

【図１０】導電ラインの断線とそこからの電流反射の説
明図である。

【図１１】上記マイクロコンピュータに含まれる電流検
出手段の別の構成例回路図である。

【図１２】上記マイクロコンピュータに含まれる電流検
出手段の別の構成例回路図である。

【図１３】上記マイクロコンピュータの別の構成例ブロ
ック図である。

【図１４】上記マイクロコンピュータにおける主要部の
別の構成例ブロック図である。

【図１５】上記マイクロコンピュータにおける主要部の
別の構成例ブロック図である。

【符号の説明】

１０テスタ１１半導体集積回路１２スイッチ１３抵抗１４増幅回路１５ＡＤ変換器１６テストボード１７ワークステーション１８ＰＬＬ回路１９クロック制御回路２０内部回路１００テスタ１１１〜１１３テスタの端子２００マイクロコンピュータ２０１ＰＬＬ回路２０２クロック制御回路２０３〜２０５演算増幅器２０６バスコントローラ２０７周辺回路２０８ＣＰＵ２０９ＳＲＡＭ２１０〜２１２サンプルホールド回路２１３セレクタ２１４ＡＤ変換器２２０コンパレータ２５０電流測定手段３００テストボード３０１〜３１３マイクロコンピュータの端子６０１カレントミラー回路ＡＭＰ１〜ＡＭＰ３増幅回路ＳＷ１〜ＳＷ３スイッチ

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期して取り込まれたテ
ストパターンに基づいて動作可能な内部回路を含む半導
体集積回路のリーク電流試験方法であって、上記半導体集積回路における内部回路へのクロック信号
供給を、上記テストパターンの所定ステップ毎に停止す
るとともに、このクロック信号の供給停止毎に、上記内
部回路に流れる電流を測定し、その測定結果の演算処理
を行うことを特徴とするリーク電流試験方法。
【請求項２】外部信号に同期してクロック信号を生成
するためのＰＬＬ回路の後段に配置されたクロック制御
回路の動作を、上記半導体集積回路の外部から与えられ
たトリガ信号で制御することにより、上記ＰＬＬ回路を
動作させた状態で、上記半導体集積回路における内部回
路へのクロック信号の供給停止を行う請求項１記載のリ
ーク電流試験方法。
【請求項３】上記内部回路への電源供給経路に配置さ
れた抵抗の両端に生じた電圧レベルを、上記半導体集積
回路における内部回路へのクロック信号の供給停止毎に
測定し、その測定結果を期待値と比較するための第１演
算処理、及び上記測定結果の周波数解析のための第２演
算処理を行う請求項１又は２記載のリーク電流試験方
法。
【請求項４】クロック信号に同期して取り込まれたテ
ストパターンを取り扱う機能モジュールを含む半導体集
積回路であって、上記機能モジュールへのクロック信号供給を、上記テス
トパターンの所定ステップ毎に停止するためのクロック
制御手段と、上記機能モジュールへのクロック信号の供給停止毎に、
上記機能モジュールに流れる電流を測定可能な電流測定
手段と、を含むことを特徴とする半導体集積回路。
【請求項５】クロック信号に同期して取り込まれたテ
ストパターンを取り扱う機能モジュールを含む半導体集
積回路であって、外部から取り込まれた信号に同期してクロック信号を生
成するためのＰＬＬ回路と、上記ＰＬＬ回路の後段に配置され、上記クロック信号を
上記機能モジュールに供給するとともに、外部から取り
込まれたトリガ信号に従って上記機能モジュールへのク
ロック信号供給を、上記テストパターンの所定ステップ
毎に停止するためのクロック制御手段と、上記機能モジュールへのクロック信号の供給停止毎に、
当該機能モジュールに流れる電流を測定可能な電流測定
手段と、を含むことを特徴とする半導体集積回路。
【請求項６】上記電流測定手段は、上記機能モジュー
ルに流れる電流を検出可能な電流検出手段と、上記電流検出手段の検出結果を処理する処理手段と、を
含んで成る請求項５記載の半導体集積回路。
【請求項７】上記電流検出手段の検出結果を外部出力
可能な検出結果出力端子を含む請求項６記載の半導体集
積回路。
【請求項８】上記電流検出手段の検出結果を外部出力
可能な検出結果出力端子と、上記電流検出手段の検出結果を選択的に上記検出結果出
力端子に伝達可能な選択手段と、を含む請求項６記載の
半導体集積回路。
【請求項９】上記電流検出手段の検出結果と基準電圧
とを比較するためのコンパレータと、上記コンパレータでの比較結果を外部出力可能な比較結
果出力端子と、を含む請求項６記載の半導体集積回路。
【請求項１０】上記電流検出手段の検出結果と基準電
圧とを比較するためのコンパレータと、上記コンパレータでの比較結果を外部出力可能な比較結
果出力端子と、上記コンパレータの出力信号を選択的に上記比較結果出
力端子に伝達するための選択手段と、を含む請求項６記
載の半導体集積回路。
【請求項１１】上記電流検出手段は、機能モジュール
に流れる電流を電圧に変換して検出するための抵抗を含
んで成る請求項６記載の半導体集積回路。
【請求項１２】上記電流検出手段は、上記機能モジュ
ールに電源を供給するための第１トランジスタと、上記第１トランジスタにカレントミラー結合された第２
トランジスタと、上記第２トランジスタに直列接続され、対応する機能モ
ジュールに流れる電流を電圧に変換して検出するための
抵抗と、を含んで成る請求項６記載の半導体集積回路。
【請求項１３】上記抵抗は、第１抵抗と、それに並列
接続されることによって合成抵抗値を低下可能な第２抵
抗と、を含んで成る請求項１１又は１２記載の半導体集
積回路。
【請求項１４】保持情報の書き換えが可能なレジスタ
と、上記レジスタの保持情報に基づいて、上記第１抵抗に上
記第２抵抗を並列接続させるためのスイッチと、を含む
請求項１３記載の半導体集積回路。
【請求項１５】上記処理手段は、入力信号をサンプリ
ングして保持するためのサンプルホールド回路と、上記サンプルホールド回路の保持情報を選択するための
セレクタと、上記セレクタの選択結果をディジタル信号に変換するた
めのＡＤ変換器と、を含んで成る請求項６乃至１４の何
れか１項記載の半導体集積回路。
【請求項１６】上記ＡＤ変換器でのＡＤ変換結果を期
待値と比較するための比較手段と、上記比較手段での比較結果を外部出力可能なバスコント
ローラと、を含む請求項１５項記載の半導体集積回路。
【請求項１７】上記ＡＤ変換器での変換結果の周波数
解析を行う解析手段と、上記解析手段での解析結果を外部バスに出力可能なバス
コントローラと、を含む請求項１５項記載の半導体集積
回路。
【請求項１８】外部からの電源供給を可能とする第１
端子と、上記第１端子を介して上記機能モジュールに電源供給が
行われている場合における上記機能モジュールでの端子
電圧の外部モニタを可能とする第２端子と、を含む請求
項４乃至１７の何れか１項記載の半導体集積回路。
【請求項１９】クロック信号に同期して供給されたパ
ターンに基づいて動作可能な機能モジュールと、上記機能モジュールへの上記クロック信号の供給及び停
止を制御するクロック制御回路と、上記機能モジュールに流れる電流を計測する計測回路
と、を有し、上記クロック制御回路は、制御信号の受領に応答して、
上記機能モジュールへの上記クロック信号の供給を停止
し、上記計測回路は、上記機能モジュールへ上記クロック信
号が停止されたことに応答して、上記機能モジュールに
流れる電流を計測する、１つの半導体基板に形成された
半導体集積回路。
【請求項２０】上記計測回路は、抵抗素子と、上記抵
抗素子の両端の電圧値を増幅する増幅回路と、上記増幅
回路のアナログ出力信号をデジィタル信号へ変換するＡ
Ｄ変換回路とを含む請求項１９記載の半導体集積回路。
【請求項２１】上記計測回路の計測値を格納する記憶
回路と、上記記憶回路に格納された計測値を処理するデータ処理
回路とを、更に有する請求項２０記載の半導体集積回
路。
【請求項２２】上記記憶回路は、ＲＡＭである請求項
２１記載の半導体集積回路。
【請求項２３】上記データ処理回路は、中央処理装置
であり、上記中央処理装置は、上記ＲＡＭに記憶された計測値を
周波数解析する演算処理を実行する請求項２２記載の半
導体集積回路。
【請求項２４】上記中央処理装置は、上記演算処理の
結果を上記ＲＡＭへ格納し、上記半導体集積回路は、更に、上記演算処理の結果を上
記半導体集積回路の外部へ出力するための外部端子を有
する請求項２３記載の半導体集積回路。
【請求項２５】第１電圧が供給される第１ノードと、
上記第１電圧より低い第２電圧が供給される第２ノード
と、クロック信号が供給される第３ノードとを含み、上
記第３ノードに供給されるクロック信号に同期して供給
されるパターンに基づいて動作可能な機能モジュール
と、制御信号の受領に応答して、上記機能モジュールへの上
記クロック信号の供給及び停止を制御するクロック制御
回路と、上記機能モジュールに流れる電流を計測する計測回路
と、上記計測回路から出力されたアナログ出力信号をディジ
タル信号へ変換するＡＤ変換回路と、上記ＡＤ変換回路によって変換された上記ディジタル信
号を格納可能な記憶回路と、上記記憶回路に格納された上記ディジタル信号に対して
演算処理を実行可能な中央処理回路と、上記第１ノードに結合された第１端子と、上記第１ノードとは異なる第２端子と、を有し、上記計測回路は、上記第２端子と上記第１ノードとの間
に結合された抵抗素子と、上記抵抗素子の両端の電圧値
を増幅する増幅回路とを含み、上記クロック制御回路は、制御信号の受領に応答して、
上記機能モジュールへの上記クロック信号の供給を停止
し、上記計測回路は、上記機能モジュールへ上記クロック信
号が停止されたことに応答して、上記機能モジュールに
流れる電流を計測する、１つの半導体基板に形成された
半導体集積回路。
【請求項２６】上記中央処理装置の実行する演算処理
は、周波数解析処理である請求項２５記載の半導体集積
回路。
【請求項２７】上記第１端子は、上記機能モジュール
が上記パターンに基づいて動作している間、外部テスタ
に設けられた電源回路から上記機能モジュールのための
上記第１電圧が供給され、上記第１端子及び上記第２端子は、上記計測回路が計測
動作を実行している間、上記外部テスタに設けられた上
記電源回路に結合され、上記第１ノードが上記第１電圧
となるように帰還制御される請求項２６記載の半導体集
積回路。
【請求項２８】上記抵抗の抵抗値の補正値、上記増幅
回路のオフセット電圧値及びダイナミックレンジ補正値
は、上記記憶回路に格納され、上記中央処理装置は上記
演算処理の際、上記抵抗の抵抗値の補正値、上記オフセ
ット電圧値及びダイナミックレンジ補正値を利用する請
求項２６記載の半導体集積回路。