JP2001324552A - 電源電流測定ユニット及び半導体テストシステム - Google Patents

電源電流測定ユニット及び半導体テストシステム

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Abstract

(57)【要約】 【課題】半導体試験システムに備えられ、被試験デバイ
スの電源電流を高速でかつ正確に測定できる電源電流測
定ユニットを提供する。 【解決手段】この電源電流測定ユニットは、入力された
ディジタル信号に基づいて被試験デバイスに与える電源
電圧を発生するＤＡコンバータと、負帰還ループを形成
し、そのＤＡコンバータからの電源電圧を被試験デバイ
スの電源ピンに与えるとともに、その電源ピンに電源電
流を既知の値の測定抵抗を通して供給する演算増幅器
と、その演算増幅器が被試験デバイスに供給する電源電
流値をあらわす電圧値を増幅する電圧増幅器と、その電
圧増幅器の出力信号を所定時間にわたって積分するため
の積分回路と、その所定時間の経過後にその積分回路の
出力信号をディジタル信号に変換するＡＤコンバータと
により構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は超ＬＳＩ等の半導体
集積回路を試験するための半導体試験システムに関し、
特に半導体試験システムに備えられ、被試験デバイスの
電源電流を迅速かつ正確に測定することができる電源電
流測定ユニットに関する。
【０００２】本発明の電源電流測定ユニットは、被試験
デバイスがＣＭＯＳ集積回路である場合に、そのデバイ
スの電源電流（ＩＤＤ）を測定するのに好適に用いるこ
とができる。
【０００３】
【従来の技術】本発明の電源電流測定ユニットは、超Ｌ
ＳＩ等の半導体集積回路（以後必要に応じて「被試験デ
バイス」ともいう）を試験するための半導体試験システ
ムに用いられる。半導体試験システムは主として被試験
デバイスの機能試験を行うために用いられるが、電圧や
電流等のいわゆるＤＣパラメトリック試験を行う機能も
併せて有している場合が多い。本発明はそのようなＤＣ
パラメトリック試験の一種である被試験デバイスの電源
電流を測定するために用いる電源電流測定ユニット（Ｄ
Ｃテストユニット）に関する。
【０００４】ところで本発明の発明者らは、現在広く用
いられているサイクルベースの半導体試験システム（以
下「サイクル型テストシステム」という）とは異なるア
ーキテクチャにより構成されるイベントベース半導体試
験システム（以下「イベント型テストシステム」とい
う）を提唱している。本発明の電源電流測定ユニット
は、イベント型テストシステムに用いるとより効果的で
あるが、サイクル型テストシステムに用いても従来技術
よりも優れた効果を発揮する。したがって、サイクル型
テストシステムの概要とイベント型テストシステムの概
要をそれぞれ簡単に説明する。
【０００５】第１図はサイクル型テストシステムの概略
構成例を示すブロック図である。この図において、テス
トプロセッサ１１は試験装置内に設けられた専用プロセ
ッサであり、試験装置の動作をテスタバスを経由して制
御する。パターン発生器１２はテスタプロセッサからの
パターンデータに基づき、タイミングデータと波形デー
タを、それぞれタイミング発生器１３、波形整形器１４
に与える。パターン発生器１２からの波形データとタイ
ミング発生器１３からのタイミング信号に基づいて、試
験パターン（テストパターン）が波形整形器１４により
形成される。試験パターンはピンエレクトロニクス２０
内のドライバ１５を経由して、被試験デバイス（ＤＵ
Ｔ）１９に印加される。
【０００６】被試験デバイス１９は与えられた試験パタ
ーンに応答して出力信号を発生し、ピンエレクトロニク
ス２０内のアナログコンパレータ１６に伝える。アナロ
グコンパレータ１６は、被試験デバイス１９からの出力
信号を、所定のスレッショルドレベルで論理信号に変換
し、その結果をロジックコンパレータ１７に伝える。ロ
ジックコンパレータ１７において、被試験デバイスの出
力論理データとパターン発生器１２で形成された期待論
理データを比較する。その比較結果はテストパターンを
格納するメモリのアドレスまたは被試験デバイス１９の
アドレスに対応して、フェイルメモリ１８に記憶され
る。
【０００７】このようなサイクル型テストシステムで
は、テストパターンを形成するためのデータは、各テス
トサイクルについて、その波形データ、ベクタデータ、
タイミングデータ等に区別して記述される必要がある。
このため、ソフトウエアやハードウエアが複雑となり、
各試験ピンが完全に独立したテストシステムを構成する
ことは難しい。
【０００８】第２図は、イベント型テストシステムの概
略構成を示すブロック図である。このイベント型テスト
システムの詳細については、本発明の発明者等による米
国特許出願番号０９／４０６，３００あるいは米国特許
出願番号０９／２５９４０１に詳述されている。
【０００９】この例ではイベント型テストシステムは、
ホストコンピュータ４２、バスインターフェイス４３、
内部バス４５、アドレスコントロールロジック４８、フ
ェイルメモリ４７、イベントカウントメモリ５０とイベ
ントバーニアメモリ５１より成るイベントメモリ、イベ
ントサミング・スケーリングロジック５２、イベント発
生器２４、およびピンエレクトロニクス２６とを有して
構成されている。被試験デバイス２８はピンエレクトロ
ニクス２６に接続される。
【００１０】ホストコンピュータ４２の例として、ＵＮ
ＩＸ（登録商標）オペレーティングシステムを有するワ
ークステーションがある。ホストコンピュータ４２は、
テストの開始や終了、テストプログラムや他のテスト・
コンディション（試験条件）のロード、あるいはホスト
コンピュータでのテスト結果分析を、ユーザーが指示で
きるようにするためのユーザーインターフェイスとして
機能する。ホストコンピュータ４２は、システムバス４
４とバスインターフェイス４３を介してハードウェア・
テストシステムとインターフェイスする。
【００１１】内部バス４５は、ハードウェア・テストシ
ステム内のバスである。アドレスコントロールロジック
４８の例は、ハードウェア・テストシステムに専用のテ
スタープロセッサであり、ユーザはアクセスすることは
できない。アドレスコントロールロジック４８は、ホス
トコンピュータ４２からのテストプログラムとテストコ
ンディションに基づいて、テストシステム内の他の機能
ブロックにインストラクションを供給する。フェイルメ
モリ４７は、アドレスコントロールロジック４８により
定義されたアドレスに、被試験デバイス２８のフェイル
情報のようなテスト結果を格納する。フェイルメモリ４
７に蓄えられた情報は、被試験デバイスのフェイル解析
段階において使用される。
【００１２】アドレスコントロールロジック４８は、フ
ェイルメモリ４７やイベントカウントメモリ５０とイベ
ントバーニアメモリ５１より成るイベントメモリにアド
レスデータを与える。イベントメモリは、各イベント
（１から０、０から１の変化点）のタイミングを現すイ
ベントタイミングデータを格納する。例えばイベントタ
イミングデータ中の基本クロック周期の整数倍のデータ
と、タイミングデータ中の基本クロック周期の端数デー
タとに分けて格納している。
【００１３】イベントサミング・スケーリングロジック
５２は、イベントタイミングデータを加算しあるいは倍
率変更して、各イベントのタイミングを所定の基準時間
からの総合タイミング（遅延時間）としてあらわす。イ
ベント発生器２４は、総合タイミングデータにより、テ
ストパターン（ドライブイベント）を発生し、ピンエレ
クトロニクス２６を経由して、被試験デバイス２８に与
える。被試験デバイスの応答出力信号を期待値パターン
（サンプリングイベント）と比較することにより、被試
験デバイス２８の所定ピンの良否が判定される。
【００１４】イベント型テストシステムにおいては、テ
ストパターンを形成するためのデータは各イベントのタ
イミングデータのみにより構成されるので、データ構造
が極めて単純になり、このため各試験ピンを独立した試
験システムとして構成できる。
【００１５】上記のようなテストシステムにおいて、被
試験デバイスにテストパターンを印加し、被試験デバイ
スからの出力信号を受けとるピンエレクトロニクスの構
成は、サイクル型テストシステムでもイベント型テスト
システムでも基本的に同一である。一般にピンエレクト
ロニクスには、上述したＤＣパラメトリック試験のため
のテストユニットが設けられる。第３図は上述したドラ
イブイベント（テストパターン）、サンプリングイベン
ト（ストローブ）およびＤＣテストユニット用の信号の
それぞれを取り扱うピンエレクトロニクス２６を、イベ
ント発生器２４、パターンコンパレータ３８、被試験デ
バイス２８との関係で示している。
【００１６】イベント発生器２４からのドライブイベン
ト（テストパターン）は、ピンエレクトロニクス２６内
のドライバ３５により所定の振幅等が設定されて、被試
験デバイス２８に供給される。被試験デバイス２８の出
力ピンからの信号はアナログコンパレータ３６におい
て、サンプリングイベント（ストローブ）のタイミング
で所定の基準電圧と比較されて、論理信号に変換され
る。アナログコンパレータ３６の出力はパターンコンパ
レータ３８において、期待値パターンと比較される。
【００１７】ＤＣテストユニット３７は、例えばホスト
コンピュータのようなコントローラからの指令に基づい
て、被試験デバイスのＤＣパラメトリック試験を行う。
一般にＤＣパラメトリック試験において、ドライバ３５
から被試験デバイスに与えるドライブイベントには、被
試験デバイスのクロック信号も含まれる。ＤＣテストユ
ニット３７は被試験デバイスの所定ピンに電源を供給す
るとともにその電源電流、例えばＩＤＤを測定し、その
測定値を例えばホストコンピュータに送る。
【００１８】第４図に従来のＤＣテストユニットの構成
例を示す。この構成例では、被試験デバイスの電源電
流、例えばＣＭＯＳデバイスのＩＤＤを測定する電源電
流測定ユニットのみを示している。この電源電流測定ユ
ニットは、ＤＡコンバータ７１、演算増幅器７２、電流
バッファ７３、電流測定抵抗７４、差動増幅器７５、平
均回路７６、ＡＤコンバータ７７、およびバッファメモ
リ７８により構成されている。
【００１９】例えばホストコンピュータのようなコント
ローラから、被試験デバイス２８に電源電圧として印加
すべき電圧値が指定されると、ＤＡコンバータ７１は、
指定された電圧値を演算増幅器７２を介して、被試験デ
バイス２８に供給する。演算増幅器は電流バッファ７３
と電流測定抵抗７４を通して、被試験デバイス２８に電
源電流を供給する。
【００２０】図示するように、被試験デバイス２８の電
源端子が負帰還ループの帰還ポイントとなっている。こ
のため演算増幅器７２の入力電圧値が、被試験デバイス
の電源電圧値となるとともに、電源電流が電流測定抵抗
７４を通して被試験デバイスに流れる。したがって、被
試験デバイスの電源電流は、電流測定抵抗７４の両端間
電圧として検出され、それが差動増幅器７５により検出
される。
【００２１】差動増幅器７５の出力は、平均回路７６に
より平均化されてＡＤコンバータ７７に送られる。ＡＤ
コンバータ７７は、入力信号を所定の間隔でサンプリン
グし、そのサンプリングした電圧値をディジタル信号に
変換する。ＡＤコンバータ７７によるディジタル信号
は、バッファメモリ７８に格納される。
【００２２】第５図（Ａ）から第５図（Ｄ）は、第４図
の従来技術による電源電流測定ユニットの動作を示すタ
イミングチャートである。テストシステムからドライバ
３５（第３図）を経由して第５図（Ａ）のクロック信号
が被試験デバイス２８に供給されることにより、被試験
デバイス内部の動作が開始する。また図示しないが、被
試験デバイスの他の信号ピンには他のテストパターンが
印加される。ＣＭＯＳ素子のような被試験デバイスは、
その電源電流は一般に第５図（Ｂ）のように、クロック
信号の周期でインパルス状に変化する。
【００２３】電源電流は第４図の回路構成により検出測
定されて、第５図（Ｃ）に示すような波形として、ＡＤ
コンバータ７７に伝えられる。ＡＤコンバータ７７は第
５図（Ｃ）の測定電流波形を第５図（Ｄ）のように所定
のパルス間隔ｔでサンプリングして、その電流波形のア
ナログ電圧をディジタル値に変換する。ＡＤコンバータ
７７によるサンプリング間隔ｔは、例えば数１０マイク
ロ秒程度である。
【００２４】ＣＭＯＳデバイスの電源電流の変化は、内
部回路の状態により大きく変化するので、ＡＤコンバー
タ７７に入力される測定電流波形は複雑な形状となるこ
とが多い。したがって、従来技術において、この電流値
を正確に求めるためには、第５図（Ｄ）のようなサンプ
リングを繰り返し、サンプル数を多くすることにより、
その平均値の測定確度を高くするようにしている。
【００２５】このように、従来の電源電流測定回路によ
る被試験デバイスのＩＤＤ測定においては、正確な測定
をするためには、サンプリング数を多く取るために同一
テストパターンを繰り返す必要があり、測定時間が長く
なる。また短時間の測定では、特に変化の激しい電流波
形については正確な測定値が得られない。さらにどのク
ロックサイクルでＩＤＤの不良が生じたかを判定できな
い等の問題があった。
【００２６】
【発明が解決しようとする課題】したがって、本発明の
目的は、被試験デバイスの電源電流を迅速かつ正確に測
定することができる半導体試験システム用の電源電流測
定ユニットを提供することにある。
【００２７】本発明の他の目的は、被試験デバイスがＣ
ＭＯＳ集積回路である場合に、その被試験デバイスの電
源電流（ＩＤＤ）を測定するのに好適に用いることがで
きる電源電流測定ユニットを提供することにある。
【００２８】本発明のさらに他の目的は、被試験デバイ
スの電源電流測定値を積分回路を用いて積算し且つ測定
時間で平均することにより、短時間で正確な電源電流の
測定をすることができる電源電流測定ユニットを提供す
ることにある。
【００２９】本発明のさらに他の目的は、半導体試験シ
ステムから被試験デバイスに与えるクロック信号周期を
任意の倍率で調整することにより、被試験デバイスの電
源電流をそのクロック信号に同期して検出して、直接的
にその平均電流値を得ることができる電源電流測定ユニ
ットを有した半導体試験システムを提供することにあ
る。
【００３０】本発明のさらに他の目的は、半導体試験シ
ステムから被試験デバイスに与えるクロック信号周期を
任意の倍率で調整することにより、被試験デバイスの電
源電流をそのクロック信号に同期して検出することによ
り、不良と判定された電源電流値の原因となったクロッ
ク信号との関係を知ることができる電源電流測定ユニッ
トを有した半導体試験システムを提供することにある。
【００３１】
【課題を解決するための手段】本発明の電源電流測定ユ
ニットは、半導体試験システムに備えられ、その構成
は、入力されたディジタル信号に基づいて被試験デバイ
スに与える電源電圧を発生するＤＡコンバータと、負帰
還ループを形成し、そのＤＡコンバータからの電源電圧
を被試験デバイスの電源ピンに与えるとともに、その電
源ピンに電源電流を既知の値の測定抵抗を通して供給す
る演算増幅器と、その演算増幅器が被試験デバイスに供
給する電源電流値をあらわす電圧値を増幅する電圧増幅
器と、その電圧増幅器の出力信号を所定時間にわたって
積分するための積分回路と、その所定時間の経過後にそ
の積分回路の出力信号をディジタル信号に変換するＡＤ
コンバータとを有して成ることを特徴とする。
【００３２】被試験デバイスに与えるクロック信号は、
半導体試験システムから供給し、その結果生じる被試験
デバイスの電源電流の平均値を電源電流測定ユニットに
より測定する。本発明の電源電流測定ユニットにおい
て、積分回路はスイッチを有し、所定時間にわたってそ
のスイッチを開放することにより、積分回路の積分動作
が行われる。
【００３３】本発明の他の態様は被試験デバイスを評価
するための半導体テストシステムであり、その半導体テ
ストシステムは、その被試験デバイスに与える試験信号
をあらかじめ作成したイベントデータに基づいて発生す
る試験信号発生手段と、その被試験信号発生手段と被試
験デバイスの間に設けられ、試験信号を所定振幅値で被
試験デバイスに印加するドライバと被試験デバイスの応
答信号を所定基準電圧値と比較する比較器とを有するピ
ンエレクトロニクスと、ピンエレクトロニクスの内部ま
たは外部に設けられ、上記被試験デバイスの電源電流を
測定するための電源電流測定ユニットとにより構成され
る。
【００３４】その電源電流測定ユニットは、入力された
ディジタル信号に基づいて被試験デバイスに与える電源
電圧を発生するＤＡコンバータと、負帰還ループを形成
し、そのＤＡコンバータからの電源電圧を被試験デバイ
スの電源ピンに与えるとともに、その電源ピンに電源電
流を既知の値の測定抵抗を通して供給する演算増幅器
と、その演算増幅器が被試験デバイスに供給する電源電
流値をあらわす電圧値を増幅する電圧増幅器と、その電
圧増幅器の出力信号を所定時間にわたって積分するため
の積分回路と、その所定時間の経過後にその積分回路の
出力信号をディジタル信号に変換するＡＤコンバータと
により構成される。
【００３５】被試験デバイスのクロック信号を試験信号
発生手段から発生して被試験デバイスに供給し、被試験
デバイスを駆動する。本発明の半導体テストシステムは
さらに、イベントデータを任意の倍率で変更できるスケ
ーリング機能を有し、上記試験信号発生手段から発生す
る被試験デバイス用のクロック信号の周期を変更するこ
とにより、そのクロック信号の周期を上記電源電流測定
ユニットの動作速度と等価にすることができる。このた
め電源電流測定ユニットの積分回路に設けたスイッチの
開閉動作とクロック信号を同期させることにより、クロ
ック信号の１周期に対応する被試験デバイスの電源電流
測定ができる。
【００３６】したがって本発明の電源電流測定ユニット
は、被試験デバイスの電源電流を迅速かつ正確に測定す
ることができ、ＣＭＯＳ集積回路の電源電流（ＩＤＤ）
を測定するのに好適に用いることができる。本発明の電
源電流測定ユニットは、被試験デバイスの電源電流測定
値を積分回路を用いて積算し且つ測定時間で平均するこ
とにより、短時間で正確な電源電流の測定をすることが
できる。
【００３７】また本発明の電源電流測定ユニットは、イ
ベント型テストシステムに好適に用いることができる。
イベント型テストシステムから被試験デバイスに与える
クロック信号周期を任意の倍率で変更調整することによ
り、被試験デバイスの電源電流をそのクロック信号に同
期して検出することができ、直接的にその平均電流値を
得ることができる。さらに、このようにクロック信号に
同期して電源電流測定できるので、不良となった電源電
流とその原因となったクロック信号との関係を知ること
ができる。
【００３８】
【発明の実施の形態】本発明の実施例を第６図および第
７図を参照して説明する。第６図のブロック図は、本発
明の電源電流測定ユニットの構成例を示している。第７
図（Ａ）−第７図（Ｃ）のタイミングチャートは、第６
図に示す本発明の電源電流測定ユニットの動作における
波形を示している。本発明の電源電流測定ユニットは、
被試験デバイスの電源電流を積分回路により積算し、そ
の後その平均値を求めることにより、短時間で高確度の
電流測定を可能としている。
【００３９】第６図において、電源電流測定ユニット
は、ＤＡコンバータ７１、演算増幅器７２、電流バッフ
ァ７３、電流測定抵抗７４、差動増幅器７５、積分回路
８３、スイッチＳＷ１およびＳＷ２、およびＡＤコンバ
ータ８５により構成されている。積分回路８３は積分抵
抗８２と積分キャパシタＣによりその積分定数が設定さ
れている。
【００４０】例えばホストコンピュータのようなコント
ローラから、被試験デバイス２８に電源電圧として印加
すべき電圧値が指定されると、ＤＡコンバータ７１は、
指定された電圧値を演算増幅器７２を介して、被試験デ
バイス２８に供給する。演算増幅器は電流バッファ７３
と電流測定抵抗７４を通して、被試験デバイス２８に電
源電流を供給する。
【００４１】図示するように、被試験デバイスの電源端
子が負帰還ループの帰還ポイントとなっている。このた
め演算増幅器７２の入力電圧値が、被試験デバイスの電
源電圧値となるとともに、電源電流が電流測定抵抗７４
を通して被試験デバイスに流れる。したがって、被試験
デバイスの電源電流は、電流測定抵抗７４の両端間電圧
として現され、それが差動増幅器７５により検出され
る。
【００４２】差動増幅器７５の出力は、スイッチＳＷ１
を介して積分回路８３に送られる。積分回路はスイッチ
ＳＷ２がオフの間、入力信号を積分する。したがって、
被試験デバイスの電源電流をあらわす差動増幅器７５の
出力電圧は、積分回路８３により積算される。積分回路
８３の出力電圧は、測定時間の終了によりスイッチＳＷ
１を開いて、積分動作を停止した後に、ＡＤコンバータ
８５によりディジタル値に変換される。そのディジタル
値を積分時間で除算するこにより、被試験デバイスの電
源電流の平均値が得られる。
【００４３】第７図（Ａ）から第７図（Ｃ）は、第６図
の本発明の電源電流測定ユニットの動作を示すタイミン
グチャートである。テストシステムからドライバ３５
（第３図）を経由して第７図（Ａ）のクロック信号が被
試験デバイス２８に供給されることにより、被試験デバ
イス内部の動作が開始する。図示しないが、被試験デバ
イスの他の信号ピンには他のテストパターンが印加され
る。
【００４４】電源電流は第６図の回路構成において、電
流測定抵抗７４の電圧降下として検出測定されて、第７
図（Ｂ）に示すような波形として、差動増幅器７５によ
り出力される。第７図（Ｂ）の測定電流波形はスイッチ
ＳＷ１を通して、積分回路８３に入力される。積分回路
８３のスイッチＳＷ２は、クロック信号の開始と同時に
開放され、これにより積分動作が開始する。第７図
（Ｃ）のように、インパルス状の測定電流波形は積分回
路８３において積算される。
【００４５】所定のクロック数の経過後スイッチＳＷ１
をオフにし、積分回路８３の出力電圧をＡＤコンバータ
８５によりディジタル値に変換する。この測定値をクロ
ック印加時間で除算することにより、被試験デバイスの
電源電流平均値が求められる。すなわちこの方式では、
所定時間にわたり、電源電流値をつぎつぎと積算し、そ
の時間の終了後に積算された電圧値をＡＤコンバータ８
５によりディジタル値に変換している。このためＡＤコ
ンバータによるサンプリングのタイミングは問題となら
ない。したがって、従来技術におけるようなサンプリン
グ数を多くとる必要がないために、短時間で正確な電流
測定が実施できる。
【００４６】ところで上記のような電源電流測定ユニッ
トの動作速度は、負帰還ループを形成する演算増幅器の
動作速度や積分回路の動作速度等のため全体として比較
的遅く、例えば数１０マイクロ秒を必要とする。一般に
ＣＭＯＳ素子のような被試験デバイスのクロック速度
は、電源電流測定ユニットの動作周期よりはるかに高
い。このため上述のように、多数のクロックに相当する
電源電流値を平均等により求めている。
【００４７】本発明の他の態様においては、被試験デバ
イスのクロック信号の周期を、電源電流測定ユニットの
動作速度に等価な程度に下げて測定する。従来の半導体
試験システムにおいては、被試験デバイスに与えるクロ
ック信号の周期を任意の倍率（整数および端数）で変更
することはできない。本発明の譲受人が出願している米
国特許出願番号０９／２８６、２２６において、イベン
ト型テストシステムにおける各出力イベントのタイミン
グを任意の倍率（スケールファクタ）で変更するアイデ
アとその実施例が開示されている。
【００４８】第８図は上記特許出願におけるスケーリン
グユニットの要部を示している。第２図のイベント型テ
ストシステムにおけるイベントサミング・スケーリング
ロジック５２は、第８図ではイベントサミングロジック
６２とイベントスケーリング６６で構成されている。イ
ベントカウントメモリ５０とイベントバーニアメモリ５
１からのタイミングデータは、イベントサミングロジッ
ク６２に与えられ、各イベント間の遅延時間が加算され
る。
【００４９】その結果得られた加算データは、イベント
スケーリング６６により、任意のスケールファクタと乗
算されてイベントのタイミングが変更される。これらの
動作において、整数部データと端数部データとの間で桁
上げ等が行われるが、それについては上記米国特許出願
に詳述してある。したがって、イベント発生器２４から
出力されるイベントは、それを例えば被試験デバイスの
クロック信号として用いる場合には、クロック信号の周
期を任意に変更することができる。
【００５０】このスケーリング機能により、第７図
（Ａ）のクロック信号周期を十分大きく、例えば数１０
マイクロ秒とすると、その１周期は、電源電流測定ユニ
ットの動作速度と等価になる。このため例えば第６図の
スイッチＳＷ２をクロックと同期して開閉動作させるこ
とにより、クロック周期と電源電流測定ユニットの動作
が１対１の時間関係となる。したがって、１のクロック
周期において、１の電源電流波形を得、それを積分回路
８３とＡＤコンバータにより測定できる。このため、電
源電流に不良があった場合、その不良とクロック信号
（テストパターン）との関係を知ることができる。
【００５１】
【発明の効果】以上説明したように、本発明の電源電流
測定ユニットは、被試験デバイスの電源電流を迅速かつ
正確に測定することができ、ＣＭＯＳ集積回路の電源電
流（ＩＤＤ）を測定するのに好適に用いることができ
る。本発明の電源電流測定ユニットは、被試験デバイス
の電源電流測定値を積分回路を用いて積算し且つ測定時
間で平均することにより短時間で正確な電源電流の測定
をすることができる。
【００５２】また本発明の電源電流測定ユニットはイベ
ント型テストシステムに好適に用いることができる。イ
ベント型テストシステムから被試験デバイスに与えるク
ロック信号周期を任意の倍率で調整することにより、被
試験デバイスの電源電流をそのクロック信号に同期して
検出することができ、直接的にその平均電流値を得るこ
とができる。このようにクロック信号に同期して電源電
流測定できるので、不良となった電源電流とその原因と
なったクロック信号との関係を知ることができる。
【図面の簡単な説明】
【図１】従来技術における半導体試験システムであるサ
イクル型テストシステムの基本的構成例を示すブロック
図である。
【図２】新たな半導体試験システムであるイベント型テ
ストシステムの基本的構成例を示すブロック図である。
【図３】サイクル型テストシステムあるいはイベント型
テストシステムにおけるピンエレクトロニクスの内部構
成を主として示すブロック図である。
【図４】被試験デバイスの電源電流を測定するための従
来の電源電流測定ユニットの構成例を示す回路図であ
る。
【図５】第４図に示す従来の電源電流測定ユニットの動
作を説明するためのタイミングチャートである。
【図６】被試験デバイスの電源電流を測定するための本
発明による電源電流測定ユニットの構成例を示す回路図
である。
【図７】第６図に示す本発明の電源電流測定ユニットの
動作を説明するためのタイミングチャートである。
【図８】イベント型テストシステムにおいて、被試験デ
バイスに与えるクロック信号の周期を任意の倍率で調整
して本発明による電源電流測定ユニットにより電源電流
を測定するための、スケーリング回路の構成例を示すブ
ロック図である。
【符号の説明】
２８ ＤＵＴ ７１ ＤＡコンバータ ７２ 演算増幅器 ７３ 電流バッファ ７４ 電流測定抵抗 ７５ 差動増幅器 ８２ 積分抵抗 ８３ 積分回路 ８５ ＡＤコンバータ Ｃ 積分キャパシタ ＳＷ１ スイッチ ＳＷ２ スイッチ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体試験システムに備えられて、被試
    験デバイスの電源電流を測定するための電源電流測定ユ
    ニットにおいて、 入力されたディジタル信号に基づいて被試験デバイスに
    与える電源電圧を発生するＤＡコンバータと、 負帰還ループを形成し、そのＤＡコンバータからの電源
    電圧を被試験デバイスの電源ピンに与えるとともに、そ
    の電源ピンに電源電流を既知の値の測定抵抗を通して供
    給する演算増幅器と、 その演算増幅器が被試験デバイスに供給する電源電流値
    をあらわす電圧値を増幅する電圧増幅器と、 その電圧増幅器の出力信号を所定時間にわたって積分す
    るための積分回路と、その所定時間の経過後にその積分
    回路の出力信号をディジタル信号に変換するＡＤコンバ
    ータと、 を具備した電源電流測定ユニット。
  2. 【請求項２】 上記被試験デバイスに与えるクロック信
    号を上記半導体試験システムから供給し、その結果生じ
    る被試験デバイスの電源電流の平均値を測定する請求項
    １に記載の電源電流測定ユニット。
  3. 【請求項３】 上記積分回路はスイッチを有し、上記所
    定時間にわたってそのスイッチを開放することにより、
    上記積分回路の積分動作が行われる請求項１に記載の電
    源電流測定ユニット。
  4. 【請求項４】 被試験デバイスに試験信号を与えてその
    結果生ずる被試験デバイスの応答信号を評価する半導体
    テストシステムにおいて、 その被試験デバイスに与える試験信号をあらかじめ作成
    したイベントデータに基づいて発生する試験信号発生手
    段と、 その被試験信号発生手段と被試験デバイスの間に設けら
    れ、上記試験信号を所定振幅値で被試験デバイスに印加
    するドライバと被試験デバイスの応答信号を所定基準電
    圧値と比較する比較器とを有するピンエレクトロニクス
    と、 上記ピンエレクトロニクスの内部または外部に設けら
    れ、上記被試験デバイスの電源電流を測定するための電
    源電流測定ユニットと、 を有し、 その電源電流測定ユニットは、入力されたディジタル信
    号に基づいて被試験デバイスに与える電源電圧を発生す
    るＤＡコンバータと、負帰還ループを形成し、そのＤＡ
    コンバータからの電源電圧を被試験デバイスの電源ピン
    に与えるとともに、その電源ピンに電源電流を既知の値
    の測定抵抗を通して供給する演算増幅器と、その演算増
    幅器が被試験デバイスに供給する電源電流値をあらわす
    電圧値を増幅する電圧増幅器と、その電圧増幅器の出力
    信号を所定時間にわたって積分するための積分回路と、
    その所定時間の経過後にその積分回路の出力信号をディ
    ジタル信号に変換するＡＤコンバータとを備える、 ことを特徴とする半導体テストシステム。
  5. 【請求項５】 被試験デバイスのクロック信号を上記試
    験信号発生手段から発生して被試験デバイスに供給し、
    その結果生じる被試験デバイスの電源電流の平均値を測
    定する請求項４に記載の半導体テストシステム。
  6. 【請求項６】 上記半導体テストシステムはさらに上記
    イベントデータを任意の倍率で変更できるスケーリング
    機能を有し、上記試験信号発生手段から発生する被試験
    デバイス用のクロック信号の周期を変更することによ
    り、そのクロック信号の周期を上記電源電流測定ユニッ
    トの動作速度と等価にすることができる請求項５に記載
    の半導体テストシステム。
  7. 【請求項７】 上記半導体テストシステムはさらに上記
    イベントデータを任意の倍率で変更できるスケーリング
    機能を有し、かつ上記電源電流測定ユニットの積分回路
    はスイッチを有し、上記試験信号発生手段から発生する
    被試験デバイス用のクロック信号の周期を変更すること
    により、そのクロック信号の周期を上記電源電流測定ユ
    ニットの動作速度と同等にし、上記スイッチの開閉動作
    とクロック信号を同期させることにより、クロック信号
    の１周期に対応する被試験デバイスの電源電流測定がで
    きる請求項５に記載の半導体テストシステム。
  8. 【請求項８】 上記試験信号発生手段は、 各イベントのタイミングをあらわすイベントデータを格
    納するためのイベントメモリと、そのイベントメモリに
    アドレスデータを与えるアドレスシーケンサと、そのイ
    ベントメモリからのイベントデータに基づいて試験信号
    （テストパターン）を形成する手段と、を有する請求項
    ４に記載の半導体テストシステム。
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