JP2004342161A - 半導体試験装置および方法 - Google Patents
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Abstract
【課題】半導体装置の選別を短時間に効率よく行うことができ、選別に要するコストを抑えることができる半導体試験装置および方法を提供すること。
【解決手段】テストパターン発生部230によりテストパターンを発生して被試験デバイスである半導体装置に供給し、この半導体装置を動作状態とする。このときの電源電流Iddが電流計210で検出され、デジタイザ220でサンプリングされる。制御/判定部260は、デジタイザ220によりサンプリングされた電源電流Iddの波形幅に基づき、この半導体装置100の良否を判定する。即ち、電源電流Iddの波形幅は、電源電流Iddが所定電流値を横切る時刻を計時することにより得られ、この波形幅が所定値を超えているか否かにより半導体装置100の良否が判定される。
【選択図】 図1
【解決手段】テストパターン発生部230によりテストパターンを発生して被試験デバイスである半導体装置に供給し、この半導体装置を動作状態とする。このときの電源電流Iddが電流計210で検出され、デジタイザ220でサンプリングされる。制御/判定部260は、デジタイザ220によりサンプリングされた電源電流Iddの波形幅に基づき、この半導体装置100の良否を判定する。即ち、電源電流Iddの波形幅は、電源電流Iddが所定電流値を横切る時刻を計時することにより得られ、この波形幅が所定値を超えているか否かにより半導体装置100の良否が判定される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置を選別するための半導体試験装置および方法に関する。
【0002】
【従来の技術】
従来、集積回路が形成された半導体装置の検査工程において、良品と不良品の選別が行われている。この選別は、一般には、半導体装置の消費電流をテスタのDCユニットで測定し、この測定値が規格値内にあるか否かを判別することにより行われている。特に、CMOS構成された半導体装置については、静止時の電源電流が原理的にゼロになることを利用し、静止時電源電流Iddqを測定しており(特許文献1参照)、この静止時電源電流IddqもDCユニットを用いて測定される。また、近年では、半導体装置の動作速度の高速化に伴い、動作電流Iddを高速フーリエ変換(Fast Fourier Transform)して高調波成分を分析することによっても選別が行われている。
【0003】
【特許文献1】
特開2000−46896号公報(段落番号0002〜0003)
【0004】
【発明が解決しようとする課題】
しかしながら、上述のDCユニットを用いる従来技術によれば、DCユニットの測定値が安定するまで時間がかかるため、テスト時間を要し、選別に要するコストの上昇を招くという問題がある。また、高速フーリエ変換を用いる従来技術によれば、その変換処理に時間がかかるため、同様にテスト時間を要するという問題がある。
【0005】
この発明は、上記事情に鑑みてなされたもので、半導体装置の選別を短時間に効率よく行うことができ、選別に要するコストを抑えることができる半導体試験装置および方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項1に記載された発明に係る半導体試験装置は、テストパターンを発生して被試験デバイスである半導体装置に供給するテストパターン発生手段と、前記テストパターンに基づき動作する前記半導体装置の電源電流を測定する測定手段と、前記測定手段により測定された電源電流の波形幅に基づき前記半導体装置の良否を判定する判定手段と、を備える。
請求項2に記載された発明に係る半導体試験装置は、前記測定手段が、前記半導体装置の電源電流を検出する検出手段と、該検出手段で検出された電源電流を一定周期でサンプリングするサンプリング手段とを備え、前記判定手段が、前記サンプリング手段によりサンプリングされた電源電流が所定電流値を超える期間を求め、該期間と前記所定電流値に対して規定された所定値とを比較し、該比較の結果に基づき前記半導体装置の良否を判定することを特徴とする。
【0007】
請求項3に記載された発明に係る半導体試験方法は、テストパターンを発生して被試験デバイスである半導体装置に供給する第1のステップと、前記テストパターンに基づき動作する前記半導体装置の電源電流を測定する第2のステップと、前記測定された電源電流の波形幅に基づき前記半導体装置の良否を判定する第4のステップと、を含む。
請求項4に記載された発明に係る半導体試験方法は、前記第2のステップで、前記半導体装置の電源電流を検出して該電源電流を一定周期でサンプリングし、前記第3のステップで、前記サンプリングされた電源電流が所定電流値を超える期間を求め、該期間と前記所定電流値に対して規定された所定値とを比較し、該比較の結果に基づき前記半導体装置の良否を判定することを特徴とする。
【0008】
この発明の構成によれば、例えば半導体装置の電源電流が増えると、この電源電流の波形幅が大きくなる。従って、電流特性が電源電流の波形幅に反映される。ここで、パターン発生手段により発生されたテストパターンが半導体装置に供給され、この半導体装置が動作状態とされ、この時の半導体装置の電源電流が測定手段で測定される。この測定された電源電流の波形幅から、判定手段が半導体装置の良否を判定する。換言すると、測定された電源電流が所定電流値を超える期間に基づき半導体装置の良否が判定される。従って、半導体装置の選別を短時間に効率よく行うことができ、選別に要するコストを抑えることができる。
【0009】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
図1に、本発明に係る半導体試験装置200の一実施形態を示す。同図において、半導体装置100は、被試験デバイスであり、半導体チップをパッケージに実装して構成されたものである。半導体試験装置200は、電流計210、デジタイザ220、テストパターン発生部230、比較部240、期待値発生部250、制御/判定部260、記憶部261、クロック発生部270、分周器280から構成され、記憶部261は制御/判定部260に内蔵されている。
【0010】
ここで、電流計210は、半導体装置100に対する電源VDDの供給経路上に介挿されており、この半導体装置100の電源電流Iddを検出するものである。電流計210で検出された電源電流Iddの検出値はデジタイザ220に与えられる。デジタイザ220は、後述する分周器280から供給されるクロック信号CLKに基づき電源電流Iddで検出された電源電流を一定周期でサンプリングするものであり、サンプリングした電源電流IddをA/D変換して記憶する機能を備えている。これら電流計210およびデジタイザ220は半導体装置100の電源電流Iddを測定する測定手段として機能する。テストパターン発生部230は、電流試験条件で規定されるテストパターンを発生するテストパターン発生手段として機能するものであり、このテストパターンは半導体装置100に供給される。比較部240は、ファンクションテストにおいて半導体装置100の出力データと期待値とを比較するものである。この期待値はファンクション試験条件に従って期待値発生部250で発生される。
【0011】
制御/判定部260は、電流試験時に電源電流Iddの波形幅に基づき半導体装置100の良否を判定する判定手段としての機能と、ファンクション試験に関する機能を有している。上述の電流特性やファンクションに関する試験結果は記憶部261に格納される。また、制御/判定部260は、クロック発生部270から出力されるクロック信号CLKのパルスをカウントするカウンタ(図示なし)を内蔵し、このパルスをカウントすることにより計時する機能を有している。クロック発生部270は基本クロック信号を発生するものである。この基本クロック信号は分周器280でN分の1(Nは2以上の自然数)に分周されてデジタイザ220および制御/判定部260に供給される。このN分の1に分周されたクロック信号の周波数は、被試験デバイスの動作周波数に対応している。
【0012】
次に、本実施形態の動作を説明する。
先ず、制御/判定部260の制御の下、テストパターン発生部230が、分周器280から供給されるクロック信号に対応した周期で電流試験条件に基づきテストパターンを発生し、このテストパターンに従う信号が半導体装置100の端子に供給される。この電流試験条件は、消費電流Iddが最も大きくなるように予め設定され、例えば、半導体装置100の内部回路の活性化率が高くなるように設定される。これにより、半導体装置100が動作状態とされ、その動作状態に応じた消費電流が発生し、この消費電流に対応する電源電流Iddが半導体装置100に供給される。
【0013】
上述のように半導体装置100をテストパターンに基づき動作させた状態で、電流計210が半導体装置100の電源電流Iddを検出する。そして、デジタイザ220が、電流計210で検出された半導体装置100の電源電流をクロック信号CLKの周期でサンプリングしA/D変換して格納する。これら電流計210およびデジタイザ220により、半導体装置の電源電流Iddが一定周期で測定されてサンプリングされる。図2に、半導体装置100の電源電流Iddの波形例を示す。同図に示すように、一般には、半導体装置100の内部回路の動作状態に応じて、時刻の経過と共に電源電流Iddが変化する。この電源電流Iddは電流計210により検出され、デジタイザ220によりクロック信号CLKの周期でサンプリングされる。クロック信号CLKの周期は、電源電流Iddの後述の波形幅Wを必要な精度で抽出できるように適切に設定される。
続いて、制御/判定部260は、上述の電源電流Iddの測定値から電流特性に関する判定処理を実行する。この判定処理では、図2に示す電源電流Iddの波形幅Wに基づき半導体装置100の電流特性の良否を判定する。
【0014】
以下、電流特性に関する判定処理について、図2を参照しながら図3に示すフローに従って詳細に説明する。制御/判定部260は、電源電流Iddが所定電流値Idd1を超える期間、即ち電源電流Iddの波形幅Wを求める(ステップS1〜S2〜S4〜S5)。具体的に説明すると、制御/判定部260は、デジタイザ220から、サンプリングされた電源電流Iddの測定値を取り込み(ステップS1)、この測定値から、電源電流Iddの測定値が増加する過程で所定電流値Idd1に等しくなったか否かを判定する(ステップS2)。即ち、図2において、電源電流Iddが、所定電流値Idd1よりも小さな値から増加して所定電流値Idd1に等しくなる点P1に到達したか否かを判定する。この例では、時刻t1で電源電流Iddが点P1に到達し、所定電流値Idd1に等しくなっている。電源電流Iddが所定電流値Idd1に等しくなると(ステップS2;YES)、制御/判定部260は、計時用のカウンタをリセットし、そのカウント値を「0」とする。
【0015】
そして、処理を上述のステップS1に戻し、デジタイザ220から次のサンプリング周期でサンプリングされた電源電流Iddの測定値を取り込む(ステップS1)。このサンプリング周期では電源電流Iddの測定値が所定電源値Idd1を超えているので、上述のステップS2では、電源電流Iddが所定電流値Idd1に等しくない旨の判定がなされる(ステップS2;NO)。続いて、制御/判定部260は、続いて電源電流Iddが減少する過程で電源電流Iddが所定電流値Idd1に等しくなったか否かを判定する(ステップS4)。即ち、図2において、電源電流Iddが、所定電流値Idd1よりも大きな値から減少して所定電流値Idd1に等しくなる点P2に到達したか否かを判定する。この例では、時刻t2で電源電流Iddが点P2に到達し、点P1と点P2との距離が、所定電流値Idd1での電源電流Iddの波形幅W、即ち電源電流Iddが所定電流値Idd1を超える期間を表している。
【0016】
ここで、現在のサンプリング周期は、時刻t1を経過した直後のものであるから、電源電流Iddは所定電流値Idd1よりも大きくなっており、従って電源電流Iddが所定電流値Idd1に等しくない旨の判定がなされる(ステップS4;NO)。この場合、制御/判定部260は、カウント値に「1」を加算してこのカウント値をインクリメントし(ステップS5)、処理をステップS1に戻す。時刻t1と時刻t2の間の期間では、電源電流Iddが所定電流値Idd1よりも大きい状態を維持するため、上述のステップS2およびS4で否定的な判定がなさる。従って、この期間では、クロック信号CLKの周期でカウント値がインクリメントされ、電源電流Iddが点P2に到達すると、このときのカウント値が、波形幅Wを表し、即ち電源電流Iddが所定電流値Idd1を超える期間を表す。これにより、電源電流Iddの波形幅Wが得られる。
【0017】
電源電流Iddが点P2に到達し、所定電流値Idd1と等しくなると(ステップS4;YES)、制御/判定部260は、カウント値が所定値よりも大きいか否かを判定する(ステップS6)。この所定値は、電流試験条件として所定電流値Idd1に対して規定された試験規格値であり、電源電流Iddが正常であるときの波形幅Wの上限を表す。ここで、カウント値が所定値よりも大きい場合(ステップS6;YES)、即ち波形幅Wで表される期間が試験規格値を超えている場合、制御/判定部260は「不良判定」を下す(ステップS8)。これに対し、カウント値が所定値よりも小さい場合には(ステップS6;NO)、「良判定」を下す(ステップS7)。この後、処理をステップS1に戻し、次の被試験デバイスの半導体装置に対する選別試験を同様に行う。
【0018】
以上のように、本実施形態では、電源電流Iddが点P1で所定電流値Idd1に等しくなった時点で計時用のカウンタをリセットし、その後、電源電流Iddが点P2に到達するまで、クロック信号CLKに従ってカウント値を歩進させる。そして、このカウント値から、電源電流Iddが所定電流値Idd1を超える期間(t2−t1)、即ち波形幅Wを求め、この波形幅Wが試験規格値を超えるか否かにより、電源電流Iddの良否を判定している。このように、電源電流Iddの波形幅Wに着目して判定を行うため、短時間で電流特性の良否を判定することができ、テスト時間を短くすることができる。従って、DCユニットや高速フーリエ変換処理を導入することなく電流特性を評価することが可能になり、選別のためのテストコストを低く抑えることが可能になる。
【0019】
ファンクションに関する良否の判定を行う場合には、上述のテストパターンとしてファンクション試験用のものをテストパターン発生部230が発生する。そして、このテストパターンに応じて半導体装置100から出力されるデータと、期待値発生部250で発生される期待値とを比較部240が比較し、この比較結果に基づき制御/判定部260が良否を判定する。
なお、電流試験用のテストパターンとファンクション試験用のテストパターンを共用し、ファンクション試験と並行して電流特性試験を行えば、さらに試験時間を短縮することができる。
【0020】
【発明の効果】
以上説明したように、この発明によれば、テストパターンに基づき動作する半導体装置の電源電流を測定し、この電源電流の波形幅に基づき半導体装置の良否を判定するようにしたので、半導体装置の選別を短時間に効率よく行うことができ、選別に要するコストを抑えることができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体試験装置の構成を示すブロック図である。
【図2】本発明の実施形態に係る被試験デバイスである半導体装置の電源電流の波形例を示す波形図である。
【図3】本発明の実施形態に係る半導体試験装置による電流特性に関する判定処理の流れを示すフローチャートである。
【符号の説明】
100;半導体装置(被試験デバイス)、200;半導体試験装置、210;電流計、220;デジタイザ、230;テストパターン発生部、240;比較部、250;期待値発生部、260;制御/判定部、261;記憶部、270;クロック発生部、280;分周器。
【発明の属する技術分野】
本発明は、半導体装置を選別するための半導体試験装置および方法に関する。
【0002】
【従来の技術】
従来、集積回路が形成された半導体装置の検査工程において、良品と不良品の選別が行われている。この選別は、一般には、半導体装置の消費電流をテスタのDCユニットで測定し、この測定値が規格値内にあるか否かを判別することにより行われている。特に、CMOS構成された半導体装置については、静止時の電源電流が原理的にゼロになることを利用し、静止時電源電流Iddqを測定しており(特許文献1参照)、この静止時電源電流IddqもDCユニットを用いて測定される。また、近年では、半導体装置の動作速度の高速化に伴い、動作電流Iddを高速フーリエ変換(Fast Fourier Transform)して高調波成分を分析することによっても選別が行われている。
【0003】
【特許文献1】
特開2000−46896号公報(段落番号0002〜0003)
【0004】
【発明が解決しようとする課題】
しかしながら、上述のDCユニットを用いる従来技術によれば、DCユニットの測定値が安定するまで時間がかかるため、テスト時間を要し、選別に要するコストの上昇を招くという問題がある。また、高速フーリエ変換を用いる従来技術によれば、その変換処理に時間がかかるため、同様にテスト時間を要するという問題がある。
【0005】
この発明は、上記事情に鑑みてなされたもので、半導体装置の選別を短時間に効率よく行うことができ、選別に要するコストを抑えることができる半導体試験装置および方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項1に記載された発明に係る半導体試験装置は、テストパターンを発生して被試験デバイスである半導体装置に供給するテストパターン発生手段と、前記テストパターンに基づき動作する前記半導体装置の電源電流を測定する測定手段と、前記測定手段により測定された電源電流の波形幅に基づき前記半導体装置の良否を判定する判定手段と、を備える。
請求項2に記載された発明に係る半導体試験装置は、前記測定手段が、前記半導体装置の電源電流を検出する検出手段と、該検出手段で検出された電源電流を一定周期でサンプリングするサンプリング手段とを備え、前記判定手段が、前記サンプリング手段によりサンプリングされた電源電流が所定電流値を超える期間を求め、該期間と前記所定電流値に対して規定された所定値とを比較し、該比較の結果に基づき前記半導体装置の良否を判定することを特徴とする。
【0007】
請求項3に記載された発明に係る半導体試験方法は、テストパターンを発生して被試験デバイスである半導体装置に供給する第1のステップと、前記テストパターンに基づき動作する前記半導体装置の電源電流を測定する第2のステップと、前記測定された電源電流の波形幅に基づき前記半導体装置の良否を判定する第4のステップと、を含む。
請求項4に記載された発明に係る半導体試験方法は、前記第2のステップで、前記半導体装置の電源電流を検出して該電源電流を一定周期でサンプリングし、前記第3のステップで、前記サンプリングされた電源電流が所定電流値を超える期間を求め、該期間と前記所定電流値に対して規定された所定値とを比較し、該比較の結果に基づき前記半導体装置の良否を判定することを特徴とする。
【0008】
この発明の構成によれば、例えば半導体装置の電源電流が増えると、この電源電流の波形幅が大きくなる。従って、電流特性が電源電流の波形幅に反映される。ここで、パターン発生手段により発生されたテストパターンが半導体装置に供給され、この半導体装置が動作状態とされ、この時の半導体装置の電源電流が測定手段で測定される。この測定された電源電流の波形幅から、判定手段が半導体装置の良否を判定する。換言すると、測定された電源電流が所定電流値を超える期間に基づき半導体装置の良否が判定される。従って、半導体装置の選別を短時間に効率よく行うことができ、選別に要するコストを抑えることができる。
【0009】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
図1に、本発明に係る半導体試験装置200の一実施形態を示す。同図において、半導体装置100は、被試験デバイスであり、半導体チップをパッケージに実装して構成されたものである。半導体試験装置200は、電流計210、デジタイザ220、テストパターン発生部230、比較部240、期待値発生部250、制御/判定部260、記憶部261、クロック発生部270、分周器280から構成され、記憶部261は制御/判定部260に内蔵されている。
【0010】
ここで、電流計210は、半導体装置100に対する電源VDDの供給経路上に介挿されており、この半導体装置100の電源電流Iddを検出するものである。電流計210で検出された電源電流Iddの検出値はデジタイザ220に与えられる。デジタイザ220は、後述する分周器280から供給されるクロック信号CLKに基づき電源電流Iddで検出された電源電流を一定周期でサンプリングするものであり、サンプリングした電源電流IddをA/D変換して記憶する機能を備えている。これら電流計210およびデジタイザ220は半導体装置100の電源電流Iddを測定する測定手段として機能する。テストパターン発生部230は、電流試験条件で規定されるテストパターンを発生するテストパターン発生手段として機能するものであり、このテストパターンは半導体装置100に供給される。比較部240は、ファンクションテストにおいて半導体装置100の出力データと期待値とを比較するものである。この期待値はファンクション試験条件に従って期待値発生部250で発生される。
【0011】
制御/判定部260は、電流試験時に電源電流Iddの波形幅に基づき半導体装置100の良否を判定する判定手段としての機能と、ファンクション試験に関する機能を有している。上述の電流特性やファンクションに関する試験結果は記憶部261に格納される。また、制御/判定部260は、クロック発生部270から出力されるクロック信号CLKのパルスをカウントするカウンタ(図示なし)を内蔵し、このパルスをカウントすることにより計時する機能を有している。クロック発生部270は基本クロック信号を発生するものである。この基本クロック信号は分周器280でN分の1(Nは2以上の自然数)に分周されてデジタイザ220および制御/判定部260に供給される。このN分の1に分周されたクロック信号の周波数は、被試験デバイスの動作周波数に対応している。
【0012】
次に、本実施形態の動作を説明する。
先ず、制御/判定部260の制御の下、テストパターン発生部230が、分周器280から供給されるクロック信号に対応した周期で電流試験条件に基づきテストパターンを発生し、このテストパターンに従う信号が半導体装置100の端子に供給される。この電流試験条件は、消費電流Iddが最も大きくなるように予め設定され、例えば、半導体装置100の内部回路の活性化率が高くなるように設定される。これにより、半導体装置100が動作状態とされ、その動作状態に応じた消費電流が発生し、この消費電流に対応する電源電流Iddが半導体装置100に供給される。
【0013】
上述のように半導体装置100をテストパターンに基づき動作させた状態で、電流計210が半導体装置100の電源電流Iddを検出する。そして、デジタイザ220が、電流計210で検出された半導体装置100の電源電流をクロック信号CLKの周期でサンプリングしA/D変換して格納する。これら電流計210およびデジタイザ220により、半導体装置の電源電流Iddが一定周期で測定されてサンプリングされる。図2に、半導体装置100の電源電流Iddの波形例を示す。同図に示すように、一般には、半導体装置100の内部回路の動作状態に応じて、時刻の経過と共に電源電流Iddが変化する。この電源電流Iddは電流計210により検出され、デジタイザ220によりクロック信号CLKの周期でサンプリングされる。クロック信号CLKの周期は、電源電流Iddの後述の波形幅Wを必要な精度で抽出できるように適切に設定される。
続いて、制御/判定部260は、上述の電源電流Iddの測定値から電流特性に関する判定処理を実行する。この判定処理では、図2に示す電源電流Iddの波形幅Wに基づき半導体装置100の電流特性の良否を判定する。
【0014】
以下、電流特性に関する判定処理について、図2を参照しながら図3に示すフローに従って詳細に説明する。制御/判定部260は、電源電流Iddが所定電流値Idd1を超える期間、即ち電源電流Iddの波形幅Wを求める(ステップS1〜S2〜S4〜S5)。具体的に説明すると、制御/判定部260は、デジタイザ220から、サンプリングされた電源電流Iddの測定値を取り込み(ステップS1)、この測定値から、電源電流Iddの測定値が増加する過程で所定電流値Idd1に等しくなったか否かを判定する(ステップS2)。即ち、図2において、電源電流Iddが、所定電流値Idd1よりも小さな値から増加して所定電流値Idd1に等しくなる点P1に到達したか否かを判定する。この例では、時刻t1で電源電流Iddが点P1に到達し、所定電流値Idd1に等しくなっている。電源電流Iddが所定電流値Idd1に等しくなると(ステップS2;YES)、制御/判定部260は、計時用のカウンタをリセットし、そのカウント値を「0」とする。
【0015】
そして、処理を上述のステップS1に戻し、デジタイザ220から次のサンプリング周期でサンプリングされた電源電流Iddの測定値を取り込む(ステップS1)。このサンプリング周期では電源電流Iddの測定値が所定電源値Idd1を超えているので、上述のステップS2では、電源電流Iddが所定電流値Idd1に等しくない旨の判定がなされる(ステップS2;NO)。続いて、制御/判定部260は、続いて電源電流Iddが減少する過程で電源電流Iddが所定電流値Idd1に等しくなったか否かを判定する(ステップS4)。即ち、図2において、電源電流Iddが、所定電流値Idd1よりも大きな値から減少して所定電流値Idd1に等しくなる点P2に到達したか否かを判定する。この例では、時刻t2で電源電流Iddが点P2に到達し、点P1と点P2との距離が、所定電流値Idd1での電源電流Iddの波形幅W、即ち電源電流Iddが所定電流値Idd1を超える期間を表している。
【0016】
ここで、現在のサンプリング周期は、時刻t1を経過した直後のものであるから、電源電流Iddは所定電流値Idd1よりも大きくなっており、従って電源電流Iddが所定電流値Idd1に等しくない旨の判定がなされる(ステップS4;NO)。この場合、制御/判定部260は、カウント値に「1」を加算してこのカウント値をインクリメントし(ステップS5)、処理をステップS1に戻す。時刻t1と時刻t2の間の期間では、電源電流Iddが所定電流値Idd1よりも大きい状態を維持するため、上述のステップS2およびS4で否定的な判定がなさる。従って、この期間では、クロック信号CLKの周期でカウント値がインクリメントされ、電源電流Iddが点P2に到達すると、このときのカウント値が、波形幅Wを表し、即ち電源電流Iddが所定電流値Idd1を超える期間を表す。これにより、電源電流Iddの波形幅Wが得られる。
【0017】
電源電流Iddが点P2に到達し、所定電流値Idd1と等しくなると(ステップS4;YES)、制御/判定部260は、カウント値が所定値よりも大きいか否かを判定する(ステップS6)。この所定値は、電流試験条件として所定電流値Idd1に対して規定された試験規格値であり、電源電流Iddが正常であるときの波形幅Wの上限を表す。ここで、カウント値が所定値よりも大きい場合(ステップS6;YES)、即ち波形幅Wで表される期間が試験規格値を超えている場合、制御/判定部260は「不良判定」を下す(ステップS8)。これに対し、カウント値が所定値よりも小さい場合には(ステップS6;NO)、「良判定」を下す(ステップS7)。この後、処理をステップS1に戻し、次の被試験デバイスの半導体装置に対する選別試験を同様に行う。
【0018】
以上のように、本実施形態では、電源電流Iddが点P1で所定電流値Idd1に等しくなった時点で計時用のカウンタをリセットし、その後、電源電流Iddが点P2に到達するまで、クロック信号CLKに従ってカウント値を歩進させる。そして、このカウント値から、電源電流Iddが所定電流値Idd1を超える期間(t2−t1)、即ち波形幅Wを求め、この波形幅Wが試験規格値を超えるか否かにより、電源電流Iddの良否を判定している。このように、電源電流Iddの波形幅Wに着目して判定を行うため、短時間で電流特性の良否を判定することができ、テスト時間を短くすることができる。従って、DCユニットや高速フーリエ変換処理を導入することなく電流特性を評価することが可能になり、選別のためのテストコストを低く抑えることが可能になる。
【0019】
ファンクションに関する良否の判定を行う場合には、上述のテストパターンとしてファンクション試験用のものをテストパターン発生部230が発生する。そして、このテストパターンに応じて半導体装置100から出力されるデータと、期待値発生部250で発生される期待値とを比較部240が比較し、この比較結果に基づき制御/判定部260が良否を判定する。
なお、電流試験用のテストパターンとファンクション試験用のテストパターンを共用し、ファンクション試験と並行して電流特性試験を行えば、さらに試験時間を短縮することができる。
【0020】
【発明の効果】
以上説明したように、この発明によれば、テストパターンに基づき動作する半導体装置の電源電流を測定し、この電源電流の波形幅に基づき半導体装置の良否を判定するようにしたので、半導体装置の選別を短時間に効率よく行うことができ、選別に要するコストを抑えることができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体試験装置の構成を示すブロック図である。
【図2】本発明の実施形態に係る被試験デバイスである半導体装置の電源電流の波形例を示す波形図である。
【図3】本発明の実施形態に係る半導体試験装置による電流特性に関する判定処理の流れを示すフローチャートである。
【符号の説明】
100;半導体装置(被試験デバイス)、200;半導体試験装置、210;電流計、220;デジタイザ、230;テストパターン発生部、240;比較部、250;期待値発生部、260;制御/判定部、261;記憶部、270;クロック発生部、280;分周器。
Claims (4)
- テストパターンを発生して被試験デバイスである半導体装置に供給するテストパターン発生手段と、
前記テストパターンに基づき動作する前記半導体装置の電源電流を測定する測定手段と、
前記測定手段により測定された電源電流の波形幅に基づき前記半導体装置の良否を判定する判定手段と、
を備えた半導体試験装置。 - 前記測定手段が、前記半導体装置の電源電流を検出する検出手段と、該検出手段で検出された電源電流を一定周期でサンプリングするサンプリング手段とを備え、
前記判定手段が、前記サンプリング手段によりサンプリングされた電源電流が所定電流値を超える期間を求め、該期間と前記所定電流値に対して規定された所定値とを比較し、該比較の結果に基づき前記半導体装置の良否を判定することを特徴とする請求項1に記載された半導体試験装置。 - テストパターンを発生して被試験デバイスである半導体装置に供給する第1のステップと、
前記テストパターンに基づき動作する前記半導体装置の電源電流を測定する第2のステップと、
前記測定された電源電流の波形幅に基づき前記半導体装置の良否を判定する第4のステップと、
を含む半導体試験方法。 - 前記第2のステップで、前記半導体装置の電源電流を検出して該電源電流を一定周期でサンプリングし、
前記第3のステップで、前記サンプリングされた電源電流が所定電流値を超える期間を求め、該期間と前記所定電流値に対して規定された所定値とを比較し、該比較の結果に基づき前記半導体装置の良否を判定することを特徴とする請求項3に記載された半導体試験方法。
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JP2003134541A JP2004342161A (ja) | 2003-05-13 | 2003-05-13 | 半導体試験装置および方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5522310B2 (ja) * | 2011-03-17 | 2014-06-18 | 富士通株式会社 | メモリ試験支援方法及びメモリ試験支援装置 |
JP6439896B1 (ja) * | 2018-08-21 | 2018-12-19 | 富士通株式会社 | メモリ書き込み制御装置及び不揮発性メモリの不良判定方法 |
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2003
- 2003-05-13 JP JP2003134541A patent/JP2004342161A/ja active Pending
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