JP5522310B2 - メモリ試験支援方法及びメモリ試験支援装置 - Google Patents

Description

本発明は、メモリ試験支援方法及びメモリ試験支援装置に関する。

ＤＩＭＭ（Dual Inline Memory Module）又はＳＩＭＭ（Single In-line Memory Module）等のメモリの試験には、プログラム（以下、「メモリ試験プログラム」という。）が利用される。メモリ試験プログラムは、例えば、メモリのアクセスパターンとメモリに書き込むデータパターンとを含む試験パターンに基づいて、メモリへの書き込み及び読み込みを実施し、メモリの故障を検出する。

試験パターンの故障検出力は、試験対象装置のシステムアーキテクチャや試験対象のメモリの種類によって異なる。したがって、従来、或るメモリの試験に関して複数の異なる試験パターンが用意され、その中から当該メモリに有効な試験パターンが選択されていた。具体的には、用意された各試験パターンを当該メモリに対して走行させ、故障の検出率の高い試験パターンが当該メモリに対して使用する試験パターンとして選択されていた。

但し、全てのメモリに対する万能な試験プログラムは無いため、新規メモリが開発されるたびに、新規メモリに有効な試験パターンの選択を行う必要がある。又は、新規なメモリの特性に着目した新規な試験パターンが開発される場合もある。

特開平１１−７７９５号公報 特開２００１−２１６２３号公報 特開平６−３１３７９１号公報

しかしながら、従来、試験パターンの有効性は、試験対象メモリに対して試験パターンを走行させた場合にメモリの故障が検出されるか否かに基づいて判断されていた。このことは、試験対象メモリに対して有効な試験パターンを探し出す前に、故障しているメモリを探し出す必要があり、その上で、各試験パターンによって故障が検出されるか否かが確認される必要があることを意味する。したがって、試験対象メモリに対して有効な試験パターンの選択には、非常に時間がかかるという問題があった。

そこで、試験対象のメモリに適した試験パターンの選択を効率化することのできるメモリ試験支援方法及びメモリ試験支援装置の提供を目的とする。

そこで上記課題を解決するため、メモリ試験支援方法は、複数の試験パターンを用いた処理を試験対象のメモリに対して実行させ、前記試験パターンごとに、当該試験パターンを用いた処理の実行中に前記メモリに流れる電流値の観測結果を記憶部に記録し、前記記憶部に記録された前記試験パターンごとの前記観測結果に基づいて、前記メモリに対する試験の有効性に関して前記複数の試験パターンの優劣を判定する処理をコンピュータが実行する。

試験対象のメモリに適した試験パターンの選択を効率化することができる。

本発明の実施の形態におけるメモリ試験支援装置のシステムボードのハードウェア構成例を示す図である。 本発明の実施の形態におけるメモリ試験支援装置の機能構成例を示す図である。 試験タスクと測定タスクとの関係を説明するための図である。 メモリ試験支援装置の処理手順の一例を説明するためのフローチャートのである。 試験タスクと測定タスクとのタイムチャートの一例を示す図である。 観測結果記憶部の構成例を示す図である。

以下、図面に基づいて本発明の実施の形態を説明する。図１は、本発明の実施の形態におけるメモリ試験支援装置のシステムボードのハードウェア構成例を示す図である。同図において、メモリ試験支援装置のシステムボードＳＢは、電源１０１、ＲＯＭ１０２、メモリ１０３ａ〜ｄ、ＣＰＵ１０４、メモリコントローラ１０５、Ｉ／Ｏコントローラ１０６、ＰＣＩスロット１０７、ＬＡＮ（Local Area Network）カード１０８、グラフィックボード１０９、及びＤＣ−ＤＣコンバータ１１０ａ〜ｃ等を有する。

電源１０１は、システムボードＳＢ上の各部に電流を供給する。ＲＯＭ１０２は、本実施の形態で使用されるメモリ試験支援プログラム等を記憶する。なお、当該プログラムは非図示の補助記憶装置が記憶していてもよい。ＲＯＭ１０２が記憶するプログラムは、メモリ１０３ａ〜ｄ（以下、それぞれを区別しない場合、「メモリ１０３」という。）又はＣＰＵ１０４内のキャッシュにロードされる。メモリ１０３ａ〜ｄのそれぞれは、例えば、ＤＩＭＭ（Dual Inline Memory Module）又はＳＩＭＭ（Single In-line Memory Module）等であり、本実施の形態において試験対象とされる。

ＣＰＵ１０４は、ロードされたプログラムに従った処理を実行する。メモリコントローラ１０５は、ＣＰＵ１０４と、メモリ１０３又はＲＯＭ１０２との間のデータのやりとりの制御等を行う。Ｉ／Ｏコントローラ１０６は、ＰＣＩスロット１０７やＬＡＮカード１０８等に関する入出力制御を行う。グラフィックカードは、映像を信号として出力する。ＤＣ−ＤＣコンバータ１１０ａ〜ｃは、電源１０１からの電流を、メモリ１０３、ＣＰＵ１０４、又はグラフィックボード１０９等に供給する。

システムボードＳＢ上には、更に、メモリ１０３に供給される電流値を測定（又は計測）するための電流値測定器１２５が接続されている。電流値測定器１２５によって測定された電流値は、常時ＣＰＵ１０４のレジスタ１２１に記録される。

図２は、本発明の実施の形態におけるメモリ試験支援装置の機能構成例を示す図である。同図において、メモリ試験支援装置１０は、試験実行部１３１、記録部１３２、及び優劣判定部１３３等を有する。これら各部は、メモリ１０３にロードされたメモリ試験支援プログラムがＣＰＵ１０４に実行させる処理によって実現される。メモリ試験支援装置１０は、また、観測結果記憶部１３４を有する。観測結果記憶部１３４は、例えば、レジスタ１２１又はメモリ１０３等を用いて実現される。

試験実行部１３１は、複数の試験パターンを用いた処理（又は試験パターンが示す処理）を順次（例えば、シーケンシャルに）実行する。試験パターンとは、メモリ１０３へのアクセスパターンとメモリ１０３に書き込むデータのパターンとに基づいて、メモリ１０３への書き込み及び読み込みを実施し、メモリ１０３の故障を検出するプログラムである。各試験パターンは、アクセスパターン又はデータパターンが相互に相違する。各試験パターンは、試験実行部１３１に含まれていてもよいし（すなわち、試験実行部１３１の一部を構成してもよいし）、試験実行部１３１に含まれていなくてもよい。各試験パターンが試験実行部１３１に含まれている場合、メモリ試験支援プログラムは、メモリ試験プログラムとしても機能する。各試験パターンが試験実行部１３１に含まれていない場合、試験実行部１３１は、試験パターンを含むメモリ試験プログラムを起動することになる。

なお、本実施の形態において、試験実行部１３１は、一以上のタスク（同図における「試験タスクＴａ」）内において動作する。以下において、試験タスクＴａが実行する処理は、試験実行部１３１が実行する処理であるともいえる。また、本実施の形態において、試験パターンを用いた処理の実行を、単に、「試験パターンの実行」という。

記録部１３２は、試験パターンの実行中において電流値測定器１２５によって測定される電流値を一定周期で（つまり、定期的に）観測し、観測結果を試験パターンごとに観測結果記憶部１３４に記録する。なお、記録部１３２は、試験実行部１３１からの試験パターンの開始通知及び終了通知等に基づいて、試験パターンの切り替わりを検知する。

優劣判定部１３３は、観測結果記憶部１３４が試験パターン別に記憶する、電流値の観測結果を相互に比較することにより、メモリ１０３に対する試験の有効性又は適性に関して各試験パターンの優劣を判定する。ここでいう、有効性又は適性とは、故障検出力が高い可能性のあることをいう。優劣判定部１３３は、また、優劣の判定結果に基づいて、メモリ１０３の試験に使用する試験パターンを選択する。

すなわち、本願発明者は、過去に行った試験において、メモリの故障が検出されたときは、メモリに流れる電流値が大きいという点に着眼した。そこで、本願発明者は、試験対象のメモリにより大きな電流値を流すことができる試験パターンであれば、当該メモリの故障を検出できる可能性が高いであろうと考えた。斯かる考えに基づいて、記録部１３２は、試験パターの実行中の電流値の観測結果を記録し、優劣判定部１３３は、観測結果に基づいて試験パターンの優劣を判定する。

なお、本実施の形態において、記録部１３２及び優劣判定部１３３は、一つのタスク（同図における「測定タスクＴｂ」）内において動作する。

図３は、試験タスクと測定タスクとの関係を説明するための図である。同図では、試験タスクＴａが、試験パターンＡ、Ｂ、及びＣを順次実行している例が示されている。試験タスクＴａは、各試験パターンの開始を測定タスクＴｂに通知する（Ｎａ、Ｎｂ、Ｎｃ）。測定タスクＴｂは、開始通知に指定されている、試験パターンの識別名（以下、「試験パターン名」という。）を観測結果記憶部１３４に記録する（Ｒａ、Ｒｂ、Ｒｃ）。但し、試験パターンの順番を示す数値が試験パターン名として用いられてもよい。この場合、開始通知において試験パターン名は指定されなくてもよい。測定タスクＴｂは、開始通知の回数で、各試験パターンの順番を識別することが可能だからである。測定タスクＴｂは、また、開始通知後に、電流値測定器１２５によって測定（又は計測）され、レジスタ１２１に記録されている電流値を一定周期で観測（又は参照）する。測定タスクＴｂは、該電流値の観測結果を、現在実行中の試験パターンの試験パターン名に関連付けて、観測結果記憶部１３４に記録する（Ｒｖ）。

なお、試験タスクＴａ及び測定タスクＴｂは、例えば、ＣＰＵ１０４がマルチコアであれば別々のＣＰＵコアが実行し、ＣＰＵ１０４がシングルコアであれば一つのＣＰＵコアがタスクを切り替えながら実行する。また、複数の試験タスクＴａが並列的に実行されてもよい。すなわち、同一の試験パターン（例えば、試験パターンＡ）に関して複数の試験タスクＴａが実行されてもよい。同図では、試験タスクＴａに関して三つの白抜きの矢印が示されているが、これは、三つの試験タスクＴａが並列に実行されていることを示す。各試験タスクＴａは、別々のＣＰＵコアが実行してもよいし、一つのＣＰＵコアが実行してもよい。なお、試験タスクＴａが複数実行される場合、各試験タスクＴａは、試験パターン単位で同期がとられる。

以下、メモリ試験支援装置１０の処理手順について説明する。図４は、メモリ試験支援装置の処理手順の一例を説明するためのフローチャートのである。また、図５は、試験タスクと測定タスクとのタイムチャートの一例を示す図である。図５に記されているステップ番号は、図４のステップ番号に対応する。

試験タスクＴａは、起動されると、変数ｎに１を代入する（Ｓ１０１）。変数ｎは、実行対象の試験パターンの順番を識別するための変数である。続いて、試験タスクＴａは、試験パターンの開始を測定タスクＴｂに通知する（Ｓ１０２）。当該通知は、例えば、割り込み、プロセス間通信等を利用して行われればよい。または、測定タスクＴｂに所定のメモリ領域をポーリングさせ、当該メモリ領域に、試験パターンの開始通知を示す値が記録されてもよい。

続いて、試験タスクＴａは、ｎ番目の試験パターン（試験パターンｎ）を実行させる（Ｓ１０３）。試験パターンｎは、メモリ１０３の各アドレスに対して、データの書き込み及び読み込み等を実行する。試験パターンｎが終了すると、試験タスクＴａは、測定タスクＴｂとの処理を同期させる（Ｓ１０４）。例えば、試験タスクＴａは、試験パターンｎが終了したことを測定タスクＴｂに通知する。また、試験タスクＴａは、終了通知に対する応答を待機する。当該同期は、割り込み、プロセス間通信、又はメモリ領域のポーリング等によって行えばよい。以下における、試験タスクＴａと測定タスクＴｂとの同期方法も、同様でよい。

一方、測定タスクＴｂは、試験パターンの開始の通知に応じ、当該試験パターンの試験パターン名を観測結果記憶部１３４に記録する（Ｓ２０１）。

図６は、観測結果記憶部の構成例を示す図である。本実施の形態において、観測結果記憶部１３４は、テーブルＬ１、テーブルＬ２、テーブルＬ３、及びテーブルＬ４等を含む。なお、各テーブルは、便宜上、テーブル形式によって示されたものであって、例えば、レジスタ１２１又はメモリ１０３のアドレス（同図におけるアドレス０〜アドレス１８）によって、各テーブルの各項目が区別されてもよい。本実施の形態においても、当該アドレスによって、各項目が区別される。

テーブルＬ１には、後述される、閾値連続超過回数を計数（カウント）するための、電流値に関する閾値（電流閾値）が予め記録されている。電流閾値は、試験対象のメモリ１０３に流れる電流の最大値以下であって、当該最大値に近い値が好ましい。例えば、当該最大値に、０．９等の係数を乗じた値が、電流閾値として設定されてもよい。当該最大値は、例えば、ストリーム（ｓｔｒｅａｍ）等のメモリの性能評価ツールによって測定されてもよい。同図では、電流閾値として、３５Ａが設定された例が示されている。

テーブルＬ２には、試験パターンごとに、最大電流値が記録される。最大電流値とは、試験パターンの実行中に観測された最大の電流値をいう。

テーブルＬ３には、試験パターンごとに、最大電流変動値が記録される。最大電流変動値とは、一定周期に観測される電流値（レジスタ１２５に記録された電流値）に関して、前回の観測値との差分（変動）が最大である値をいう。具体的には、最大電流変動値とは、一つの試験パターンの実行中において、Ｎ回目に観測された電流値とＮ＋ｍ（ｍ≧１）回目に観測された電流値との差分の中の最大値をいう。なお、電流値は一定周期で観測されているため、当該差分は、所定期間における電流値の変化の大きさを示すといえる。還元すれば、一定周期の回数でなく、時間単位で電流値の変動（変化）の大きさが計測されてもよい。

テーブルＬ４は、試験パターンごとに、閾値連続超過回数が記録される。最大閾値連続超過回数とは、一定周期で観測される電流値が、一つの試験パターンの実行中において、連続して電流閾値を超えた回数の最大値をいう。例えば、或る試験パターンに関して、Ｎ回目からＮ＋６回目に観測された電流値が電流閾値を超えており、更に、Ｎ＋１２回目からＮ＋１４回目まで観測された電流値が電流閾値を超えている場合、当該試験パターンに関する最大閾値連続超過回数は、Ｎ回目からＮ＋６回目までの７回となる。なお、電流値は一定周期で観測されているため、閾値連続超過回数は、電流値が閾値を超えた期間を示すといえる。換言すれば、一定周期の回数でなく、電流値が電流閾値を超過している状態が時間単位で計測されてもよい。

上記したステップＳ２０１において、記録部１３２は、試験パターンｎの試験パターン名を、テーブルＬ２、テーブルＬ３、及びテーブルＬ４の最下位のレコードの試験パターン名の項目に記録する。図６の例では、アドレス５、アドレス１１、及びアドレス１７に、同一の試験パターン名が記録される。

なお、本実施の形態において、各テーブルのレコード数は、当初より決まっていることとする。当該レコード数は、試験タスクＴａが実行する試験パターンの総数より少なくてもよい。全ての試験パターンの中から、試験対象のメモリ１０３Ｎに適した上位Ｎ個の試験パターンを抽出したい場合、各テーブルは、Ｎ＋１個のレコードを有していればよい。

続いて、測定タスクＴｂの記録部１３２は、電流値測定器１２５によって測定され、レジスタ１２１に記録される電流値を一定周期で観測し、観測結果を観測結果記憶部１３４に記録する（Ｓ２０２）。具体的には、最大電流値、最大電流変動値、及び最大閾値連続超過回数が、テーブルＬ２、テーブルＬ３、又はテーブルＬ４のそれぞれの最下位のレコードに記録される。図６の例において、最大電流値、最大電流変動値、及び最大閾値連続超過回数は、アドレス６、アドレス１２、又はアドレス１８に記録される。

なお、最大電流値としては、まず、最初に観測された電流値が記録される。その後、最大電流値よりも大きな電流値が観測されると、最大電流値は当該電流値によって更新される。また、最大電流変動値としては、まず、最初に観測された電流値と２番目に観測された電流値との差分が記録される。その後、Ｎ番目の観測値とＮ＋１番目の観測値との差分が、そのときの最大電流変動値を超える場合、当該観測値によって、最大電流変動値は更新される。また、最大閾値連続超過回数としては、まず、電流閾値を超えた電流値が初めて観測されたときに１が記録される。当該観測時から連続して観測値が電流閾値を超えるたびに最大閾値連続超過回数に１が加算される。その後、観測値が電流閾値以下となり、再度観測値が電流閾値を超えると、レジスタ１２１又はメモリ１０３内においてアドレス１８とは別のアドレス（例えば、非図示のアドレス１９）に１が記録される。当該観測時から連続して観測値が電流閾値を超えるたびにアドレス１９に１が加算される。その後、観測値が電流閾値以下となったときに、アドレス１９の値の方が、そのときの最大閾値連続超過回数より大きければ、最大閾値連続超過回数は、アドレス１９に記録されている値によって更新される。

以上の処理が、試験パターンの実行中、継続的に行われる。

続いて、測定タスクＴｂの優劣判定部１３３は、試験パターンｎの終了が試験タスクＴａから通知されると、テーブル２、テーブル３、及びテーブル４ごとに、レコードを観測結果の降順にソートする（Ｓ２０３）。すなわち、観測結果の優劣が判定される。ここで、観測結果とは、最大電流値、最大電流変動値、又は最大閾値連続超過回数をいう。したがって、最初の試験パターンに関してステップＳ２０３が実行される場合、図６において、アドレス５、アドレス１１、及びアドレス１７の試験パターン名は、アドレス１に、アドレス７、又はアドレス１３に転記される。また、アドレス６、アドレス１２、アドレス１８の値は、アドレス２、アドレス８、又はアドレス１４に転記される。なお、図６において、各テーブルにおける順位は、ソート結果の順位を示す。

優劣判定部１３３は、ソートが終了すると、試験パターンの終了通知に対する応答を試験タスクＴａに対して行う。試験タスクＴａは、当該応答に応じ、次の順番の試験パターンに関してステップＳ１０２〜Ｓ１０４を実行する（Ｓ１０５でＮｏ、Ｓ１０６）。一方、測定タスクＴｂは、当該次の順番の試験パターンに関してステップＳ２０１〜Ｓ２０３を実行する。斯かる処理が、全ての試験パターンの実行が終了するまで繰り返される（Ｓ１０５）。なお、各試験パターンの試験パターン名及び観測結果は、当初は（各試験パターンに関するステップＳ２０１及びＳ２０２においては）、観測結果記憶部１３４の各テーブルの最下位のレコードに記録される。すなわち、観測結果記憶部１３４の各テーブルの最下位のレコードは、試験パターンごとに常に上書きされる。その後、ステップＳ２０３のソートによって、当該試験パターンの観測結果の方が上位のレコードのいずれかより大きければ、最下位のレコードの内容は、上位のレコードの内容と入れ替えられる。

その結果、各テーブルのレコード数がそれぞれＮであるとすると、全ての試験パターンの終了時において、各テーブルには、最下位以外のレコード以外において、全ての試験パターンの観測結果の上位Ｎ−１番目までの試験パターンに関する観測結果が記録された状態となる。なお、ソート結果は、テーブルごとに異なりうる。

なお、観測結果記憶部１３４が記録されるレジスタ１２１又はメモリ１０３が、全ての試験パターンに関する観測結果を記憶可能な容量を有していれば、試験パターンごとに観測結果がソートされなくてもよい。例えば、各テーブルの上位のレコードから順に、各試験パターンの観測結果が記録され、全ての試験パターンの終了後に、テーブルごとにソートが行われればよい。

全ての試験パターンが終了すると（Ｓ１０５でＹｅｓ）、試験タスクＴａは、全試験パターンの実行の終了を測定タスクＴｂに通知する（Ｓ１０７）。

当該通知に応じ、測定タスクＴｂの優劣判定部１３３は、観測結果記憶部１３４のテーブル２、テーブル３、及びテーブル４に基づいて、メモリ１０３の試験に使用する試験パターンを自動的に選択する（Ｓ２０４）。例えば、優劣判定部１３３は、テーブル２、テーブル３、及びテーブル４のそれぞれより、最上位又は上位Ｍ番目までのレコードに記録されている試験パターン名を取得する。すなわち、全ての試験パターンの中で、最大電流値が最大若しくは上位Ｍ番目までの試験パターン名、最大電流変動値が最大若しくは上位Ｍ番目までの試験パターン名、又は最大閾値連続超過回数が最大若しくは上位Ｍ番目までの試験パターン名が取得される。なお、各テーブルから取得される試験パターン名は、一致するとは限らない。各テーブルのソート結果は、異なりうるからである。したがって、選択される試験パターンは、必ずしも一つではない。

続いて、優劣判定部１３３は、取得された試験パターン名を試験タスクＴａに通知する（Ｓ２０５）。当該通知に応じ、試験タスクＴａは、通知された試験パターン名に係る試験パターンを所定時間（例えば、２時間等）実行する（Ｓ１０８）。該当する試験パターンが複数有る場合、各試験パターンが任意の順番で実行されればよい。

図５では、電流値を示す曲線より明らかなように、試験パターンＡ〜Ｅの中で、最大電流値、最大電流変動値、及び最大閾値連続超過回数のいずれもが最大である試験パターンＤが、実行された例が示されている。

但し、自動的に試験は実行されずに、選択された試験パターン名が、ユーザに認識可能な形態で出力（例えば、表示、印刷、又はネットワーク送信等）されてもよい。

なお、実行対象とする試験パターンを所定数（例えば、一つ）に限定したい場合であって、ステップＳ２０４において選択された試験パターンが所定数より多かった場合、多数決によって試験パターンが選択されてもよい。すなわち、三つのテーブルより取得された試験パターン名のうち、二つのテーブルより取得された試験パターン名が一致する場合、当該試験パターン名に係る試験パターンが選択されてもよい。

また、ユーザが実行したい試験に応じて、選択対象を変換させてもよい。すなわち、メモリ１０３に対する瞬間的な負荷を重視した試験を行いたい場合は、最大電流値が最大である試験パターンが選択されればよい。また、メモリ１０３に対する負荷の変化を重視した試験を行いたい場合は、最大電流変動値が最大である試験パターンが選択されればよい。また、メモリ１０３に対する継続的な負荷を重視した試験を行いたい場合は、最大閾値連続超過回数が最大である試験パターンが選択されればよい。

ユーザがいずれを重視した試験を行いたいかについては、予め設定情報としてＲＯＭ１０２又は非図時の補助記憶装置等に記録されていてもよいし、ＧＵＩ（Graphical User Interface）を表示させて、対話的にユーザに入力させてもよい。

また、試験パターンは自動的に選択されなくてもよい。例えば、ユーザは、観測結果記憶部１３４の各テーブルに記録された内容を参照することで、各試験パターンの優劣を判断することができる。換言すれば、観測結果記憶部１３４の各テーブルが記録されることで、試験パターンの選択に関して有効な判断材料をユーザに提供することができる。その結果、試験パターンの選択を効率化することができる。観測結果記憶部１３４の各テーブルに記録された内容の参照を容易にするため、例えば、優劣判定部１３３は、当該内容をユーザに認識可能な形態で出力してもよい。

上述したように、本実施の形態によれば、試験対象のメモリ１０３の故障を検出し易い試験パターンの選択を効率化することができる。すなわち、従来のように、故障が検出されるまで試験パターンを実行し続けなくても、試験対象のメモリ１０３に適した試験パターンを選択することができる。その結果、メモリ試験全体の工数を削減することもできる。

また、選択された試験パターンが自動的に実行されるため、メモリ試験の作業負担を軽減することができる。

また、最大電流値、最大電流変動値、又は最大閾値連続超過回数等のパラメータごとに、試験パターンを選択することができるため、ユーザが重視したい観点に合わせた試験パターンを選択することもできる。

なお、最大電流値、最大電流変動値、又は最大閾値連続超過回数以外の他のパラメータを記録することにより、当該他のパラメータに基づいて、試験パターンの優劣が判定されてもよい。例えば、観測された電流値が、電流閾値を超えた合計回数の最大値が試験パターンごとに記録されてもよい。また、最小の電流値と最大の電流値との差分が試験パターンごとに記録されてもよい。また、電流値の平均値が試験パターンごとに算出及び記録されてもよい。また、観測された電流値が、電流閾値を超えていた時間が記録されてもよい。または、該時間の試験パターン実行時間に対する割合が算出及び記録されてもよい。

更に、試験パターンが分割された単位ごとに、観測結果が記録されてもよい。当該単位ごとに、優劣が判定されてもよい。換言すれば、本実施の形態において、試験パターンの単位は、任意に定められてよい。

以上、本発明の実施例について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ メモリ試験支援装置
１０１ 電源
１０２ ＲＯＭ
１０３ａ〜ｄ メモリ
１０４ ＣＰＵ
１０５ メモリコントローラ
１０６ Ｉ／Ｏコントローラ
１０７ ＰＣＩスロット
１０８ ＬＡＮカード
１０９ グラフィックボード
１１０ａ〜ｃ ＤＣ−ＤＣコンバータ
１２１ レジスタ
１２５ 電流値測定器
１３１ 試験実行部
１３２ 記録部
１３３ 優劣判定部
１３４ 観測結果記憶部
ＳＢ システムボード

Claims (6)

1. 複数の試験パターンを用いた処理を試験対象のメモリに対して実行させ、
   前記試験パターンごとに、当該試験パターンを用いた処理の実行中に前記メモリに流れる電流値の観測結果を記憶部に記録し、
   前記記憶部に記録された前記試験パターンごとの前記観測結果に基づいて、前記メモリに対する試験の有効性に関して前記複数の試験パターンの優劣を判定する処理をコンピュータが実行するメモリ試験支援方法。
2. 前記優劣の判定結果に基づいて、前記メモリの試験に使用する試験パターンを選択し、
   選択された試験パターンを用いた処理を実行する処理を前記コンピュータが実行する請求項１記載のメモリ試験支援方法。
3. 前記判定する処理は、前記試験パターンごとの前記電流値の最大値に基づいて、前記優劣を判定する請求項１又は２記載のメモリ試験支援方法。
4. 前記判定する処理は、前記試験パターンごとの前記電流値の所定時間内の変化の大きさに基づいて、前記優劣を判定する請求項１又は２記載のメモリ試験支援方法。
5. 前記判定する処理は、前記試験パターンごとの前記電流値が所定の閾値を超えた期間に基づいて、前記優劣を判定する請求項１又は２記載のメモリ試験支援方法。
6. 複数の試験パターンを用いた処理を試験対象のメモリに対して実行させる実行部と、
   前記試験パターンごとに、当該試験パターンを用いた処理の実行中に前記メモリに流れる電流値の観測結果を記憶部に記録する記録部と、
   前記記憶部に記録された前記試験パターンごとの前記観測結果に基づいて、前記メモリに対する試験の有効性に関して前記複数の試験パターンの優劣を判定する判定部とを有するメモリ試験支援装置。

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